JP3990625B2 - シャロートレンチアイソレーション方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子用のシャロートレンチアイソレーション方法に関し、更に詳しくは、半導体素子におけるアイソレーションのためにトレンチを充填する方法に関する。
【０００２】
【従来の技術】
集積回路は、表面に抵抗素子、トランジスタ、ダイオードなどの電子回路素子が形成されるシリコン基板から製作される。電子回路素子は、誘電体層によって分離される伝導体パターン層が形成されるシリコン基板の内側又は外側に接続される。
【０００３】
集積回路素子の技術が進歩し、集積回路素子の大きさが小さくなるにつれて、シャロートレンチアイソレーション（ＳＴＩ；Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）方法及びリセスシリコンダイオキサイドアイソレーション（ＲＯＩ；Ｒｅｃｅｓｓｅｄ Ｓｉｌｉｃｏｎ ｄｉｏｘｉｄｅ Ｉｓｏｌａｔｉｏｎ）方法などのようなトレンチアイソレーション方法の使用が常用化されている。このようなトレンチアイソレーション方法では、トレンチ内のトレンチ充填誘電体層によって形成されるトレンチアイソレーション領域の表面を平坦化させるために、一般的に化学機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）が使用される。
【０００４】
ＳＴＩトレンチを充填するためには、二酸化ケイ素のようなアイソレーション誘電体が化学蒸着法（ＣＶＤ；Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によってシリコン基板上に堆積される。ＣＶＤ法としては、ＬＰＣＶＤ（ｌｏｗ ｐｒｅｓｓ ＣＶＤ）、ＡＰＣＶＤ（ａｔｍｏｓｐｈｅｒｉｃ ｐｒｅｓｓ ＣＶＤ）、ＳＡＣＶＤ（ｓｕｂ−ａｔｍｏｓｐｈｅｒｉｃ ｐｒｅｓｓ ＣＶＤ）及びＨＤＰ−ＣＶＤ（ｈｉｇｈ ｄｅｎｓｉｔｙ ＣＶＤ）などが使用される。特に、ＳＴＩトレンチを充填するためのアイソレーション誘電体としては、ＴＥＯＳ−Ｏ３（ＴＥＯＳ−ｏｚｏｎｅ）酸化膜が広く使用され、これはＴＥＯＳ−Ｏ３酸化膜の表面移動度が優れているからである。
【０００５】
図１及び図２を参照して、ＴＥＯＳ−Ｏ３によってトレンチを充填する従来の技術によるシャロートレンチアイソレーション方法を説明する。
図１にはシリコン基板１０が示される。シリコン基板１０上に犠牲層１２が形成され、犠牲層１２は、シリコン基板１０の表面上に形成された二酸化ケイ素層（図示せず）と、前記二酸化ケイ素層上に堆積されたシリコン窒化物（図示せず）層とを含む。トレンチ１４が犠牲層１２を貫通して基板１０に形成された後、熱酸化によって二酸化ケイ素１６がトレンチ１４の側面部及び底面部に形成される。トレンチ１４及び二酸化ケイ素１６の形成には、一般的にＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）工程及びＬＰＣＶＤ工程がそれぞれ使用される。
【０００６】
図２で、トレンチ１４を充填するためのＴＥＯＳ−Ｏ３酸化物層１８がＡＰＣＶＤによってシリコン基板１０上に堆積された後、アニール工程が行われる。この後、前記ＴＥＯＳ−Ｏ３酸化物層１８は、ＣＭＰによって平坦化される。
前記ＳＴＩ形成のための従来の技術には、トレンチを充填する誘電体層、すなわち、ＴＥＯＳ−Ｏ３酸化物の内部に気孔が発生し易いという問題点がある。気孔は、高縦横比のトレンチにおいてもっと頻繁に発生するため、素子の大きさを減少するために高縦横比のトレンチを必要とする高密度集積半導体素子の製作には、前記従来の技術が使用できない。よって、ＴＥＯＳ−Ｏ３酸化物の内部の気孔の発生を防止するために新しいトレンチ充填方法が開発されている。
【０００７】
【発明が解決しようとする課題】
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、シャロートレンチアイソレーション法において、高縦横比のトレンチを充填するための改良方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明の一実施の形態は、基板にトレンチを形成する段階と、前記トレンチの側面部及び底面部に多結晶シリコン層を形成する段階と、前記多結晶シリコン層を熱酸化させることにより、前記多結晶シリコン層上に多結晶シリコン酸化膜を形成する段階と、前記トレンチの底面部上の多結晶シリコン層が露出するように、前記トレンチの側面部上の前記多結晶シリコン酸化膜を残して、前記多結晶シリコン酸化膜の一部を除去する段階と、前記基板上にＴＥＯＳ−Ｏ３酸化膜を堆積させて前記トレンチを充填する段階とを含むことを特徴とするシャロートレンチアイソレーション方法を提供する。
【００１０】
【発明の実施の形態】
以下、図３ないし図９を参照して本発明の好適な実施の形態によるシャロートレンチアイソレーション方法を詳細に説明する。図面において、同機能を有する構成要素については、同一符号を付する。
【００１１】
図３ないし図７は、本発明の第１の実施の形態によるシャロートレンチアイソレーション方法を連続的に示す断面図である。図３において、単結晶シリコン基板のようなシリコン基板１１０上に犠牲膜１１２が形成された後、前記犠牲膜１１２を貫通するトレンチ１３４がシリコン基板１１０に形成される。
具体的には、前記シリコン基板１１０の表面上に熱酸化工程によって犠牲膜１１２の下部層である酸化膜（図示せず）が厚さ約３００Åで成長される。前記酸化膜上に化学機械研磨工程のストッパとしての役割をする、犠牲膜１１２の上部層である窒化膜（図示せず）が低圧化学蒸着工程によって厚さ約１０００Åで堆積される。前記酸化膜は、前記シリコン基板１１０と前記窒化膜との間の応力を緩和する役割をする。その後、フォトリソグラフィー工程を用いてトレンチ領域を指定するための感光膜パターン（図示せず）が前記犠牲膜１１２上に形成される。次に、ＲＩＥ工程によって、犠牲膜１１２の一部が除去され、深さ約３０００Åのトレンチ１３４がシリコン基板１１０に形成される。
【００１２】
図４で、前記トレンチ１３４の底面部及び側面部と前記犠牲膜１１２の表面上に、低圧化学蒸着工程によって、厚さ約２０００Å未満の多結晶シリコン層１３６が形成される。次に、前記多結晶シリコン層１３６は、熱酸化工程によって酸化されることにより、図５に示すように、前記トレンチ１３４の底面部及び側面部と前記犠牲膜１１２の表面上に酸化膜１３８が形成される。ここで、前記トレンチ１３４の底面部では、前記多結晶シリコン層１３６が完全に酸化されず、酸化膜１３８の下に一部の厚さだけそのまま残ることになる。また、前記トレンチ１３４の側面部でも、前記多結晶シリコン層（図示せず）が完全に酸化されず、酸化膜１３８の下に一部の厚さだけそのまま残ることになる。また、前記犠牲膜１１２の表面でも、前記多結晶シリコン層（図示せず）が完全に酸化されず、酸化膜１３８の下に一部の厚さだけそのまま残ることになる。
【００１３】
図６で、前記酸化膜１３８を異方性スペーサエッチング工程によって前記トレンチ１３４の底面部上の多結晶シリコン層１３６が露出するまでエッチングする。その結果、前記トレンチ１３４の側面部のみに前記酸化膜１３８がスペーサの形で残り、前記トレンチ１３４の底面部では多結晶シリコン層１３６が露出される。
【００１４】
次に、前記トレンチ１３４の底面部上に露出された多結晶シリコン層１３６を、例えば、ヘリウムＨｅ、アルゴンＡｒなどの不活性ガス及び／又は水素Ｈ２などの還元性ガスを使用してプラズマ処理することにより活性化させる。この時、トレンチ１３４の側面部の酸化膜１３８もプラズマ処理によって活性化されるが、相対的に多結晶シリコン層１３６がより活性化される。
【００１５】
図７で、常圧化学蒸着工程（ＡＰＣＶＤ）または低圧化学蒸着工程（ＬＰＣＶＤ）を用いて、シリコン基板１１０上に、前記トレンチ１３４を十分充填することができる程度の厚さ、例えば約４５００ÅのＴＥＯＳ−Ｏ３酸化膜１４０が形成される。続けて、前記ＴＥＯＳ−Ｏ３酸化膜１４０をアニールし緻密化させた後、図示はしていないが、前記ＴＥＯＳ−Ｏ３酸化膜１４０を化学機械研磨工程によって平坦化させる。
【００１６】
上述のトレンチ充填工程において、ＴＥＯＳ−Ｏ３の堆積速度は、トレンチ１３４の側面部においてより底面部における方が速い。これは、トレンチの底面部に位置した多結晶シリコン層１３６がトレンチの側面部に位置した酸化膜１３８よりＴＥＯＳ−Ｏ３の堆積に対して一層良い条件を提供するからである。トレンチ１３４の底面部と側面部との間の堆積速度の差は、上記プラズマ処理を行うことで更に増加し、これは、プラズマ処理後に多結晶シリコン層１３６が酸化膜１３８より更に活性化するからである。
【００１７】
トレンチの底面部における堆積速度を高めることにより、トレンチを充填するＴＥＯＳ−Ｏ３酸化物の内部に気孔が発生することを防止することができるため、トレンチ充填特性が向上する。よって、本発明の第１の実施の形態による方法は、改良のシャロートレンチアイソレーション、すなわち、向上されたトレンチ充填特性を提供する。
【００１８】
次に、図８及び図９を参照して本発明の第２の実施の形態によるシャロートレンチアイソレーション方法を説明する。第１の実施の形態と同一の段階又は同一の要素に対する説明は省略又は簡略化する。
第２の実施の形態も、トレンチの底面部における堆積速度を増大させるための方法に関する。しかし、多結晶シリコン層をトレンチのライナとして使用する代わりに、図８に示すように、熱酸化によってトレンチ１３４の側面部及び底面部上にシリコン酸化膜２１６が形成される。次に、図９に示すように、異方性スペーサエッチング（ａｎｉｓｏｔｒｏｐｉｃ ｓｐａｃｅｒ ｅｔｃｈ）によってシリコン酸化膜２１６の一部が除去されることにより、シリコン基板１１０が露出され、トレンチ１３４の側面部はスペーサ状のシリコン酸化膜２１６によって覆われている。トレンチ１３４の底面部の露出されたシリコン基板１１０はプラズマ処理される。
【００１９】
トレンチ１３４の底面部のシリコン基板１１０がトレンチ１３４の側面部のシリコン酸化膜２１６より、ＴＥＯＳ−Ｏ３が堆積するための一層良い条件を提供できるため、本発明の第２の実施の形態による方法も向上されたトレンチ充填特性を提供する。
上記において、本発明の好適な実施の形態について説明したが、本発明の請求範囲を逸脱することなく、当業者は種々の改変をなし得るであろう。
【発明の効果】
本発明によれば、トレンチの側面部においてより底面部におけるＴＥＯＳ−Ｏ３酸化物堆積速度を高めることにより、トレンチ充填特性が向上されるという効果を奏する。
【図面の簡単な説明】
【図１】従来のシャロートレンチアイソレーション方法を連続的に示す図である
【図２】従来のシャロートレンチアイソレーション方法を示す図である
【図３】本発明の第１の実施の形態によるシャロートレンチアイソレーション方法を示す図である
【図４】本発明の第１の実施の形態によるシャロートレンチアイソレーション方法を示す図である
【図５】本発明の第１の実施の形態によるシャロートレンチアイソレーション方法を示す図である
【図６】本発明の第１の実施の形態によるシャロートレンチアイソレーション方法を示す図である
【図７】本発明の第１の実施の形態によるシャロートレンチアイソレーション方法を示す図である
【図８】本発明の第２の実施の形態によるシャロートレンチアイソレーション方法を示す図である
【図９】本発明の第２の実施の形態によるシャロートレンチアイソレーション方法を示す図である
【符号の説明】
１１０ 基板
１１２ 犠牲層
１３４ トレンチ
１３６ 多結晶シリコン層
１３８ 多結晶シリコン酸化物層
１４０ ＴＥＯＳ−Ｏ３酸化物層
【発明の属する技術分野】
本発明は半導体素子用のシャロートレンチアイソレーション方法に関し、更に詳しくは、半導体素子におけるアイソレーションのためにトレンチを充填する方法に関する。
【０００２】
【従来の技術】
集積回路は、表面に抵抗素子、トランジスタ、ダイオードなどの電子回路素子が形成されるシリコン基板から製作される。電子回路素子は、誘電体層によって分離される伝導体パターン層が形成されるシリコン基板の内側又は外側に接続される。
【０００３】
集積回路素子の技術が進歩し、集積回路素子の大きさが小さくなるにつれて、シャロートレンチアイソレーション（ＳＴＩ；Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）方法及びリセスシリコンダイオキサイドアイソレーション（ＲＯＩ；Ｒｅｃｅｓｓｅｄ Ｓｉｌｉｃｏｎ ｄｉｏｘｉｄｅ Ｉｓｏｌａｔｉｏｎ）方法などのようなトレンチアイソレーション方法の使用が常用化されている。このようなトレンチアイソレーション方法では、トレンチ内のトレンチ充填誘電体層によって形成されるトレンチアイソレーション領域の表面を平坦化させるために、一般的に化学機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）が使用される。
【０００４】
ＳＴＩトレンチを充填するためには、二酸化ケイ素のようなアイソレーション誘電体が化学蒸着法（ＣＶＤ；Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によってシリコン基板上に堆積される。ＣＶＤ法としては、ＬＰＣＶＤ（ｌｏｗ ｐｒｅｓｓ ＣＶＤ）、ＡＰＣＶＤ（ａｔｍｏｓｐｈｅｒｉｃ ｐｒｅｓｓ ＣＶＤ）、ＳＡＣＶＤ（ｓｕｂ−ａｔｍｏｓｐｈｅｒｉｃ ｐｒｅｓｓ ＣＶＤ）及びＨＤＰ−ＣＶＤ（ｈｉｇｈ ｄｅｎｓｉｔｙ ＣＶＤ）などが使用される。特に、ＳＴＩトレンチを充填するためのアイソレーション誘電体としては、ＴＥＯＳ−Ｏ３（ＴＥＯＳ−ｏｚｏｎｅ）酸化膜が広く使用され、これはＴＥＯＳ−Ｏ３酸化膜の表面移動度が優れているからである。
【０００５】
図１及び図２を参照して、ＴＥＯＳ−Ｏ３によってトレンチを充填する従来の技術によるシャロートレンチアイソレーション方法を説明する。
図１にはシリコン基板１０が示される。シリコン基板１０上に犠牲層１２が形成され、犠牲層１２は、シリコン基板１０の表面上に形成された二酸化ケイ素層（図示せず）と、前記二酸化ケイ素層上に堆積されたシリコン窒化物（図示せず）層とを含む。トレンチ１４が犠牲層１２を貫通して基板１０に形成された後、熱酸化によって二酸化ケイ素１６がトレンチ１４の側面部及び底面部に形成される。トレンチ１４及び二酸化ケイ素１６の形成には、一般的にＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）工程及びＬＰＣＶＤ工程がそれぞれ使用される。
【０００６】
図２で、トレンチ１４を充填するためのＴＥＯＳ−Ｏ３酸化物層１８がＡＰＣＶＤによってシリコン基板１０上に堆積された後、アニール工程が行われる。この後、前記ＴＥＯＳ−Ｏ３酸化物層１８は、ＣＭＰによって平坦化される。
前記ＳＴＩ形成のための従来の技術には、トレンチを充填する誘電体層、すなわち、ＴＥＯＳ−Ｏ３酸化物の内部に気孔が発生し易いという問題点がある。気孔は、高縦横比のトレンチにおいてもっと頻繁に発生するため、素子の大きさを減少するために高縦横比のトレンチを必要とする高密度集積半導体素子の製作には、前記従来の技術が使用できない。よって、ＴＥＯＳ−Ｏ３酸化物の内部の気孔の発生を防止するために新しいトレンチ充填方法が開発されている。
【０００７】
【発明が解決しようとする課題】
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、シャロートレンチアイソレーション法において、高縦横比のトレンチを充填するための改良方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明の一実施の形態は、基板にトレンチを形成する段階と、前記トレンチの側面部及び底面部に多結晶シリコン層を形成する段階と、前記多結晶シリコン層を熱酸化させることにより、前記多結晶シリコン層上に多結晶シリコン酸化膜を形成する段階と、前記トレンチの底面部上の多結晶シリコン層が露出するように、前記トレンチの側面部上の前記多結晶シリコン酸化膜を残して、前記多結晶シリコン酸化膜の一部を除去する段階と、前記基板上にＴＥＯＳ−Ｏ３酸化膜を堆積させて前記トレンチを充填する段階とを含むことを特徴とするシャロートレンチアイソレーション方法を提供する。
【００１０】
【発明の実施の形態】
以下、図３ないし図９を参照して本発明の好適な実施の形態によるシャロートレンチアイソレーション方法を詳細に説明する。図面において、同機能を有する構成要素については、同一符号を付する。
【００１１】
図３ないし図７は、本発明の第１の実施の形態によるシャロートレンチアイソレーション方法を連続的に示す断面図である。図３において、単結晶シリコン基板のようなシリコン基板１１０上に犠牲膜１１２が形成された後、前記犠牲膜１１２を貫通するトレンチ１３４がシリコン基板１１０に形成される。
具体的には、前記シリコン基板１１０の表面上に熱酸化工程によって犠牲膜１１２の下部層である酸化膜（図示せず）が厚さ約３００Åで成長される。前記酸化膜上に化学機械研磨工程のストッパとしての役割をする、犠牲膜１１２の上部層である窒化膜（図示せず）が低圧化学蒸着工程によって厚さ約１０００Åで堆積される。前記酸化膜は、前記シリコン基板１１０と前記窒化膜との間の応力を緩和する役割をする。その後、フォトリソグラフィー工程を用いてトレンチ領域を指定するための感光膜パターン（図示せず）が前記犠牲膜１１２上に形成される。次に、ＲＩＥ工程によって、犠牲膜１１２の一部が除去され、深さ約３０００Åのトレンチ１３４がシリコン基板１１０に形成される。
【００１２】
図４で、前記トレンチ１３４の底面部及び側面部と前記犠牲膜１１２の表面上に、低圧化学蒸着工程によって、厚さ約２０００Å未満の多結晶シリコン層１３６が形成される。次に、前記多結晶シリコン層１３６は、熱酸化工程によって酸化されることにより、図５に示すように、前記トレンチ１３４の底面部及び側面部と前記犠牲膜１１２の表面上に酸化膜１３８が形成される。ここで、前記トレンチ１３４の底面部では、前記多結晶シリコン層１３６が完全に酸化されず、酸化膜１３８の下に一部の厚さだけそのまま残ることになる。また、前記トレンチ１３４の側面部でも、前記多結晶シリコン層（図示せず）が完全に酸化されず、酸化膜１３８の下に一部の厚さだけそのまま残ることになる。また、前記犠牲膜１１２の表面でも、前記多結晶シリコン層（図示せず）が完全に酸化されず、酸化膜１３８の下に一部の厚さだけそのまま残ることになる。
【００１３】
図６で、前記酸化膜１３８を異方性スペーサエッチング工程によって前記トレンチ１３４の底面部上の多結晶シリコン層１３６が露出するまでエッチングする。その結果、前記トレンチ１３４の側面部のみに前記酸化膜１３８がスペーサの形で残り、前記トレンチ１３４の底面部では多結晶シリコン層１３６が露出される。
【００１４】
次に、前記トレンチ１３４の底面部上に露出された多結晶シリコン層１３６を、例えば、ヘリウムＨｅ、アルゴンＡｒなどの不活性ガス及び／又は水素Ｈ２などの還元性ガスを使用してプラズマ処理することにより活性化させる。この時、トレンチ１３４の側面部の酸化膜１３８もプラズマ処理によって活性化されるが、相対的に多結晶シリコン層１３６がより活性化される。
【００１５】
図７で、常圧化学蒸着工程（ＡＰＣＶＤ）または低圧化学蒸着工程（ＬＰＣＶＤ）を用いて、シリコン基板１１０上に、前記トレンチ１３４を十分充填することができる程度の厚さ、例えば約４５００ÅのＴＥＯＳ−Ｏ３酸化膜１４０が形成される。続けて、前記ＴＥＯＳ−Ｏ３酸化膜１４０をアニールし緻密化させた後、図示はしていないが、前記ＴＥＯＳ−Ｏ３酸化膜１４０を化学機械研磨工程によって平坦化させる。
【００１６】
上述のトレンチ充填工程において、ＴＥＯＳ−Ｏ３の堆積速度は、トレンチ１３４の側面部においてより底面部における方が速い。これは、トレンチの底面部に位置した多結晶シリコン層１３６がトレンチの側面部に位置した酸化膜１３８よりＴＥＯＳ−Ｏ３の堆積に対して一層良い条件を提供するからである。トレンチ１３４の底面部と側面部との間の堆積速度の差は、上記プラズマ処理を行うことで更に増加し、これは、プラズマ処理後に多結晶シリコン層１３６が酸化膜１３８より更に活性化するからである。
【００１７】
トレンチの底面部における堆積速度を高めることにより、トレンチを充填するＴＥＯＳ−Ｏ３酸化物の内部に気孔が発生することを防止することができるため、トレンチ充填特性が向上する。よって、本発明の第１の実施の形態による方法は、改良のシャロートレンチアイソレーション、すなわち、向上されたトレンチ充填特性を提供する。
【００１８】
次に、図８及び図９を参照して本発明の第２の実施の形態によるシャロートレンチアイソレーション方法を説明する。第１の実施の形態と同一の段階又は同一の要素に対する説明は省略又は簡略化する。
第２の実施の形態も、トレンチの底面部における堆積速度を増大させるための方法に関する。しかし、多結晶シリコン層をトレンチのライナとして使用する代わりに、図８に示すように、熱酸化によってトレンチ１３４の側面部及び底面部上にシリコン酸化膜２１６が形成される。次に、図９に示すように、異方性スペーサエッチング（ａｎｉｓｏｔｒｏｐｉｃ ｓｐａｃｅｒ ｅｔｃｈ）によってシリコン酸化膜２１６の一部が除去されることにより、シリコン基板１１０が露出され、トレンチ１３４の側面部はスペーサ状のシリコン酸化膜２１６によって覆われている。トレンチ１３４の底面部の露出されたシリコン基板１１０はプラズマ処理される。
【００１９】
トレンチ１３４の底面部のシリコン基板１１０がトレンチ１３４の側面部のシリコン酸化膜２１６より、ＴＥＯＳ−Ｏ３が堆積するための一層良い条件を提供できるため、本発明の第２の実施の形態による方法も向上されたトレンチ充填特性を提供する。
上記において、本発明の好適な実施の形態について説明したが、本発明の請求範囲を逸脱することなく、当業者は種々の改変をなし得るであろう。
【発明の効果】
本発明によれば、トレンチの側面部においてより底面部におけるＴＥＯＳ−Ｏ３酸化物堆積速度を高めることにより、トレンチ充填特性が向上されるという効果を奏する。
【図面の簡単な説明】
【図１】従来のシャロートレンチアイソレーション方法を連続的に示す図である
【図２】従来のシャロートレンチアイソレーション方法を示す図である
【図３】本発明の第１の実施の形態によるシャロートレンチアイソレーション方法を示す図である
【図４】本発明の第１の実施の形態によるシャロートレンチアイソレーション方法を示す図である
【図５】本発明の第１の実施の形態によるシャロートレンチアイソレーション方法を示す図である
【図６】本発明の第１の実施の形態によるシャロートレンチアイソレーション方法を示す図である
【図７】本発明の第１の実施の形態によるシャロートレンチアイソレーション方法を示す図である
【図８】本発明の第２の実施の形態によるシャロートレンチアイソレーション方法を示す図である
【図９】本発明の第２の実施の形態によるシャロートレンチアイソレーション方法を示す図である
【符号の説明】
１１０ 基板
１１２ 犠牲層
１３４ トレンチ
１３６ 多結晶シリコン層
１３８ 多結晶シリコン酸化物層
１４０ ＴＥＯＳ−Ｏ３酸化物層
Claims (6)
- 基板にトレンチを形成する段階と、
前記トレンチの側面部及び底面部に多結晶シリコン層を形成する段階と、
前記多結晶シリコン層を熱酸化させることにより、前記多結晶シリコン層上に多結晶シリコン酸化膜を形成する段階と、
前記トレンチの底面部上の多結晶シリコン層が露出するように、前記トレンチの側面部上の前記多結晶シリコン酸化膜を残して、前記多結晶シリコン酸化膜の一部を除去する段階と、
前記基板上にＴＥＯＳ−Ｏ３酸化膜を堆積させて前記トレンチを充填する段階とを含むことを特徴とするシャロートレンチアイソレーション方法。 - 前記多結晶シリコン酸化膜の一部を除去することにより、前記トレンチの底面部上の多結晶シリコン層を露出させる段階では、異方性スペーサエッチングが使用されることを特徴とする請求項１に記載のシャロートレンチアイソレーション方法。
- 前記基板上にＴＥＯＳ−Ｏ３酸化膜を堆積させて前記トレンチを充填する段階では、低圧化学蒸着（ＬＰＣＶＤ）が使用されることを特徴とする請求項１に記載のシャロートレンチアイソレーション方法。
- 前記基板上にＴＥＯＳ−Ｏ３酸化膜を堆積させて前記トレンチを充填する段階の前に、前記トレンチの底面部上に露出された前記多結晶シリコン層をプラズマ処理することを特徴とする請求項１に記載のシャロートレンチアイソレーション方法。
- 前記プラズマ処理は不活性ガスを使用することを特徴とする請求項４に記載のシャロートレンチアイソレーション方法。
- 前記プラズマ処理は還元性ガスを使用することを特徴とする請求項４に記載のシャロートレンチアイソレーション方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-074624 | 2001-11-28 | ||
| KR10-2001-0074624A KR100418475B1 (ko) | 2001-11-28 | 2001-11-28 | 반도체소자의 샐로우 트렌치 아이솔레이션 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003297916A JP2003297916A (ja) | 2003-10-17 |
| JP3990625B2 true JP3990625B2 (ja) | 2007-10-17 |
Family
ID=19716399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002345701A Expired - Fee Related JP3990625B2 (ja) | 2001-11-28 | 2002-11-28 | シャロートレンチアイソレーション方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6649488B2 (ja) |
| JP (1) | JP3990625B2 (ja) |
| KR (1) | KR100418475B1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7052969B1 (en) * | 2002-07-03 | 2006-05-30 | Advanced Micro Devices, Inc. | Method for semiconductor wafer planarization by isolation material growth |
| US6930018B2 (en) * | 2002-07-16 | 2005-08-16 | Texas Instruments Incorporated | Shallow trench isolation structure and method |
| US7754550B2 (en) * | 2003-07-10 | 2010-07-13 | International Rectifier Corporation | Process for forming thick oxides on Si or SiC for semiconductor devices |
| US6917093B2 (en) * | 2003-09-19 | 2005-07-12 | Texas Instruments Incorporated | Method to form shallow trench isolation with rounded upper corner for advanced semiconductor circuits |
| KR100521445B1 (ko) * | 2003-12-03 | 2005-10-12 | 동부아남반도체 주식회사 | 반도체 소자의 제조 방법 |
| KR100641470B1 (ko) * | 2004-12-29 | 2006-11-01 | 동부일렉트로닉스 주식회사 | 저전압 씨모오스 소자 제조방법 |
| KR100720503B1 (ko) * | 2005-06-07 | 2007-05-22 | 동부일렉트로닉스 주식회사 | 씨모스 이미지 센서 및 그 제조방법 |
| US8440495B2 (en) | 2007-03-06 | 2013-05-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for reducing crosstalk in image sensors using implant technology |
| CN104810245B (zh) * | 2014-01-29 | 2018-02-06 | 北大方正集团有限公司 | 改善沟槽形貌方法 |
| CN105575761B (zh) * | 2014-10-13 | 2018-07-10 | 北大方正集团有限公司 | 沟槽型功率器件的制造方法和沟槽型功率器件 |
| KR102442309B1 (ko) | 2015-07-09 | 2022-09-13 | 삼성전자주식회사 | 소자 분리 구조의 형성 방법 |
| NL2019560B1 (en) * | 2017-09-15 | 2019-03-28 | Berkin Bv | Method of fabricating a micro machined channel |
| CN111293038B (zh) * | 2020-02-25 | 2022-11-25 | 上海华虹宏力半导体制造有限公司 | 半导体器件及其制造方法 |
| CN115084304A (zh) * | 2021-03-10 | 2022-09-20 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN117410173B (zh) * | 2023-12-15 | 2024-03-08 | 中晶新源(上海)半导体有限公司 | 一种阶梯介质层的沟槽半导体器件的制作方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990011893A (ko) * | 1997-07-25 | 1999-02-18 | 문정환 | 격리영역 형성방법 |
| KR100248888B1 (ko) * | 1998-01-07 | 2000-03-15 | 윤종용 | 트랜치 격리의 형성 방법 |
| US6479368B1 (en) * | 1998-03-02 | 2002-11-12 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device having a shallow trench isolating region |
| US6074927A (en) * | 1998-06-01 | 2000-06-13 | Advanced Micro Devices, Inc. | Shallow trench isolation formation with trench wall spacer |
| KR20000044881A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 반도체 소자의 쉘로우 트랜치 소자분리막 형성방법 |
| KR100315441B1 (ko) * | 1999-03-25 | 2001-11-28 | 황인길 | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 |
-
2001
- 2001-11-28 KR KR10-2001-0074624A patent/KR100418475B1/ko not_active IP Right Cessation
-
2002
- 2002-11-27 US US10/304,696 patent/US6649488B2/en not_active Expired - Fee Related
- 2002-11-28 JP JP2002345701A patent/JP3990625B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100418475B1 (ko) | 2004-02-11 |
| KR20030043445A (ko) | 2003-06-02 |
| US6649488B2 (en) | 2003-11-18 |
| JP2003297916A (ja) | 2003-10-17 |
| US20030100168A1 (en) | 2003-05-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040521 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060623 |
|
| A131 | Notification of reasons for refusal |
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|
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100727 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100727 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110727 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120727 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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