KR19980050421A - 반도체 장치의 트렌치형 소자분리막 형성 방법 - Google Patents

반도체 장치의 트렌치형 소자분리막 형성 방법 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치의 소자분리막 형성 방법.
2. 발명이 해결하고자 하는 기술적 과제
트렌치 소자분리막 기술에서의 에치백시 식각 정지 시점을 쉽게 결정할 수 있어 공정 마진을 학보하는 동시에, 넓은 폭을 갖는 트렌치에서 발생되는 디슁 현상을 방지하여 소자의 평탄화를 이루는데 있다.
3. 발명의 해결 방법의 요지
트렌치 형성 후, TEOS 산화막과 다결정실리콘막을 차례로 적층하고 식각 정지 시점을 쉽게 찾을 수 있는 폴리싱 에치백을 실시하고, 잔류하는 다결정실리콘막을 산화시킨 후 다시 습식식각으로 에치백하여 평탄화를 이룬다.
4. 발명의 중요한 용도
반도체 장치 제조 공정.

Description

반도체 장치의 트렌치형 소자분리막 형성 방법
본 발명은 반도체 장치 제조 공정중 트렌치형 소자분리막을 형성하는 방법에 관한 것으로, 특히 에치백의 용이함을 가져와 기판의 양호한 평탄화를 실현하기 위한 반도체 장치의 트렌치형 소자분리막 형성 방법에 관한 것이다.
반도체 장치의 소자분리 기술에는 여러 가지가 있으나, 기판을 선택적으로 국부산화하는 로코스(LOCOS) 방법과, 트렌치 형성후 절연막을 매립하고 에치백하는 트렌치 소자분리 방법이 주로 사용되고 있다.
그 중, 종래의 트렌치형 소자분리 방법은 주로 폴리싱 장비에 의해 에치백을 실시하여 평탄화 공정을 실시하고 있는데, 이 경우 트렌치 매립용으로 사용되는 산화막의 증착 속도 특성, 즉 웨이퍼 내에서 센터 부위는 두껍게 증착되고 가장자리는 얇게 증착되는 특성에 의해 폴리싱시 센터 부위는 천천히 식각되고 가장자리는 빨리 식각되어, 웨이퍼 내에서 센터와 가장자리의 불균일도를 가중시키게 된다. 즉, 트렌치 매립 산화막의 평탄화 공정을 어렵게하는 큰 난점이 있다. 그리고, 폴리싱이 끝나는 지점을 결정하기가 매우 어려운데, 폴리싱이 끝나는 지점에 마스킹층을 형성한다 하더라도 이 마스킹층과 매립용 산화막 간의 선택적 폴리싱 율 차이로인해 평탄화가 불가능하였다.
본 발명의 목적은 기판의 양호한 평탄화를 실현할 수 있는 반도체 장치의 트렌치형 소자분리막 형성 방법을 제공하는데 있다.
도 1a 내지 도 1e는 본 발명의 일실시예에 따른 트렌치형 소자분리막 형성 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 패드산화막
3 : 질화막 4 : 트렌치
5 : TEOS 산화막 6 : 다결정실리콘막
6a : 다결정실리콘막이 산화된 산화막
본 발명의 트렌치형 소자분리막 형성 방법은, 반도체 기판 상에 기판 산화방지막을 형성하는 단계, 상기 기판 산화방지막 및 반도체 기판을 선택식각하여 트렌치를 형성하는 단계, 전체구조 상부 표면을 따라 일정두께를 갖는 절연막을 형성하는 단계, 상기 절연막 상에 상기 트렌치 내부를 완전히 매립할 정도의 두께를 갖는 다결정실리콘막을 형성하는 단계, 상기 절연막이 노출되도록 전체구조 상부를 폴리싱하는 단계, 상기 폴리싱에 의해 잔류하는 다결정실리콘막을 산화시키는 단계, 및 상기 기판 산화방지막이 노출되도록 전체구조 상부의 산화막을 습식 식각하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1e는 본 발명의 일실시예에 따른 트렌치형 소자분리막 형성 공정도로서, 이를 참조하여 본 발명의 일실시예를 상세히 설명한다.
먼저, 도 1a와 같이 실리콘 기판(1) 상에 기판산화 방지막 역할을 하는 패드산화막(2), 질화막(3)을 차례로 증착한 다음, 통상적인 방법으로 선택적 식각을 통해 트렌치(4)를 형성한다. 트렌치의 폭은 셀 지역 및 주변회로 지역에서 그 차이를 보일 수 있는데 통상적으로 0.4㎛ 이하로 형성한다.
이어서, 도 1b와 같이 저압화학기상증착(LPCVD) 장비를 이용하여 TEOS 산화막(5)을 증착하는데, 이때, 0.4㎛ 이하의 폭을 갖는 트렌치(4)를 기공없이 매립하기위해 TEOS 산화막(5)의 두께를 약 2000Å 이상의 두께로 증착한다. 상기 TEOS 산화막 증착시에는 단차 피복성을 높이기 위해 TEOS 분자의 평균자유행정거리가 극대화되도록 공정 조건을 맞추는데, 예를 들어 700℃ 온도 범위, TEOS 유속은 100SCCM 범위, 압력은 200m Torr 이상의 범위에서 증착한다.
계속해서, 도 1c와 같이 저압화학기상증착 장비를 이용하여 다결정실리콘막(6)을 증착한 다음, 도 1d와 같이 폴리싱 장비로 상기 폴리실리콘막(6)을 식각하여 평탄화하는데, 도 1c의 점선은 폴리싱이 끝난 지점을 나타내는 것으로 그 지점은 TEOS 산화막(5)이 노출되는 시점일 것이다. TEOS 산화막(5)과 다결정실리콘막(6) 간의 큰 선택적 폴리싱 율에 의해 폴리싱 정지 시점을 용이하게 감지할 수 있다.
그리고, 다결정실리콘막의 증착시 선택적 폴리싱 율을 높이기 위해 다공질의 구조를 갖도록 하는데, 650℃ 이상의 온도에서 증착하여 이를 실현하며, 다결정실리콘막의 두께는 트렌치 내부를 완전히 매립할 정도의 두께를 갖도록 하는데, 트렌치 깊이(약 10000Å) 이상의 두께로 증착한다.
폴리싱이 완료된 후 다결정 실리콘막(6)은 폭이 큰 트렌치 내부에만 잔류하게된다.
이어서, 도 1e는 산화 공정을 통해 잔류하는 다결정실리콘막(6)을 산화시켜 패턴 밀도에 따라 가운데가 오목하게 들어가는 디슁(Dishing) 현상을 최소화한 다음, 질화막(3)이 노출되도록 습식 식각에 의해 산화막 표면을 식각하여 평탄화를 이룬다.
도 1e에서 좁은 폭을 갖는 트렌치 내부는 TEOS 산화막(5)에 의해 매립되어 있고, 넓은 폭을 갖는 트렌치 내부는 TEOS 산화막(5)과 다결정실리콘막이 산화된 산화막(6a)이 동시에 존재하여 소자분리막 역할을 하게 됨을 알 수 있다.
본 발명은 트렌치형 소자분리 기술에서의 에치백시 식각 정지 시점을 쉽게 결정할 수 있어 공정 마진을 학보하는 동시에, 다결정실리콘막의 산화 및 그로인해 성장된 산화막의 습식식각에 의해 웨이퍼의 평탄화를 이룸으로써, 후속 공정의 용이함을 가져오는 등의 효과가 있다.

Claims (5)

  1. 반도체 기판 상에 기판 산화방지막을 형성하는 단계, 상기 기판 산화방지막 및 반도체 기판을 선택식각하여 트렌치를 형성하는 단계, 전체구조 상부 표면을 따라 일정두께를 갖는 절연막을 형성하는 단계, 상기 절연막 상에 상기 트렌치 내부를 완전히 매립할 정도의 두께를 갖는 다결정실리콘막을 형성하는 단계, 상기 절연막이 노출되도록 전체구조 상부를 폴리싱하는 단계, 상기 폴리싱에 의해 잔류하는 다결정실리콘막을 산화시키는 단계, 및 상기 기판 산화방지막이 노출되도록 전체구조 상부의 산화막을 습식 식각하는 단계를 포함하여 이루어지는 반도체 장치의 트렌치형 소자분리막 형성 방법.
  2. 제1항에 있어서, 상기 절연막은 저압화학기상증착에 의한 TEOS 산화막임을 특징으로 하는 반도체 장치의 트렌치형 소자분리막 형성 방법.
  3. 제2항에 있어서, 상기 TEOS 산화막의 단차 피복성을 높이기 위해 TEOS 분자의 평균자유행정거리를 극대화하도록, 600℃ 내지 800℃ 온도, 50 내지 150SCCM의 유속, 150 내지 250mTorr의 압력에서 증착 공정을 실시하는 것을 특징으로 하는 반도체 장치의 트렌치형 소자분리막 형성 방법.
  4. 제1항에 있어서, 상기 다결정실리콘막은 상기 절연막과의 선택적 폴리싱 율을 높이기 위해 다공질 구조를 갖도록, 650℃ 이상의 온도에서 형성하는 것을 특징으로 하는 반도체 장치의 트렌치형 소자분리막 형성 방법.
  5. 제1항에 있어서, 상기 산화방지막은 패드산화막과 질화막을 차례로 적층하여 형성하는 것을 특징으로 하는 반도체 장치의 트렌치형 소자분리막 형성 방법.
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* Cited by examiner, † Cited by third party
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