KR20030093793A - 반도체 장치의 소자분리막 및 그 형성 방법 - Google Patents

반도체 장치의 소자분리막 및 그 형성 방법 Download PDF

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Abstract

반도체 장치의 소자분리막 및 그 형성 방법을 제공한다. 이 소자분리막은 반도체기판에 배치된 트렌치, 트렌치의 내부를 채우는 트렌치 열산화막 및 트렌치 열산화막의 상부에 배치된 상부 절연막 패턴을 포함한다. 이때, 상부 절연막 패턴은 트렌치 열산화막보다 폭이 좁다. 이 소자분리막을 형성하는 방법은 반도체기판 상에 트렌치 마스크 패턴을 형성하고, 트렌치 마스크 패턴을 식각 마스크로 사용하여 반도체기판에 트렌치를 형성한 후, 트렌치를 채우는 트렌치 열산화막을 형성하는 단계를 포함한다. 이후, 트렌치 마스크 패턴을 제거하여, 반도체기판의 상부면을 노출시킨다. 이때, 트렌치 마스크 패턴은 트렌치 열산화막보다 좁은 폭을 갖도록 형성한다.

Description

반도체 장치의 소자분리막 및 그 형성 방법{Isolation Layer Of Semiconductor Device And Method Of Forming The Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 반도체 장치의 소자분리막 및 그 형성 방법에 관한 것이다.
반도체 장치의 고집적화에 따라, 각각의 단위 소자를 구분해주는 소자분리막 역시 미세해지고 있다. 이러한 소자분리막의 미세화를 위해, 상기 소자분리막 형성을 위한 기술은 로코스(local oxidation of silicon, LOCOS) 기술에서 트렌치(Trench) 기술로 점차 바뀌는 추세이다. 왜냐하면, 상기 로코스 기술은 알려진 바와 같이 채널 길이의 감소를 유발하는 버즈빅(bird's beak) 현상을 수반하기 때문이다.
한편, 상기 트렌치 기술은 상기 버즈빅의 현상을 최소화할 수 있다. 하지만, 상기한 반도체 장치의 고집적화에 따른 상기 트렌치의 종횡비 증가는 상기 트렌치를 매립하는 공정을 어렵게하는 원인이 된다.
도 1은 종래 기술에 따른 반도체 장치의 트렌치 소자분리막 형성 방법을 설명하기 위한 공정 단면도이다.
도 1을 참조하면, 반도체기판(10) 상에 하드마스크막을 형성한 후, 상기 하드마스크막을 패터닝하여 상기 반도체기판(10)의 소정영역을 노출시키는 하드마스크 패턴(30)을 형성한다. 이후, 상기 하드마스크 패턴(30)을 식각 마스크로 사용하여, 상기 노출된 반도체기판(10)을 식각함으로써, 활성영역을 한정하는 트렌치(40)를 형성한다. 통상적으로, 상기 트렌치(40) 형성을 위한 식각 공정은 이방성 식각의 방법으로 실시하고, 상기 하드마스크 패턴(30)은 실리콘 질화막으로 형성한다.
상기 트렌치(40) 형성을 위한 식각 공정에서 발생한 식각 손상을 치유하기 위해,상기 트렌치(40)의 내벽에 열산화막(50)을 형성하는 열공정을 실시한다. 이후, 상기 열산화막(50)을 포함하는 반도체기판 전면에 라이너(60)를 형성한다. 상기 라이너(60)는 상기 트렌치(40) 내벽으로 불순물 또는 산소가 침투하는 것을 차단하기 위한 물질막으로, 통상적으로 실리콘 질화막으로 형성한다.
상기 라이너(60)를 포함하는 반도체기판 전면에 소자분리막(70)을 형성한다. 일반적으로 상기 소자분리막(70)은 화학 기상 증착의 방법으로 형성한 실리콘 산화막이다. 이때, 반도체 장치의 고집적화에 따라, 상기 하드마스크 패턴(30) 및 상기 트렌치(40)로 이루어진 갭 영역의 종횡비는 증가한다. 이에 따라, 상기 갭 영역은 우수한 매립 특성을 갖는 고밀도 플라즈마 산화막(high density plasma oxide, HDP oxide)을 사용하여도 매립할 수 없는 종횡비를 갖는다. 그 결과, 상기 소자분리막(70)은 상기 트렌치(40)에서 공극(Void, 99)을 형성하는 문제를 갖는다. 또한, 알려진 것처럼, 상기 라이너(60)는 후속 하드마스크 패턴(30) 제거 공정에서 덴트(dent)의 원인이 되는 문제점을 갖는다.
본 발명이 이루고자 하는 기술적 과제는 공극없이 트렌치를 매립할 수 있는 소자분리막의 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 덴트를 예방할 수 있는 소자분리막의 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 고집적화된 반도체 장치에 사용하기에 적합한 소자분리막을 제공하는 데 있다.
도 1은 종래 기술에 따른 반도체 장치의 트렌치 소자분리막 형성 방법을 설명하기 위한 공정 단면도이다.
도 2 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 장치의 트렌치 소자분리막 형성 방법을 나타내는 공정단면도들이다.
도 6은 본 발명의 바람직한 실시예에 따른 반도체 장치의 트렌치 소자분리막을 나타내는 사시도이다.
상기 기술적 과제들을 달성하기 위하여, 본 발명은 트렌치 열산화막으로 트렌치를 채우는 단계를 포함하는 반도체 장치의 소자분리막 제조 방법을 제공한다. 이 방법은 반도체기판 상에 상기 반도체기판의 소정영역을 노출시키는 트렌치 마스크 패턴을 형성하고, 상기 트렌치 마스크 패턴을 식각 마스크로 사용하여 상기 노출된 반도체기판을 식각함으로써 트렌치를 형성한 후, 상기 트렌치의 내벽을 열산화시킴으로써, 상기 트렌치를 채우는 트렌치 열산화막을 형성하는 단계를 포함한다. 이후, 상기 트렌치 마스크 패턴을 제거하여, 상기 반도체기판의 상부면을 노출시킨다.
상기 트렌치 마스크 패턴은 차례로 적층된 패드 산화막 패턴 및 하드마스크막 패턴으로 형성하는 것이 바람직하다. 또한, 상기 트렌치 마스크 패턴은 상기 트렌치 열산화막보다 좁은 폭을 갖도록 형성한다.
상기 트렌치 마스크 패턴을 제거하기 전에, 상기 트렌치 열산화막을 포함하는 반도체기판 전면에 상부 절연막을 형성한 후, 상기 상부 절연막을 평탄화 식각하여 상기 트렌치 마스크 패턴을 노출시키는 단계를 더 실시하는 것이 바람직하다. 이때, 상기 평탄화 식각은 화학 기계적 연마 기술을 사용하여 실시하는 것이 바람직하다. 또한, 상기 상부 절연막은 실리콘 산화막으로 형성하는 것이 바람직하다.
또한, 상기 트렌치 마스크 패턴을 제거하는 단계는 실리콘 산화막에 대해 식각 선택비를 갖는 식각 레서피를 사용하여 실시하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 트렌치 열산화막으로 트렌치를 채우는 것을 특징으로 하는 반도체 장치의 소자분리막을 제공한다. 이 소자분리막은 반도체기판의 소정영역에 배치되어 활성영역을 한정하는 트렌치, 상기 트렌치의 내부를 채우는 트렌치 열산화막 및 상기 트렌치 열산화막의 상부에 배치된 상부 절연막 패턴을 포함한다. 이때, 상기 상부 절연막 패턴은 상기 트렌치 열산화막보다 폭이 좁은 것을 특징으로 한다.
또한, 상기 상부 절연막 패턴은 실리콘 산화막인 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 2 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 장치의 트렌치 소자분리막 형성 방법을 나타내는 공정단면도들이다.
도 2를 참조하면, 반도체기판(100) 상에 패드 산화막 및 하드 마스크막을 차례로 형성한다. 이때, 상기 패드 산화막은 상기 하드마스크막이 상기 반도체기판(100)에 주는 스트레스를 완화함과 아울러 후속 하드마스크 패턴 제거 공정에서 상기 반도체기판(100)이 식각 손상을 받는 것을 예방하기 위한 물질막이다. 이를 위해, 상기 패드 산화막은 실리콘 산화막으로 형성하고, 상기 하드 마스크막은 상기 패드 산화막에 대해 식각 선택성을 갖는 물질막, 바람직하게는 실리콘 질화막으로 형성한다.
상기 하드마스크막을 패터닝하여, 소정영역에서 상기 패드산화막을 노출시키는 하드마스크 패턴(120)을 형성한다. 이후, 상기 하드마스크 패턴(120)을 식각 마스크로 사용하여 상기 노출된 패드산화막을 식각함으로써, 패드산화막 패턴(110)을형성한다. 상기 하드마스크 패턴(120)을 계속 식각 마스크로 사용하여 상기 반도체기판(100)을 식각함으로써, 활성영역을 한정하는 트렌치(130, 135)를 형성한다. 이때, 실제의 반도체 장치에는 도시한 것처럼 좁은 트렌치(135)와 넓은 트렌치(130)가 형성된다. 종래 기술에서 설명한 공극의 문제는 상기 좁은 트렌치(135)에서 발생하고, 상기 넓은 트렌치(130)에서는 발생하지 않는다.
상기 패드산화막 패턴(110) 및 상기 트렌치(130, 135) 형성을 위한 식각 공정은 이방성 식각의 방법으로 실시하는 것이 바람직하다. 이때, 상기 이방성 식각 공정은 상기 트렌치(135, 130)의 측벽이 경사지게 형성되도록, 식각 레서피를 조절하는 것이 바람직하다.
도 3을 참조하면, 상기 트렌치(130, 135)를 형성한 후, 그 결과물에 대해 열산화 공정을 실시한다. 이에 따라, 상기 트렌치(130, 135) 내벽에서 노출되는 상기 반도체기판(100)의 실리콘 원자들은 산화되어 열산화막(140, 150)을 형성한다. 알려진 것처럼, 상기 열산화막(140, 150)을 형성하는 동안 소모되는 상기 반도체기판(100)의 두께는 상기 열산화막(140, 150) 두께의 44%에 상응한다. 이후, 상기 좁은 트렌치(135) 및 넓은 트렌치(130)에 형성되는 열산화막을 각각 제 1 열산화막(150) 및 제 2 열산화막(140)이라고 부르기로 한다. 이때, 본 발명은 통상적인 매립 공정이 어려운 상기 좁은 트렌치(135)를 상기 제 1 열산화막(150)으로 매립하는 것을 특징으로 한다. 따라서, 상기 열산화 공정을 통해 형성하는 상기 열산화막(140, 150)은 상기 좁은 트렌치(135)를 채울 수 있는 두께로 형성한다. 그 결과, 상기 제 2 열산화막(140)은 상기 넓은 트렌치(130)의 내벽을 따라 형성되지만,상기 넓은 트렌치(130)를 완전히 채우지는 못한다.
한편, 이러한 방법에 따를 경우, 상기 좁은 열산화막(150)의 폭은 상기 하드마스크 패턴(120)의 개구부 폭보다 넓다. 따라서, 상기 하드마스크 패턴(120)은 최종적으로 형성할 소자분리막(이 경우에는 상기 좁은 열산화막(150))의 폭보다 좁은 개구부를 갖도록 형성해야한다. 이때, 상기 제 1 열산화막(150)과 상기 하드마스크 패턴(120) 개구부의 폭 차이는 상기 반도체기판(100)의 소모 두께(44%)의 2배에 상응한다.
또한, 이러한 본 발명의 방법은 상기 좁은 트렌치(135)의 폭이 좁아지는 경우, 열산화 공정을 실시해야하는 시간이 줄어들기 때문에 더욱 유리하다.
도 4를 참조하면, 상기 열산화막(140, 150)을 포함하는 반도체기판 전면에 상부 절연막(160)을 형성한다. 이때, 상기 상부 절연막(160)은 도 3에서 설명한 것처럼, 상기 제 2 열산화막(140)을 통해 채워지지 않은 상기 넓은 트렌치(130)를 완전히 채우기 위한 물질막이다. 이에 따라, 상기 상부 절연막(160)은 후속 공정을 통해 상기 열산화막(140, 150)과 함께 소자분리막을 구성한다. 따라서, 상기 상부 절연막(160)은 화학 기상 증착(chemical vapor deposition, CVD)의 방법으로 형성한 실리콘 산화막인 것이 바람직하다.
한편, 이러한 본 발명의 실시예에 따르면, 종래 기술에서 사용되는 라이너를 형성할 필요가 없다. 상기 라이너는 트렌치의 내벽을 통해 불순물이 채널로 확산되는 현상을 차단하기 위한 물질막으로, 본 발명에서는 불필요하다. 이에 따라, 상기 라이너를 형성하는 공정 단계를 생략함으로써, 공정을 단순화할 수 있다. 이에 더하여, 상기 라이너에 의해 유발되는 덴트의 문제점 역시 예방된다.
도 5를 참조하면, 상기 상부 절연막(160)을 평탄화 식각하여, 상기 하드마스크 패턴(120)을 노출시킨다. 이에 따라, 상기 하드마스크 패턴(120)들 사이에서 상부면을 가지면서, 상기 열산화막(140, 150)을 덮는 상부 절연막 패턴(165)이 형성된다. 이후, 상기 노출된 하드마스크 패턴(120) 및 상기 패드 산화막 패턴(110)을 제거한다.
이때, 상부 절연막 패턴(165) 형성을 위한 상기 평탄화 식각 공정은 화학 기계적 연마(chemical mechanical polishing, CMP) 기술을 사용하는 것이 바람직하다. 또한, 상기 하드마스크 패턴(120) 제거 공정은 상기 상부 절연막(165), 상기 열산화막(140, 150) 및 상기 패드 산화막(110)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시한다. 비록 식각 선택성을 갖는 식각 레서피를 사용할지라도, 상기 상부 절연막(160)은 상기 하드마스크 패턴(120) 제거 공정에서 일부 리세스되어 그 상부 모서리가 라운드된다. 이후, 상기 패드 산화막 패턴(110) 제거 공정은 상기 상부 절연막 패턴(165)의 모서리를 리세스한다. 이에 따라, 상기 상부 절연막 패턴(165)은 완만한 곡선의 상부면을 갖는다.
도 6은 본 발명의 바람직한 실시예에 따른 반도체 장치의 트렌치 소자분리막을 나타내는 사시도이다.
도 6을 참조하면, 반도체기판(100)의 소정영역에, 활성영역을 한정하는 트렌치(135')가 배치된다. 상기 트렌치(135')는 실리콘 산화막으로 이루어진 트렌치 열산화막(150)으로 채워진다. 상기 트렌치 열산화막(150)의 상부에는 상부 절연막 패턴(165)이 배치된다. 상기 트렌치 열산화막(150)에 의해 상기 트렌치(135')의 대부분이 채워지는 경우는 상기 트렌치(135')가 좁을 경우이다. 하지만, 상기 트렌치의 폭이 넓을 경우, 이러한 트렌치는 상기 트렌치 열산화막(150) 만으로 채워지지는 못하고, 차례로 적층된 트렌치 열산화막(150) 및 상기 상부 절연막 패턴(165)으로 채워진다.
상기 상부 절연막 패턴(165)은 상기 트렌치 열산화막(150)과 동일한 물질막, 즉 실리콘 산화막인 것이 바람직하다. 또한, 본 발명에 따르면, 상기 상부 절연막 패턴(165)은 상기 트렌치 열산화막(150)보다 좁은 폭을 갖는 것을 특징으로 한다.
본 발명에 따르면, 열산화 공정을 통해 형성된 실리콘 산화막으로 트렌치를 채운다. 이에 따라, 큰 종횡비를 갖는 트렌치 매립 공정에서, 공극이 발생하는 것을 예방할 수 있다. 그 결과, 고집적화된 반도체 장치를 제조하는 공정에 사용될 수 있다. 또한, 본 발명에 따르면, 종래 기술에서 사용하는 라이너 형성 공정을 생략하는 것이 가능하다. 이에 따라, 반도체 장치의 제조 공정 단계의 수를 줄임으로써 생산 비용을 절감할 수 있다. 또한, 덴트의 문제를 예방할 수 있다. 그 결과 우수한 반도체 장치를 경제적으로 제조하는 것이 가능하다.

Claims (9)

  1. 반도체기판 상에, 상기 반도체기판의 소정영역을 노출시키는 트렌치 마스크 패턴을 형성하는 단계;
    상기 트렌치 마스크 패턴을 식각 마스크로 사용하여 상기 노출된 반도체기판을 식각함으로써, 트렌치를 형성하는 단계;
    상기 트렌치의 내벽을 열산화시킴으로써, 상기 트렌치를 채우는 트렌치 열산화막을 형성하는 단계; 및
    상기 트렌치 마스크 패턴을 제거하여, 상기 반도체기판의 상부면을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 트렌치 마스크 패턴은 차례로 적층된 패드 산화막 패턴 및 하드마스크 패턴으로 이루어지는 것을 특징으로 하는 반도체 장치의 소자분리막 형성 방법.
  3. 제 1 항에 있어서,
    상기 트렌치 마스크 패턴은 상기 트렌치 열산화막보다 좁은 폭을 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성 방법.
  4. 제 1 항에 있어서,
    상기 트렌치 마스크 패턴을 제거하기 전에,
    상기 트렌치 열산화막을 포함하는 반도체기판 전면에 상부 절연막을 형성하는 단계; 및
    상기 상부 절연막을 평탄화 식각하여, 상기 트렌치 마스크 패턴을 노출시키는 단계를 더 포함하는 반도체 장치의 소자분리막 형성 방법.
  5. 제 4 항에 있어서,
    상기 평탄화 식각은 화학 기계적 연마 기술을 사용하여 실시하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성 방법.
  6. 제 4 항에 있어서,
    상기 상부 절연막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성 방법.
  7. 제 1 항에 있어서,
    상기 트렌치 마스크 패턴을 제거하는 단계는 실리콘 산화막에 대해 식각 선택비를 갖는 식각 레서피를 사용하여 실시하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성 방법.
  8. 반도체기판의 소정영역에 배치되어, 활성영역을 한정하는 트렌치;
    상기 트렌치의 내부를 채우는 트렌치 열산화막; 및
    상기 트렌치 열산화막의 상부에 배치된 상부 절연막 패턴을 포함하되,
    상기 상부 절연막 패턴은 상기 트렌치 열산화막보다 폭이 좁은 것을 특징으로 하는 반도체 장치의 소자분리막.
  9. 제 8 항에 있어서,
    상기 상부 절연막 패턴은 실리콘 산화막인 것을 특징으로 하는 반도체 장치의 소자분리막.
KR1020020031644A 2002-06-05 2002-06-05 반도체 장치의 소자분리막 및 그 형성 방법 KR20030093793A (ko)

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