KR20010054900A - 반도체 소자의 소자격리층 형성 방법 - Google Patents

반도체 소자의 소자격리층 형성 방법 Download PDF

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Abstract

본 발명은 활성 영역의 축소없이 웰 BV(Breakdown Voltage)특성을 향상시킨 반도체 소자의 소자격리층 형성 방법에 관한 것으로, 반도체 기판에 표면 산화막 및 패드 나이트라이드층을 차례로 형성하고 선택적으로 제거하여 제 1 너비로 기판을 노출시키는 단계;노출된 기판을 제 1 깊이로 식각하여 트렌치를 형성하고 절연 물질을 채우는 단계;전면에 평탄화용 나이트라이드층을 형성하고 평탄화하여 1차 패터닝된 소자 격리층을 형성하고 패드 나이트라이드층을 제거하는 단계;상기 1차 패터닝된 소자 격리층을 제 1 너비보다 작은 제 2 너비만 남기고 둘레를 식각하여 2차 패터닝된 소자 격리층을 형성함과 동시에 에피택셜 성장용 트렌치를 형성하는 단계;에피택셜 성장 공정으로 상기 에피택셜 성장용 트렌치를 채우는 단계;선택적으로 이온 주입 공정을 진행하여 제 1 깊이보다 작은 제 2 깊이로 상기 2차 패터닝된 소자 격리층에 의해 격리되는 n-웰 영역 및 p-웰 영역을 형성하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 소자격리층 형성 방법{Method for forming isolation layer of semiconductor device}
본 발명은 반도체 소자에 관한 것으로,특히 활성 영역의 축소없이 웰BV(Breakdown Voltage)특성을 향상시킨 반도체 소자의 소자격리층 형성 방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 소자격리층 형성 공정에 관하여 상세히 설명하면 다음과 같다.
도 1a와 도 1b는 종래 기술의 반도체 소자의 소자 격리층 형성 방법을 나타낸 공정 단면도이다.
먼저, 도 1a에서와 같이, 반도체 기판(1)에 표면 산화막(2)을 형성한후에 상기 표면 산화막(2)상에 패드 나이트라이드층(3)을 형성한다.
이어, PGI(Profiled Groove Isolation) 공정으로 포토 및 식각 공정으로 패드 나이트라이드층(3)을 오픈 영역의 너비가 0.36㎛가 되도록 선택적으로 패터닝하고 노출된 기판을 일정 깊이 식각하여 트렌치를 형성하여 활성 영역과 필드 영역을 정의한다.
상기 트렌치는 3200Å 정도의 깊이로 형성한다.
그리고 상기 PGI 공정에 의해 형성된 트렌치를 포함하는 전면에 산화막(4)을 갭필 공정으로 채우고 상기 산화막(4)상에 다시 평탄화용 나이트라이드(5)를 형성한다.
이어, 도 1b에서와 같이, PGI CMP(Chemical Mechanical Polishing) 공정으로 상기 평탄화용 나이트라이드(5) 및 산화막(4)을 평탄화하여 소자격리층(7)을 형성하고 패드 나이트라이드층(3)을 제거한다.
이후, 포토레지스트를 전면에 도포하고 선택적으로 패터닝하여 이온 주입마스크층을 형성한후에 full CMOS SRAM소자를 형성하기 위한 N 웰 영역(8) 및 P 웰 영역(6)을 이온 주입 공정으로 형성한다.
이와 같은 종래 기술의 반도체 소자의 소자 격리층 형성에 있어서는 다음과 같은 문제가 있다.
소자 격리층을 형성하기 위한 트렌치를 형성하기 위한 트렌치를 활성 영역의 축소없이 형성하는 것이 어렵다.
그러므로 트렌치의 깊이가 제한을 받아 3200Å 이상의 깊이로는 형성할 수 없어 완벽한 오버레이 마진을 확보하지 못하는 경우 웰 브레이크 다운 현상을 억제하지 못한다.
이는 소자의 동작 특성을 극도로 악화시켜 수율을 저하시킨다.
만약, 트렌치를 깊게 하는 경우는 활성 영역의 축소로 공정 마진이 급격히 줄어든다.
또한, 절연 물질을 트렌치에 매립하는 갭필 공정에서도 seem 및 보이드같은 문제를 일으켜 소자 격리 특성이 좋지 못하다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 소자격리층의 문제를 해결하기 위한 것으로, 활성 영역의 축소없이 웰 BV(Breakdown Voltage)특성을 향상시킨 반도체 소자의 소자격리층 형성 방법을 제공하는데 그 목적이 있다.
도 1a와 도 1b는 종래 기술의 반도체 소자의 소자 격리층 형성 방법을 나타낸 공정 단면도
도 2a내지 도 2d는 본 발명에 따른 반도체 소자의 소자 격리층 형성 방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21. 반도체 기판 22. 표면 산화막
23. 패드 나이트라이드층 24. HLD 산화막
25. 평탄화용 나이트라이드층 26.26a. 소자격리층
27. 포토레지스트 28. 에피택셜 성장용 트렌치
29. 에피택셜층 30. n-웰 영역
31. p-웰 영역
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 소자 격리층형성 방법은 반도체 기판에 표면 산화막 및 패드 나이트라이드층을 차례로 형성하고 선택적으로 제거하여 제 1 너비로 기판을 노출시키는 단계;노출된 기판을 제 1 깊이로 식각하여 트렌치를 형성하고 절연 물질을 채우는 단계;전면에 평탄화용 나이트라이드층을 형성하고 평탄화하여 1차 패터닝된 소자 격리층을 형성하고 패드 나이트라이드층을 제거하는 단계;상기 1차 패터닝된 소자 격리층을 제 1 너비보다 작은 제 2 너비만 남기고 둘레를 식각하여 2차 패터닝된 소자 격리층을 형성함과 동시에 에피택셜 성장용 트렌치를 형성하는 단계;에피택셜 성장 공정으로 상기 에피택셜 성장용 트렌치를 채우는 단계;선택적으로 이온 주입 공정을 진행하여 제 1 깊이보다 작은 제 2 깊이로 상기 2차 패터닝된 소자 격리층에 의해 격리되는 n-웰 영역 및 p-웰 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 소자 격리층 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2d는 본 발명에 따른 반도체 소자의 소자 격리층 형성 방법을 나타낸 공정 단면도이다.
먼저, 도 2a에서와 같이, 반도체 기판(21)에 표면 산화막(22)을 형성한후에 상기 표면 산화막(22)상에 패드 나이트라이드층(23)을 형성한다.
이어, PGI(Profiled Groove Isolation) 공정으로 포토 및 식각 공정으로 패드 나이트라이드층(23)을 오픈 영역의 너비가 0.65㎛ ~ 0.75㎛가 되도록 선택적으로 패터닝하고 노출된 기판을 일정 깊이 식각하여 트렌치를 형성하여 활성 영역과 필드 영역을 정의한다.
상기 트렌치는 4500Å ~ 5500Å정도의 깊이로 형성한다.
그리고 상기 PGI 공정에 의해 형성된 트렌치를 포함하는 전면에 HLD(High temperature Low pressure Deposition) 산화막(24)을 갭필 공정으로 채우고 상기 HLD 산화막(24)상에 다시 평탄화용 나이트라이드(25)를 형성한다.
여기서, HLD 산화막(24)의 갭필 공정시에 패드 나이트라이드층(23)을 오픈 영역의 너비가 0.65㎛ ~ 0.75㎛가 되도록하여 seem 및 보이드(void)현상의 발생은 억제된다.
이어, 도 2b에서와 같이, PGI CMP(Chemical Mechanical Polishing) 공정으로 상기 평탄화용 나이트라이드(25) 및 HLD 산화막(24)을 평탄화하여 1차 패터닝된 소자격리층(26)을 형성하고 패드 나이트라이드층(23)을 제거한다.
그리고 도 2c에서와 같이, 전면에 포토레지스트(27)를 도포하고 선택적으로 노광 및 현상하여 최초 트렌치 형성시의 패드 나이트라이드층(23)의 오픈 영역의 중심에 그보다 1/2 정도 작은 너비(0.36㎛정도)의 포토레지스트 패턴을 남기고 그 둘레만 일정 너비(1차 패터닝된 소자 격리층(26) - 중심 포토레지스트 패턴층)오픈되도록 한다.
상기 선택적으로 오픈된 포토레지스트(27)를 마스크로하여 노출된 1차 패터닝된 소자 격리층(26)의 둘레를 식각하여 에피택셜 성장용 트렌치(28) 및 2차 패터닝된 소자격리층(26a)을 형성한다.
이어, 도 2d에서와 같이, 상기 에피택셜 성장용 트렌치(28)가 완전 매립되도록 에피택셜층(29)을 형성하고 포토레지스트(27)를 제거한다.
이후 포토레지스트를 전면에 도포하고 선택적으로 패터닝하여 이온 주입 마스크층을 형성한후에 full CMOS SRAM소자를 형성하기 위한 n-웰 영역(30) 및 p-웰 영역(31)을 이온 주입 공정으로 형성한다.
이와 같은 본 발명에 따른 소자 격리층 형성 방법은 활성 영역의 축소없이 소자격리층의 깊이를 최대한 확보하여 웰 브레이크다운을 억제할 수 있다.
이와 같은 본 발명에 따른 반도체 소자의 소자 격리층 형성 방법은 다음과 같은 효과가 있다.
트렌치를 충분한 너비로 형성하여 트렌치 갭필시에 발생하는 결함을 없애고, 다시 갭필 물질을 식각한후 에피택셜 성장하므로 활성 영역의 축소없이 격리 특성이 향상된 소자 격리층을 제공하는 효과가 있다.
또한, 소자 격리층의 깊이를 충분히 확보할 수 있으므로 웰 브레이크 다운을 억제하여 소자의 동작 특성 및 수율을 향상시키는 효과가 있다.

Claims (4)

  1. 반도체 기판에 표면 산화막 및 패드 나이트라이드층을 차례로 형성하고 선택적으로 제거하여 제 1 너비로 기판을 노출시키는 단계;
    노출된 기판을 제 1 깊이로 식각하여 트렌치를 형성하고 절연 물질을 채우는 단계;
    전면에 평탄화용 나이트라이드층을 형성하고 평탄화하여 1차 패터닝된 소자 격리층을 형성하고 패드 나이트라이드층을 제거하는 단계;
    상기 1차 패터닝된 소자 격리층을 제 1 너비보다 작은 제 2 너비만 남기고 둘레를 식각하여 2차 패터닝된 소자 격리층을 형성함과 동시에 에피택셜 성장용 트렌치를 형성하는 단계;
    에피택셜 성장 공정으로 상기 에피택셜 성장용 트렌치를 채우는 단계;
    선택적으로 이온 주입 공정을 진행하여 제 1 깊이보다 작은 제 2 깊이로 상기 2차 패터닝된 소자 격리층에 의해 격리되는 n-웰 영역 및 p-웰 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 소자격리층 형성 방법.
  2. 제 1 항에 있어서, 제 1 너비를 0.65㎛ ~ 0.75㎛가 되도록하고, 제 1 깊이를 4500Å ~ 5500Å정도로 하는 것을 특징으로 하는 반도체 소자의 소자 격리층 형성 방법.
  3. 제 1 항에 있어서, 소자 격리층을 형성하기 위해 트렌치에 매립되는 절연 물질을 HLD 산화막으로 하는 것을 특징으로 하는 반도체 소자의 소자 격리층 형성 방법.
  4. 제 1 항에 있어서, PGI CMP 공정으로 상기 평탄화용 나이트라이드 및 트렌치에 매립된 절여 물질을 평탄화하여 1차 패터닝된 소자 격리층을 형성하는 것을 특징으로 하는 반도체 소자의 소자 격리층 형성 방법.
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