JP2011165813A - 半導体素子及びその製造方法 - Google Patents

Abstract

【課題】 チャネルカット領域を形成するために、バーズビークの下方または近傍に選択的にイオン注入を行う工程が必要である。製造コスト低減のために、工程数の削減が求められている。
【解決手段】 半導体基板の表面に、活性領域を画定する素子分離絶縁膜が形成されている。活性領域の外周線から、素子分離絶縁膜と半導体基板との界面に沿って隙間が形成されている。半導体基板の上に、活性領域と交差し、両端が素子分離絶縁膜の上まで延在するゲートパターンが形成されている。ゲートパターンは、活性領域上においては、第１の酸化膜と電極とを含み、ゲート電極が素子分離絶縁膜の上まで延在する。隙間内の半導体基板の表面に、第１の酸化膜に連続する第２の酸化膜が形成されている。隙間が、ゲート電極に連続する半導体部材で埋め込まれている。
【選択図】 図１１

Description

本発明は、活性領域の縁における寄生トランジスタの発生を抑制する構造を持つ半導体素子及びその製造方法に関する。

フィールド酸化膜と活性領域との境界近傍に、フィールド酸化膜の薄い領域（バーズビーク）が発生する。バーズビークのうち、ゲート電極が延在する領域に、寄生トランジスタが形成される。寄生トランジスタが形成されると、トランジスタの電流電圧特性が所望の特性から変動してしまう。寄生トランジスタの形成を防止するために、バーズビークの下方または近傍に、ソース及びドレインとは逆極性の不純物を選択的にイオン注入することにより、チャネルカット領域を形成する。

なお、オゾンと不活性ガスとを含む混合ガスを用いて活性領域の表面を酸化することにより、良質のゲート酸化膜を形成することができる。

特開２００３−１２４３０３号公報 特開２００７−２５１１４６号公報 特開平９−１２９６３２号公報

チャネルカット領域を形成するために、バーズビークの下方または近傍に選択的にイオン注入を行う工程が必要である。製造コスト低減のために、工程数の削減が求められている。

本発明の一観点によると、
半導体基板の表面に形成され、活性領域を画定する素子分離絶縁膜と、
前記活性領域の外周線から、前記素子分離絶縁膜と前記半導体基板との界面に沿って形成された隙間と、
前記半導体基板の上に形成され、前記活性領域と交差し、両端が前記素子分離絶縁膜の上まで延在するゲートパターンであって、前記活性領域上においては、第１の酸化膜と、該第１の酸化膜の上に配置されたゲート電極とを含み、前記ゲート電極が前記素子分離絶縁膜の上まで延在する前記ゲートパターンと、
前記隙間内の前記半導体基板の表面に形成され、前記第１の酸化膜に連続する第２の酸化膜と、
前記隙間を埋め込み、前記ゲート電極に連続する半導体部材と
を有する半導体素子が提供される。

本発明の他の観点によると、
半導体基板の表面に素子分離絶縁膜を形成することにより、第１導電型の表層部を有する第１の活性領域を画定する工程と、
前記第１の活性領域の表面に第１の酸化膜が形成されるとともに、前記第１の活性領域の外周線から、前記素子分離絶縁膜と前記半導体基板との界面に沿って、第１の隙間が形成される条件で第１の酸化処理を行う工程と、
前記第１の隙間内に露出している前記半導体基板の表面に第２の酸化膜が形成される条件で第２の酸化処理を行う工程と、
前記第１の酸化膜及び前記素子分離絶縁膜の上、及び前記第１の隙間の内部に、半導体膜を形成する工程と、
前記半導体膜をパターニングすることにより、前記第１の活性領域と交差し、両端が前記素子分離絶縁膜の上まで延在する第１のゲートパターンを形成する工程と、
前記第１のゲートパターンの両側の、前記半導体基板の表層部に、前記第１導電型とは反対の第２導電型の不純物を注入することによって、第１のソース及び第１のドレインを形成する工程と
を有する半導体素子の製造方法が提供される。

隙間内が半導体部材で埋め込まれていることにより、素子分離絶縁膜と活性領域との境界線近傍に寄生トランジスタが発生することを抑制することができる。これにより、チャネルカットのためのイオン注入工程を省略することが可能になる。

（１Ａ）は、実施例による半導体素子の平面図である。 （１Ｂ）は、（１Ａ）の一点鎖線１Ｂ−１Ｂにおける断面図である。 （２Ａ）及び（２Ｂ）は、実施例による半導体素子の製造途中段階における断面図であり、それぞれ、（１Ａ）の一点鎖線２Ａ−２Ａ、及び２Ｂ−２Ｂにおける断面図に相当する。 （３Ａ）及び（３Ｂ）は、実施例による半導体素子の製造途中段階における断面図であり、それぞれ、（１Ａ）の一点鎖線２Ａ−２Ａ、及び２Ｂ−２Ｂにおける断面図に相当する。 （４Ａ）及び（４Ｂ）は、実施例による半導体素子の製造途中段階における断面図であり、それぞれ、（１Ａ）の一点鎖線２Ａ−２Ａ、及び２Ｂ−２Ｂにおける断面図に相当する。 （５Ａ）及び（５Ｂ）は、実施例による半導体素子の製造途中段階における断面図であり、それぞれ、（１Ａ）の一点鎖線２Ａ−２Ａ、及び２Ｂ−２Ｂにおける断面図に相当する。 （６Ａ）及び（６Ｂ）は、実施例による半導体素子の製造途中段階における断面図であり、それぞれ、（１Ａ）の一点鎖線２Ａ−２Ａ、及び２Ｂ−２Ｂにおける断面図に相当する。 （７Ａ）及び（７Ｂ）は、実施例による半導体素子の製造途中段階における断面図であり、それぞれ、（１Ａ）の一点鎖線２Ａ−２Ａ、及び２Ｂ−２Ｂにおける断面図に相当する。 （８Ａ）及び（８Ｂ）は、実施例による半導体素子の製造途中段階における断面図であり、それぞれ、（１Ａ）の一点鎖線２Ａ−２Ａ、及び２Ｂ−２Ｂにおける断面図に相当する。 実施例による半導体素子の製造途中段階における断面図であり、それぞれ、（１Ａ）の一点鎖線１Ｂ−１Ｂにおける断面図に相当する。 実施例による半導体素子の製造途中段階における断面図であり、それぞれ、（１Ａ）の一点鎖線１Ｂ−１Ｂにおける断面図に相当する。 （１１Ａ）及び（１１Ｂ）は、実施例による半導体素子の製造途中段階における断面図であり、それぞれ、（１Ａ）の一点鎖線２Ａ−２Ａ、及び２Ｂ−２Ｂにおける断面図に相当する。 実施例による半導体素子のバーズビーク近傍の写真である。 実施例による半導体素子の製造方法で適用される酸化工程の温度変化を示すグラフである。

図１Ａに、実施例による半導体素子の平面図を示す。ｐ型シリコン基板の表面に、素子分離絶縁膜により、第１の活性領域１０、第２の活性領域１１、第３の活性領域１２、及び第４の活性領域１３が画定されている。第１のゲートパターン１５が第１の活性領域１０と交差し、その両端が素子分離絶縁膜の上まで延在する。同様に、第２、第３、及び第４のゲートパターン１６、１７、１８が、それぞれ第２、第３、及び第４の活性領域１１、１２、１３と交差する。

図１Ｂに、図１Ａの一点鎖線１Ｂ−１Ｂにおける断面図を示す。ｐ型シリコンからなる半導体基板２０の表面に素子分離絶縁膜２１が形成されている。素子分離絶縁膜２１は、第１の活性領域１０、第２の活性領域１１、第３の活性領域１２、及び第４の活性領域１３を画定する。第２の活性領域１１の表層部にｐ型のウェル５１が形成され、第３の活性領域１２の表層部にｎ型のウェル５２が形成され、第４の活性領域１３の表層部にｎ型のウェル５３が形成されている。

第１の活性領域１０にＮＭＯＳＦＥＴ５５が形成されている。ＮＭＯＳＦＥＴ５５は、第１のゲートパターン１５、及びその両側の半導体基板２０の表層部に形成されたソース４０Ｓ、ドレイン４０Ｄを含む。第１のゲートパターン１５は、ゲート酸化膜１５ａ、ポリシリコン膜１５ｂ、及び金属シリサイド膜１５ｃがこの順番に積層された積層構造を有する。第１のゲートパターン１５の側面に、サイドウォールスペーサ１５ｄが形成されている。

第２の活性領域１１に、ＮＭＯＳＦＥＴ５６が形成されている。ＮＭＯＳＦＥＴ５６は、第２のゲートパターン１６、ソース４１Ｓ、及びドレイン４１Ｄを含む。第２のゲートパターン１６は、ゲート酸化膜１６ａ、ポリシリコン膜１６ｂ、及び金属シリサイド膜１６ｃを含む。ＮＭＯＳＦＥＴ５６のゲート酸化膜１６ａは、ＮＭＯＳＦＥＴ５５のゲート酸化膜１５ａよりも薄い。例えば、ゲート酸化膜１５ａ、１６ａの厚さは、それぞれ９０ｎｍ、１３．５ｎｍである。第２のゲートパターン１６の側面に、サイドウォールスペーサ１６ｄが形成されている。

第３の活性領域１２及び第４の活性領域１３に、それぞれＰＭＯＳＦＥＴ５７、５８が形成されている。ＰＭＯＳＦＥＴ５７は、第３のゲートパターン１７、ソース４２Ｓ、及びドレイン４２Ｄを含む。もう一方のＰＭＯＳＦＥＴ５８は、第４のゲートパターン１８、ソース４３Ｓ、及びドレイン４３Ｄを含む。第３のゲートパターン１７は、ゲート酸化膜１７ａ、ポリシリコン膜１７ｂ、及び金属シリサイド膜１７ｃを含み、第４のゲートパターン１８は、ゲート酸化膜１８ａ、ポリシリコン膜１８ｂ、及び金属シリサイド膜１８ｃを含む。ＰＭＯＳＦＥＴ５７のゲート酸化膜１７ａは、ＰＭＯＳＦＥＴ５８のゲート酸化膜１８ａよりも厚い。第３のゲートパターン１７及び第４のゲートパターン１８の側面に、それぞれサイドウォールスペーサ１７ｄ、１８ｄが形成されている。

第１の活性領域１０の外周線（素子分離絶縁膜２１の縁）から、素子分離絶縁膜２１と半導体基板２０との界面に沿って第１の隙間２６が形成されている。第１の隙間２６内に露出した半導体基板２０の表面に、酸化膜３２が形成されている。第１の隙間２６内の他の空間が、多結晶シリコンの半導体膜３０で埋め尽くされている。

第２、第３、第４の活性領域１１、１２、１３の外周線からも、同様に、素子分離絶縁膜２１と半導体基板２０との界面に沿って、それぞれ第２、第３、第４の隙間２７、２８、２９が形成されている。第２、第３、第４の隙間２７、２８、２９内にも、第１の隙間２６と同様に、酸化膜３２及び半導体膜３０が形成されている。

次に、実施例による半導体素子の製造方法について説明する。製造工程の途中段階における装置構造を示した図２Ａ、図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、及び図８Ａは、図１Ａの一点鎖線２Ａ−２Ａにおける断面に相当する。図２Ｂ、図３Ｂ、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、及び図８Ｂは、図１Ａの一点鎖線２Ｂ−２Ｂにおける断面に相当する。図９及び図１０は、図１Ａの一点鎖線１Ｂ−１Ｂにおける断面に相当する。

図２Ａに示すように、ｐ型シリコンからなる半導体基板２０の第２の活性領域１１となる領域の表層部に、ｐ型不純物を注入することにより、ｐ型のウェル５１を形成する。ｐ型不純物には、例えばボロン（Ｂ）を用いる。イオン注入は、例えば加速エネルギ１８０ｋｅＶ、ドーズ量１．９４×１０^１３ｃｍ^−２の条件で行う。

図２Ｂに示すように、半導体基板２０の第３の活性領域１２となる領域の表層部に、ｎ型不純物を注入することにより、ｎ型のウェル５２を形成する。ｎ型不純物には、例えばリン（Ｐ）を用いる。イオン注入は、例えば加速エネルギ１８０ｋｅＶ、ドーズ量９．０×１０^１２ｃｍ^−２の条件で行う。さらに、第４の活性領域１３となる領域の表層部に、ｎ型不純物を注入することにより、ｎ型のウェル５３を形成する。ｎ型不純物には、例えばリン（Ｐ）を用いる。イオン注入は、例えば加速エネルギ１８０ｋｅＶ、ドーズ量６．０×１０^１２ｃｍ^−２の条件で行う。

図２Ａ及び図２Ｂに示すように、半導体基板２０の表面を局所酸化することにより、素子分離絶縁膜２１を形成する。素子分離絶縁膜２１により、第１、第２、第３、第４の活性領域１０、１１、１２、１３が画定される。以下、素子分離絶縁膜２１の形成方法について説明する。

まず、半導体基板２０の表面に、厚さ３０ｎｍの犠牲酸化膜を形成し、その上に、厚さ１００ｎｍの窒化シリコン膜を形成する。犠牲酸化膜は、熱酸化により形成され、窒化シリコン膜は、化学気相成長（ＣＶＤ）により形成される。素子分離絶縁膜２１を形成する領域の窒化シリコン膜を除去する。残った窒化シリコン膜をマスクとして、半導体基板２０の表層部を酸化することにより、素子分離絶縁膜２１を形成する。素子分離絶縁膜２１の形成には、例えばパイロジェニック酸化が用いられる。素子分離絶縁膜２１の厚さは、例えば６００ｎｍとする。素子分離絶縁膜２１の縁（活性領域１０、１１、１２、１３の外周線）に、窒化シリコン膜の下方にもぐりこんだバーズビーク２１Ａが形成される。素子分離絶縁膜２１の形成後、マスクとして用いた窒化シリコン膜、及び犠牲酸化膜を除去する。

図３Ａ及び図３Ｂに示すように、第１回目の酸化処理を行うことにより、第１、第２、第３、第４の活性領域１０、１１、１２、１３の表面を酸化する。これにより、第１の酸化膜２５が形成される。以下、第１の酸化膜２５の形成方法について説明する。

図１３に、ゲート酸化膜２５を形成するときの温度変化の一例を示す。横軸は経過時間を表し、縦軸は温度を単位「℃」で表す。温度が８００℃に設定され、酸素（Ｏ_２）及びＡｒが供給されている酸化炉内に、基板２０を装填する。

時刻ｔ１からｔ２までがプレヒート期間、時刻ｔ２からｔ３までが昇温期間、時刻ｔ３からｔ４までが酸化期間、時刻ｔ４からｔ５までが降温期間である。酸素は、時刻ｔ４まで一定流量（１５ｓｌｍ）で酸化炉内に供給される。時刻ｔ１からｔ４までの期間、塩化水素（ＨＣｌ）が酸化炉内に供給される。塩化水素の流量は、０．１８７５ｓｌｍである。Ａｒは常時供給されており、その流量は、１２ｓｌｍである。

昇温期間ｔ２〜ｔ３の昇温速度は、毎分１０℃であり、降温期間ｔ４〜ｔ５の降温速度は、毎分４℃である。時刻ｔ３からｔ４までの酸化期間は、酸化炉内の温度が１０５０℃に維持される。

時刻ｔ３からｔ４までの酸化時間を４時間３０分にすると、厚さ９０ｎｍの第１の酸化膜２５が形成される。この条件で酸化を行うと、第１、第２、第３、第４の活性領域１０、１１、１２、１３の外周線（素子分離絶縁膜２１の縁）から素子分離絶縁膜２１と半導体基板２０との界面に沿ってエッチングが進み、それぞれ第１、第２、第３、第４の隙間２６、２７、２８、２９が形成される。第１、第２、第３、第４の隙間２６、２７、２８、２９の各々の厚さは、例えば２０〜４０ｎｍであり、素子分離絶縁膜２１の縁から横方向に入り込んだ深さは、例えば４００〜６００ｎｍである。

なお、第１回目の酸化処理において、第１、第２、第３、第４の隙間２６、２７、２８、２９が形成される他の酸化条件を採用してもよい。一般的に、酸化雰囲気にＡｒを添加すると、隙間が形成されやすい。

図４Ａ及び図４Ｂに示すように、第１の活性領域１０及び第３の活性領域１２を覆うレジストパターン３０を形成する。このレジストパターン３０は、第２の活性領域１１及び第４の活性領域１３に対応する領域に開口を有する。レジストパターン３０をエッチングマスクとして、第２、第４の活性領域１１、１３に形成されている第１の酸化膜２５をエッチング除去する。これにより、第２の活性領域１１及び第４の活性領域１３に、半導体基板２０のシリコン表面が露出する。第１の酸化膜２５のエッチング後、レジストパターン３０を除去する。

図５Ａ及び図５Ｂに示すように、２回目の酸化処理を行う。これにより、第２の活性領域１１及び第４の活性領域１３のシリコン表面が酸化され、第２の酸化膜３２が形成される。２回目の酸化処理の条件は、図１３に示した酸化期間ｔ３〜ｔ４の長さのみが第１の酸化処理の条件と異なる。２回目の酸化処理の酸化期間ｔ３〜ｔ４は、第２の酸化膜３２の厚さが１３．５ｎｍになるように設定される。

第１、第２、第３、第４の隙間２６、２７、２８、２９内に露出した半導体基板２０のシリコン表面も酸化され、第２の酸化膜３２が形成される。第１の隙間２６内の第２の酸化膜３２は、第１の酸化膜２５に連続する。同様に、第３の隙間２８内のの第２の酸化膜３２は、第１の酸化膜２５に連続する。

図６Ａ及び図６Ｂに示すように、半導体基板２０の上に、ノンドープの多結晶シリコンからなる半導体膜３５を堆積させる。半導体膜３５の堆積には、例えば常圧ＣＶＤが用いられる。半導体膜３５は、第１、第２、第３、第４の隙間２６、２７、２８、２９内にも充填される。半導体膜３５の厚さは、例えば１２０ｎｍである。

図１２に、第１の隙間２６の近傍の電子顕微鏡写真を示す。第１の活性領域１０の外周線から、素子分離絶縁膜２１と半導体基板２０との界面に沿って第１の隙間２６が形成され、この隙間が半導体膜３０で埋め込まれていることがわかる。

図７Ａ及び図７Ｂに示すように、半導体膜３５の上に、金属シリサイド膜３６を堆積させる。金属シリサイド膜３６には、例えばタングステンシリサイド（ＷＳｉ）が用いられる。金属シリサイド膜３６の厚さは、例えば１００ｎｍとする。金属シリサイド膜３６の形成には、例えばＣＶＤが適用される。

図８Ａ、図８Ｂ及び図９に示すように、第１の酸化膜２５、半導体膜３５、及び金属シリサイド膜３６をパターニングすることにより、第１、第２、第３、第４の活性領域１０、１１、１２、１３の上に、それぞれ第１、第２、第３、第４のゲートパターン１５、１６、１７、１８を形成する。第１、第２、第３、第４のゲートパターン１５、１６、１７、１８の各々の両端は、素子分離絶縁膜２１の上まで延在している。

第１のゲートパターン１５は、第１の酸化膜２５からなるゲート酸化膜１５ａ、その上の半導体膜３５からなるゲート電極１５ｂ、及びその上の金属シリサイド膜３６からなるゲート電極１５ｃを含む。第２のゲートパターン１６は、第２の酸化膜３２からなるゲート酸化膜１６ａ、その上の半導体膜３５からなるゲート電極１６ｂ、及びその上の金属シリサイド膜３６からなるゲート電極１６ｃを含む。

第３のゲートパターン１７は、第１のゲートパターン１５と同様に、第１の酸化膜２５からなるゲート酸化膜１７ａ、その上の半導体膜３５からなるゲート電極１７ｂ、及びその上の金属シリサイド膜３６からなるゲート電極１７ｃを含む。第４のゲートパターン１８は、第２のゲートパターン１６と同様に、第２の酸化膜３２からなるゲート酸化膜１８ａ、その上の半導体膜３５からなるゲート電極１８ｂ、及びその上の金属シリサイド膜３６からなるゲート電極１８ｃを含む。

第１、第２、第３、第４の隙間２６、２７、２８、２９内には、第２の酸化膜３２及び半導体膜３５が残存する。

図１０に示すように、第１、第２、第３、第４の活性領域１０、１１、１２、１３に露出した半導体基板２０のシリコン表面を酸化することにより、犠牲酸化膜３７を形成する。

第１、第２のゲートパターン１５、１６の両側の半導体基板２０の表層部に、ソース及びドレインのエクステンション領域３８を形成するためのイオン注入を行う。さらに、第３、第４のゲートパターン１７、１８の両側の半導体基板２０の表層部に、ソース及びドレインのエクステンション領域３９を形成するためのイオン注入を行う。

第１の活性領域１０内のエクステンション領域３８にはリンが注入される。注入条件は、例えば加速エネルギ９０ｋｅＶ、ドーズ量２．５×１０^１２ｃｍ^−２である。第２の活性領域１１内のエクステンション領域３８にもリンが注入される。注入条件は、例えば加速エネルギ６０ｋｅＶ、ドーズ量３．０×１０^１３ｃｍ^−２である。第３の活性領域１２内のエクステンション領域３９にはボロンが注入される。注入条件は、例えば加速エネルギ３５ｋｅＶ、ドーズ量３．０×１０^１２ｃｍ^−２である。第４の活性領域１３内のエクステンション領域３９にはＢＦ_２が注入される。注入条件は、例えば加速エネルギ６０ｋｅＶ、ドーズ量１．５×１０^１３ｃｍ^−２である。

図１Ｂに示すように、第１、第２、第３、第４のゲートパターン１５、１６、１７、１８の側面に、それぞれサイドウォールスペーサ１５ｄ、１６ｄ、１７ｄ、１８ｄを形成する。

第１のゲートパターン１５とサイドウォールスペーサ１５ｄ、及び第２のゲートパターン１６とサイドウォールスペーサ１６ｄをマスクとして、半導体基板２０の表層部に不純物、例えばリンを注入する。これにより、第１のゲートパターン１５の一方の側にソース４０Ｓが形成され、他方の側にドレイン４０Ｄが形成される。さらに、第２のゲートパターン１６の一方の側にソース４１Ｓが形成され、他方の側にドレイン４１Ｄが形成される。注入条件は、例えば、加速エネルギ７０ｋｅＶ、ドーズ量４×１０^１５ｃｍ^−２である。

第３のゲートパターン１７とサイドウォールスペーサ１７ｄ、及び第４のゲートパターン１８とサイドウォールスペーサ１８ｄとをマスクとして、半導体基板２０の表層部に不純物、例えばボロンを注入する。これにより、第３のゲートパターン１２の一方の側にソース４２Ｓが形成され、他方の側にドレイン４２Ｄが形成される。さらに、第４のゲートパターン１３の一方の側にソース４３Ｓが形成され、他方の側にドレイン４３Ｄが形成される。注入条件は、例えば、加速エネルギ６０ｋｅＶ、ドーズ量３．５×１０^１５ｃｍ^−２である。

図１１Ａ及び図１１Ｂに、それぞれ図１Ａの一点鎖線２Ａ−２Ａ、及び２Ｂ−２Ｂにおける断面図を示す。第１の隙間２６内の半導体膜３５とゲート電極１５ｂとは、図６Ａ及び図６Ｂに示した半導体膜３５の堆積工程で形成される。このため、第１の隙間２６内の半導体膜３５はゲート電極１５ｂに連続し、両者は同一の半導体材料で形成される。ただし、ソース及びドレインへのイオン注入時に、ゲート電極１５ｂにｎ型不純物が注入されるため、ゲート電極１５ｂはｎ型になる。注入されるイオンは、第１の隙間２６内の半導体膜３５までは届かないため、第１の隙間２６内の半導体膜３５はノンドープの状態である。このため、第１の隙間２６内の半導体膜３５はゲート電極１５ｂよりも高抵抗である。同様に、ゲート電極１６ｂはｎ型になり、ゲート電極１７ｂ、１８ｂはｐ型になる。また、第２、第３、第４の隙間２７、２８、２９内の半導体膜３５は、ゲート電極１６ｂ、１７ｂ、１８ｂよりも高抵抗である。

上記実施例においては、バーズビークに起因して寄生トランジスタが発生していた領域に、第１、第２、第３、第４の隙間２６、２７、２８、２９が形成され、その内部が高抵抗の半導体膜３５で埋め込まれている。このため、寄生トランジスタの発生を抑制することができる。このため、寄生トランジスタの発生を防止するためのチャネルカット注入を行う必要はない。これにより、工程数の削減を図ることができる。

従来の構造では、図４Ａ及び図４Ｂの工程で、第２、第４の活性領域１１、１３の周囲のバーズビークがエッチングされて薄くなり（膜減りが生じ）、寄生トランジスタが発生しやすくなる。上記実施例による方法では、第２、第４の隙間２７、２９内の高抵抗の半導体膜３５に膜減りが生ずることはない。このため、寄生トランジスタの発生の抑制効果が減殺されることはない。

寄生トランジスタ発生を抑制する十分な効果を得るために第１、第２、第３、第４の隙間２６、２７、２８、２９の厚さを２０〜４０ｎｍとし、素子分離絶縁膜２１の縁から横方向に入り込んだ深さを４００〜６００ｎｍとすることが好ましい。

上記実施例では、１枚の半導体基板２０の上に、ＮＭＯＦＥＴとＰＭＯＳＦＥＴとを形成したが、一方の導電型チャネルのＭＯＳＦＥＴのみを形成してもよい。また、ゲート酸化膜が相対的に厚いＭＯＳＦＥＴ５５、５７と、ゲート酸化膜が相対的に薄いＭＯＳＦＥＴ５６、５８とを形成したが、全てのＭＯＳＦＥＴのゲート酸化膜の厚さを等しくしてもよい。この場合には、図３Ａ及び図３Ｂに示した第１の酸化膜２５を形成した後、直ちに、図５Ａ及び図５Ｂに示した第２の酸化膜３２を形成すればよい。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

以上の実施例を含む実施形態に関し、更に以下の付記を開示する。

（付記１）
半導体基板の表面に形成され、活性領域を画定する素子分離絶縁膜と、
前記活性領域の外周線から、前記素子分離絶縁膜と前記半導体基板との界面に沿って形成された隙間と、
前記半導体基板の上に形成され、前記活性領域と交差し、両端が前記素子分離絶縁膜の上まで延在するゲートパターンであって、前記活性領域上においては、第１の酸化膜と、該第１の酸化膜の上に配置されたゲート電極とを含み、前記ゲート電極が前記素子分離絶縁膜の上まで延在する前記ゲートパターンと、
前記隙間内の前記半導体基板の表面に形成され、前記第１の酸化膜に連続する第２の酸化膜と、
前記隙間を埋め込み、前記ゲート電極に連続する半導体部材と
を有する半導体素子。

（付記２）
前記半導体部材と前記ゲート電極とは同一の半導体材料で形成されており、前記半導体部材の抵抗率が、前記ゲート電極の抵抗率よりも高い付記１に記載の半導体素子。

（付記３）
前記第２の酸化膜が前記第１の酸化膜よりも薄い付記１または２に記載の半導体素子。

（付記４）
半導体基板の表面に素子分離絶縁膜を形成することにより、第１導電型の表層部を有する第１の活性領域を画定する工程と、
前記第１の活性領域の表面に第１の酸化膜が形成されるとともに、前記第１の活性領域の外周線から、前記素子分離絶縁膜と前記半導体基板との界面に沿って、第１の隙間が形成される条件で第１の酸化処理を行う工程と、
前記第１の隙間内に露出している前記半導体基板の表面に第２の酸化膜が形成される条件で第２の酸化処理を行う工程と、
前記第１の酸化膜及び前記素子分離絶縁膜の上、及び前記第１の隙間の内部に、半導体膜を形成する工程と、
前記半導体膜をパターニングすることにより、前記第１の活性領域と交差し、両端が前記素子分離絶縁膜の上まで延在する第１のゲートパターンを形成する工程と、
前記第１のゲートパターンの両側の、前記半導体基板の表層部に、前記第１導電型とは反対の第２導電型の不純物を注入することによって、第１のソース及び第１のドレインを形成する工程と
を有する半導体素子の製造方法。

（付記５）
前記第１のソース及び前記第１のドレインを形成する工程において、前記第１のゲートパターンの前記半導体膜のうち、前記第１の隙間内の部分には、前記不純物が到達しない条件で、前記不純物を注入する付記４に記載の半導体素子の製造方法。

（付記６）
前記素子分離絶縁膜を形成する工程において、前記第１の活性領域の他に、第２の活性領域を画定し、
前記第１の酸化処理において、前記第２の活性領域の表面にも前記第１の酸化膜が形成され、前記第２の活性領域の外周線から、前記素子分離絶縁膜と前記半導体基板との界面に沿って、第２の隙間が形成され、
前記第１の酸化処理の後、前記第２の酸化処理の前に、前記第２の活性領域の表面の前記第１の酸化膜を除去し、
前記第２の酸化処理において、前記第２の活性領域の表面、及び前記第２の隙間内に露出している前記半導体基板の表面にも、前記第１の酸化膜よりも薄い前記第２の酸化膜が形成され、
前記半導体膜を形成する工程において、前記第２の酸化膜の上、及び前記第２の隙間内にも前記半導体膜が形成され、
前記第１のゲートパターンを形成する工程において、前記第２の活性領域と交差し、両端が前記素子分離絶縁膜の上まで延在する第２のゲートパターンをも形成し、
前記第１のソース及び前記第１のドレインを形成する工程において、前記第２のゲートパターンの両側の、前記半導体基板の表層部に、第２のソース及び第２のドレインを形成する付記４または５に記載の半導体素子の製造方法。

（付記７）
前記素子分離絶縁膜は、シリコン局所酸化法により形成される付記４乃至６のいずれか１項に記載の半導体素子の製造方法。

１０ 第１の活性領域
１１ 第２の活性領域
１２ 第３の活性領域
１４ 第４の活性領域
１５ 第１のゲートパターン
１６ 第２のゲートパターン
１７ 第３のゲートパターン
１８ 第４のゲートパターン
２０ 半導体基板
２１ 素子分離絶縁膜
２５ 第１の酸化膜
２６ 隙間
３０ レジストパターン
３２ 第２の酸化膜
３５ 半導体膜
３６ 高融点金属シリサイド膜
３７ 犠牲酸化膜
３８、３９ エクステンション領域
４０Ｓ、４１Ｓ、４２Ｓ、４３Ｓ ソース
４０Ｄ、４１Ｄ、４２Ｄ、４３Ｄ ドレイン
５１、５２、５３ ウェル
５５、５６ ＮＭＯＳＦＥＴ
５７、５８ ＰＭＯＳＦＥＴ

Claims (5)

1. 半導体基板の表面に形成され、活性領域を画定する素子分離絶縁膜と、
   前記活性領域の外周線から、前記素子分離絶縁膜と前記半導体基板との界面に沿って形成された隙間と、
   前記半導体基板の上に形成され、前記活性領域と交差し、両端が前記素子分離絶縁膜の上まで延在するゲートパターンであって、前記活性領域上においては、第１の酸化膜と、該第１の酸化膜の上に配置されたゲート電極とを含み、前記ゲート電極が前記素子分離絶縁膜の上まで延在する前記ゲートパターンと、
   前記隙間内の前記半導体基板の表面に形成され、前記第１の酸化膜に連続する第２の酸化膜と、
   前記隙間を埋め込み、前記ゲート電極に連続する半導体部材と
   を有する半導体素子。
2. 前記半導体部材と前記ゲート電極とは同一の半導体材料で形成されており、前記半導体部材の抵抗率が、前記ゲート電極の抵抗率よりも高い請求項１に記載の半導体素子。
3. 半導体基板の表面に素子分離絶縁膜を形成することにより、第１導電型の表層部を有する第１の活性領域を画定する工程と、
   前記第１の活性領域の表面に第１の酸化膜が形成されるとともに、前記第１の活性領域の外周線から、前記素子分離絶縁膜と前記半導体基板との界面に沿って、第１の隙間が形成される条件で第１の酸化処理を行う工程と、
   前記第１の隙間内に露出している前記半導体基板の表面に第２の酸化膜が形成される条件で第２の酸化処理を行う工程と、
   前記第１の酸化膜及び前記素子分離絶縁膜の上、及び前記第１の隙間の内部に、半導体膜を形成する工程と、
   前記半導体膜をパターニングすることにより、前記第１の活性領域と交差し、両端が前記素子分離絶縁膜の上まで延在する第１のゲートパターンを形成する工程と、
   前記第１のゲートパターンの両側の、前記半導体基板の表層部に、前記第１導電型とは反対の第２導電型の不純物を注入することによって、第１のソース及び第１のドレインを形成する工程と
   を有する半導体素子の製造方法。
4. 前記第１のソース及び前記第１のドレインを形成する工程において、前記第１のゲートパターンの前記半導体膜のうち、前記第１の隙間内の部分には、前記不純物が到達しない条件で、前記不純物を注入する請求項３に記載の半導体素子の製造方法。
5. 前記素子分離絶縁膜を形成する工程において、前記第１の活性領域の他に、第２の活性領域を画定し、
   前記第１の酸化処理において、前記第２の活性領域の表面にも前記第１の酸化膜が形成され、前記第２の活性領域の外周線から、前記素子分離絶縁膜と前記半導体基板との界面に沿って、第２の隙間が形成され、
   前記第１の酸化処理の後、前記第２の酸化処理の前に、前記第２の活性領域の表面の前記第１の酸化膜を除去し、
   前記第２の酸化処理において、前記第２の活性領域の表面、及び前記第２の隙間内に露出している前記半導体基板の表面にも、前記第１の酸化膜よりも薄い前記第２の酸化膜が形成され、
   前記半導体膜を形成する工程において、前記第２の酸化膜の上、及び前記第２の隙間内にも前記半導体膜が形成され、
   前記第１のゲートパターンを形成する工程において、前記第２の活性領域と交差し、両端が前記素子分離絶縁膜の上まで延在する第２のゲートパターンをも形成し、
   前記第１のソース及び前記第１のドレインを形成する工程において、前記第２のゲートパターンの両側の、前記半導体基板の表層部に、第２のソース及び第２のドレインを形成する請求項３または４に記載の半導体素子の製造方法。