KR20090047681A - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 유효 소자분리막 높이(Effective FOX Height, EFH)를 향상시킬 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것으로, 이를 위한 본 발명의 반도체 소자의 소자분리막 형성방법은, 기판에 트렌치를 형성하는 단계; 상기 트렌치를 매립하고, 나머지는 상기 기판 위로 돌출된 소자분리막을 형성하는 단계 및 상기 기판 위로 돌출된 소자분리막의 측벽에 식각방지막을 형성하는 단계를 포함하고 있으며, 본 발명에 따르면, 하드마스크패턴 제거 및 세정공정시 소자분리막의 측벽 손실을 억제하여 EFH를 증가시킬 수 있는 효과가 있다.
소자분리막, EFH, 식각방지막

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FABRICATING ISOLATION LAYER IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 제조기술에 관한 것으로, 더욱 상세하게는 유효 소자분리막 높이(Effective FOX Height, EFH)를 향상시킬 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
전통적인 소자분리공정인 국부산화(LOCOS)공정은 근본적으로 버즈빅(Bird`s beak)으로부터 자유로울 수 없으며, 버즈빅에 의한 활성영역의 감소로 인하여 고집적 반도체 소자에 적용하기 어렵게 되었다.
한편, 트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드산화막의 열화와 같은 공정의 불안정 요인을 근본적으로 해결할 수 있고, 활성영역 확보에 유리한 소자분리공정으로 부각되고 있으며, 현재는 물론 향후 기가 디램급 이상의 초고집적 반도체 소자 제조 공정까지 적용이 유망한 기술이다.
도 1a는 종래기술에 따라 정상적으로 형성된 반도체 소자의 소자분리막을 나타낸 전자주사현미경의 단면이미지이고, 도 1b는 종래기술에 따라 비정상적으로 형성된 반도체 소자의 소자분리막을 도시한 단면도이다.
도 1a를 참조하면, 종래기술에 따른 소자분리막은 기판(11)상에 패드산화막(14) 및 패드질화막이 적층된 하드마스크패턴을 형성한 후, 하드마스크패턴을 식각장벽(etch barrier)으로 기판(11)을 식각하여 트렌치(12)를 형성한다. 그 다음, 트렌치(12) 표면에 측벽산화막, 라이너질화막 및 라이너산화막을 순차적으로 형성한 후, 트랜치(12) 내부에 소자분리막용 절연막을 갭필(gap fill)한다. 그 다음, 패드질화막을 연마정지막으로 화학적기계적연마(Chemical-Mechanical Polishing, CMP)공정을 통해서 소자분리막용 절연막을 평탄화한 후, 패드질화막을 제거하여 소자분리막(15)을 형성한다. 이때, 일반적으로 80nm급 반도체 소자에서는 기판(11) 위로 돌출된 소자분리막(15)의 높이 즉, 유효 소자분리막 높이(이하, EFH)는 300Å ~ 600Å 범위를 가지며, 후속 패드산화막(14) 제거 및 세정공정으로 인하여 소자분리막의 일부가 손실되면서 EFH가 감소하여 1Å ~ 100Å 범위를 가지게 된다.
도 1b를 참조하면, 반도체 소자의 고집적화됨에 따라 트렌치(12)의 폭이 좁아지면서, 패드질화막 및 패드산화막 제거공정 및 세정공정시 기판(11) 위로 돌출된 소자분리막(15)의 측벽 손실이 증가하면서 EFH가 더욱 감소하게 된다. 특히, 종래에는 소자분리막(15)을 고밀도플라즈마산화막과 같은 산화막으로 형성하기 때문에 패드산화막 제거공정시, 활성영역(13)의 기판(11) 상부면보다 소자분리막(15)의 상부면이 더 낮게 형성되는 현상이 발생한다.
이러한 EFH의 감소는 활성영역(13)과 소자분리막(15)의 경계면에서 측벽산화막 및 라이너질화막의 손실에 따른 모트(moat)를 더욱 심화시키고, 활성영역에 형성된 게이트패턴과 인접하는 소자분리막 상에 형성된 게이트패턴 사이의 물리적인 거리를 감소시켜 패싱게이트효과(passing gate effect)를 심화시킴으로써, 반도체 소자의 전기적인 특성을 열화시키는 문제점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 소자분리막의 EFH가 감소하는 것을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 소자의 소자분리막 형성방법은 기판에 트렌치를 형성하는 단계; 상기 트렌치를 매립하고, 나머지는 상기 기판 위로 돌출된 소자분리막을 형성하는 단계 및 상기 기판 위로 돌출된 소자분리막의 측벽에 식각방지막을 형성하는 단계를 포함한다. 또한, 상기 식각방지막을 형성하기 전에 상기 소자분리막의 경도를 증가시키기 위한 열처리 단계를 더 포함할 수 있다.
이때, 상기 소자분리막은 산화막으로 형성할 수 있으며, 상기 식각방지막은 산화막 또는 질화막으로 형성할 수 있다. 여기서, 상기 산화막은 고밀도플라즈마(High Density Plsma, HDP)산화막, O3-TEOS(O3-Tetra Ethyle Ortho Silicate) 또는 스핀온절연막(Spin On Dielectric, SOD) 중 어느 하나로 형성할 수 있다.
상기 식각방지막을 산화막으로 형성하는 경우, 20Å ~ 500Å 범위의 두께를 갖도록 형성할 수 있으며, 상기 식각방지막을 질화막으로 형성하는 경우, 10Å ~ 200Å 범위의 두께를 갖도록 형성할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 반도체 소자의 소자분리막 형성방법은, 기판상에 하드마스크패턴 예컨대, 패드산화막과 패드질화막이 적층된 적층패턴을 형성하는 단계; 상기 하드마스크패턴을 식각장벽으로 상기 기판을 식각하여 소자분리를 위한 트렌치를 형성하는 단계; 상기 트렌치를 매립하도록 절연막을 형성하는 단계; 상기 하드마스크패턴이 노출되도록 상기 절연막을 평탄화하여 소자분리막을 형성하는 단계; 상기 하드마스크패턴을 제거하여 상기 소자분리막의 일부를 상기 기판 위로 돌출시키는 단계 및 상기 기판 위로 돌출된 상기 소자분리막의 측벽에 식각방지막을 형성하는 단계를 포함한다.
이때, 상기 소자분리막은 산화막으로 형성할 수 있으며, 상기 식각방지막은 산화막 또는 질화막으로 형성할 수 있다. 여기서, 상기 산화막은 고밀도플라즈마(High Density Plsma, HDP)산화막, O3-TEOS(O3-Tetra Ethyle Ortho Silicate) 또는 스핀온절연막(Spin On Dielectric, SOD) 중 어느 하나로 형성할 수 있다.
상기 식각방지막을 산화막으로 형성하는 경우, 20Å ~ 500Å 범위의 두께를 갖도록 형성할 수 있으며, 상기 식각방지막을 질화막으로 형성하는 경우, 10Å ~ 200Å 범위의 두께를 갖도록 형성할 수 있다.
또한, 본 발명은 상기 트렌치를 매립하도록 절연막을 형성하는 단계를 실시한 후, 상기 절연막을 베이킹 처리하는 단계 및 상기 절연막을 큐어링 처리하는 단계를 더 포함할 수 있다. 이때, 상기 절연막을 베이킹 처리하는 단계와 상기 절연 막을 큐어링 처리하는 단계는 산소 및 수소를 포함하는 가스를 이용하여 실시할 수 있다.
상기 절연막을 베이킹 처리하는 단계는, H2/O2, H2O2 및 H2O로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 혼합된 가스를 이용하여 250℃ ~ 450℃ 범위의 온도에서 20분 ~ 120분 동안 실시할 수 있다.
상기 절연막을 큐어링 처리하는 단계는, H2O, H2SO4 및 H2O2으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 조합된 혼합용액을 이용하여 70℃ ~ 150℃ 범위의 온도에서 3분 ~ 60분 동안 실시할 수 있으며, 스프레이 방식을 사용하여 실시할 수 있다.
또한, 본 발명은 상기 소자분리막의 일부를 상기 기판 위로 돌출시키는 단계를 실시한 후, 상기 절연막의 경도를 증가시키기 위하여 열처리하는 단계를 더 포함할 수 있다. 이때, 상기 열처리하는 단계는, O2 또는 N2 가스를 이용하여 400℃ ~ 950℃ 범위의 온도에서 10분 ~ 100분 동안 실시할 수 있다.
본 발명은 기판 위로 돌출된 소자분리막의 측벽에 식각방지막을 형성함으로써, 하드마스크패턴 제거 및 세정공정시 노출된 소자분리막의 측벽 손실을 억제하여 EFH를 증가시킬 수 있는 효과가 있다. 또한, 식각방지막으로 인하여 모트가 형성되는 것을 억제할 수 있는 효과도 있다.
또한, 본 발명은 EFH를 증가시킴으로써, 패싱게이트효과를 감소시킬 수 있는 효과가 있다. 또한, 활성영역의 기판상에 즉, 기판 위로 돌출된 소자분리막 사이를 에피택셜층으로 매립한 후, 리세스게이트를 갖는 반도체 소자를 형성하는 경우, EFH가 증가된 만큼 반도체 소자의 채널길이를 증가시킬 수 있으며, 이를 통하여 반도체 소자의 전기적인 특성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 베이킹처리 및 큐어링처리를 통하여 소자분리막내 불순물제거 및 경도를 증가시킴으로써, 하드마스크패턴을 제거 및 세정공정시 EFH가 감소하는 것을 보다 효과적으로 방지할 수 있다.
또한, 본 발명은 열처리를 통하여 기판 위로 돌출되는 소자분리막의 경도를 더욱 증가시킴으로써, 하드마스크패턴 제거 및 세정공정시 EFH가 감소하는 것을 더욱 더 효과적으로 방지할 수 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명의 실시예에서는 패드산화막 제거공정 및 세정공정시 발생하는 소자분리막의 손실 특히, 노출된 소자분리막의 측벽 손실로 인하여 EFH가 감소하는 현상을 방지할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것으로, 본 발명의 소자분리막은 산화막 예컨대, 고밀도플라즈마(High Density Plsma, HDP) 산화막, O3-TEOS(O3-Tetra Ethyle Ortho Silicate) 또는 스핀온절연막(Spin On Dielectric, SOD) 중 어느 하나를 사용하여 형성할 수 있으며, 이들 중에서 후술한 실시예에서는 스핀온절연막을 사용하여 소자분리막을 형성하는 방법에 대하여 설명하고자 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 도시한 공정단면도이다.
도 2a에 도시된 바와 같이, 기판(21) 상에 패드산화막(24A) 및 패드질화막(24B)이 적층된 하드마스크패턴(24)을 형성한 후, 하드마스크패턴(24)을 식각장벽으로 기판(21)을 식각하여 소자분리를 위한 트렌치(22)를 형성한다. 이때, 패드질화막(24B)은 소자분리막의 유효 높이 즉, EFH가 200Å ~ 600Å 범위의 높이를 갖도록 300Å ~ 700Å 범위의 두께로 형성할 수 있다.
또한, 트렌치(22)는 후속 소자분리막용 절연막(27)의 갭필공정시 보이드(void) 또는 심(seam)이 형성되는 것을 방지하고, 소자분리막용 절연막(27)의 갭필특성을 향상시키기 위하여 둔각을 갖도록 형성할 수 있다.
또한, 트렌치(22)는 건식식각공정 예컨대, 반응성 이온 에칭(Reactive Ion Etch, RIE)공정을 통하여 형성할 수 있다.
여기서, 기판(21)에 트렌치(22)가 형성된 영역 이외의 영역이 활성영역(23)으로 정의된다.
다음으로, 트렌치(22)의 표면 즉, 측벽 및 바닥면에 측벽산화막(25)을 형성 한다. 이때, 측벽산화막(25)은 트렌치(22)의 형성과정에서 발생한 트렌치(22) 표면의 손상을 큐어링하기 위한 것으로 건식산화법, 습식산화법 및 라디칼(radical) 산화법으로 이루어진 그룹으로부터 선택된 어느 한 방법을 사용하여 50Å ~ 160Å 범위의 두께를 갖도록 실리콘산화막(SiO2)으로 형성할 수 있다.
다음으로, 측벽산화막(25)을 포함하는 결과물 전면에 라이너질화막(26)을 형성한다. 이때, 라이너질화막(26)은 측벽산화막(25)의 추가산화 및 후속 소자분리막용 절연막(27) 갭필공정시 측벽산화막(25)이 손상되는 것을 방지하기 위한 것으로 30Å ~ 200Å 범위의 두께를 갖도록 실리콘질화막(Si3N4)으로 형성할 수 있다.
다음으로, 라이너질화막(26) 상에 라이너산화막(미도시)을 형성한다. 이때, 라이너산화막은 라이너질화막(26)과 소자분리막용 절연막 사이의 응력(stress)차이를 완화시키기 위한 것으로 SiH4 또는 디클로로실란(dichlorosilane, DCS) 가스를 소스가스로 저압화학기상증착법(Low Pressure Chemical Vapor Deposition, LPCVD)을 사용하여 형성할 수 있다.
다음으로, 트렌치(22) 내부를 매립하도록 기판(21) 전면에 소자분리막용 절연막을 형성한다. 이때, 소자분리막용 절연막은 산화막 예컨대, 캡필특성이 우수한 스핀온절연막(Spin On Dielectric, SOD, 27)으로 형성할 수 있다. 스핀온절연막(27)은 폴리실라잔(polysilazane)이 함유된 스핀온절연막(27)으로 형성할 수 있다.
여기서, 폴리실라잔은 -(SiH2NH)n-의 일반식(n은 양의 정수)으로 표현할 수 있으며, 폴리실라잔을 포함하는 스핀온절연막은 Si-H결합(bond), Si-N결합 및 N-H결합으로 구성되어 있다.
한편, 소자분리막용 절연막으로 스핀온절연막(27) 대신에 고밀도플라즈마(High Density Plsma, HDP)산화막 또는 O3-TEOS(O3-Tetra Ethyle Ortho Silicate)를 사용할 수도 있다.
다음으로, 스핀온절연막(27)을 베이킹(baking) 처리한다. 이때, 베이킹 처리는 스핀온절연막(27)을 구성하는 Si-H 결합, Si-N 결합 및 N-H 결합은 Si-O 결합으로 치환하여 스핀온절연막(27)을 실리콘산화막으로 변환시키기 위한 것으로, 산소(O) 및 수소(H)를 포함하는 가스를 이용하여 실시할 수 있다.
구체적으로, 베이킹 처리는 H2/O2, H2O2 및 H2O로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 혼합된 가스를 이용하여 250℃ ~ 450℃ 범위의 온도에서 20분 ~ 120분 동안 실시할 수 있다. 이때, 베이킹 처리를 통하여 스핀온절연막(27)을 구성하는 Si-H 결합, Si-N 결합 및 N-H 결합의 대부분을 Si-O 결합으로 치환시킬 수 있으며, 베이킹 처리과정에서 Si-O 결합으로 치환되지 않고 막내에 잔류하는 Si-H 결합, Si-N 결합, N-H 결합 또는 실리콘댕글링본드(Si dangling bond)는 불순물로 작용하여 막질을 저하시킬 우려가 있다.
다음으로, 스핀온절연막(27)을 큐어링 처리한다. 이때, 큐어링 처리는 스핀온절연막(27) 내부의 불순물 제거 및 막질을 향상시키기 위한 것으로, 산소(O) 및 수소(H)를 포함하는 가스를 이용하여 실시할 수 있다.
구체적으로, 큐어링 처리는 스프레이 방식을 사용하여 실시할 수 있으며, H2O, H2SO4 및 H2O2으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 조합된 혼합용액을 이용하여 70℃ ~ 150℃ 범위의 온도에서 3분 ~ 60분 동안 실시할 수 있다. 이때, 큐어링 처리를 통하여 스핀온절연막(27) 내부에 존재하는 불순물 예컨대, Si-H 결합, Si-N 결합, N-H 결합 또는 실리콘댕글링본드를 Si-O 결합으로 치환하여 막내 불순물을 제거하여 스핀온절연막의 막질 특히, 경도를 증가시킬 수 있다.
도 2b에 도시된 바와 같이, 패드질화막(24B)이 노출되도록 스핀온절연막(27)을 평탄화하여 소자분리막(27A)을 형성한다. 이때, 평탄화는 화학적기계적연막법(CMP) 또는 에치백(etch back)공정을 사용하여 실시할 수 있으며, 패드질화막(24B)은 연마정지막으로 작용한다.
여기서, 평탄화공정시 패드질화막(24B) 상에 소자분리막용 절연막 즉, 스핀온절연막(27)이 잔류하는 것을 방지하기 위하여 스핀온절연막(27)을 과도연마(over Polishing)할 수 있다. 이로 인하여 패드질화막(24B)의 일부 예컨대, 2Å ~ 100Å 범위의 두께가 스핀온절연막(27)과 함께 제거될 수 있다.
다음으로, 패드질화막(24B)을 제거하여 소자분리막(27A)의 일부를 기판 위로 돌출시킨다. 이때, 기판(21) 위로 돌출된 소자분리막(27A)의 높이를 유효 소자분리막 높이 즉, EFH라고 한다.
여기서, 패드질화막(24B)은 인산(H3PO4)용액을 이용하여 3분 ~ 30분 동안 습 식식각을 실시하여 제거할 수 있다.
다음으로, 소자분리막의(27A)의 경도를 더욱 증가시키기 위하여 열처리를 실시한다. 이때, 열처리는 O2 또는 N2 가스를 이용하여 400℃ ~ 950℃ 범위의 온도에서 10분 ~ 100분 동안 실시할 수 있다.
여기서, 열처리는 기판(21) 위로 돌출된 소자분리막(27A)의 경도를 트렌치(22) 내부에 매립된 소자분리막(27A)의 경도에 비하여 더욱 증가시킬 수 있다. 보다 구체적으로, 소자분리막(27A)의 경도가 증가되는 원리는 외부에서 인가되는 에너지 예컨대, 열에너지에 의하여 소자분리막(27A)이 수축되면서 즉, 소자분리막(27A)의 치밀도가 증가하면서 경도가 증가하게 된다. 이때, 트렌치(22) 내부에 매립된 소자분리막(27A)의 경우, 열에너지에 의하여 소자분리막(27A)이 수축하려는 힘에 대하여 소자분리막(27A)과 기판(21)과의 상호결합이 반발력으로 작용하기 때문에 소자분리막(27A)이 수축하는데 한계가 있다. 이에 비하여 기판(21) 위로 돌출된 소자분리막(27A)은 열에너지에 의하여 소자분리막(27A)이 수축하려는 힘에 대한 반발력으로 작용할 수 있는 요소가 없기 때문에 트렌치(22)에 매립된 소자분리막(27A)에 비하여 기판 위로 돌출된 소자분리막(27A)의 경도를 더욱 증가시킬 수 있다. 이를 통하여 후속 하드마스크패턴(24) 특히, 패드산화막(24A) 제거공정 및 세정공정시 노출된 소자분리막(27A)의 손실 특히, 소자분리막(27A)의 측벽손실을 억제할 수 있다.
도 2c에 도시된 바와 같이, 소자분리막(27A)을 포함하는 기판(21) 전면에 식 각방지막용 절연막을 형성한다. 이때, 식각방지막용 절연막은 SiH4 또는 디클로로실란 가스를 이용하여 산화막 예컨대, 실리콘산화막 또는 질화막 예컨대, 실리콘질화막으로 형성할 수 있다.
다음으로, 전면식각공정을 통하여 기판(21) 위로 돌출된 소자분리막(27A)의 측벽에 식각방지막(28)을 형성한다. 이때, 식각방지막(28)을 질화막으로 형성하는 경우, 10Å ~ 200Å 범위의 두께를 갖도록 형성할 수 있으며, 식각방지막(28)을 산화막으로 형성하는 경우, 후속 패드산화막(24A) 제거시 식각방지막(28)의 식각마진을 확보하기 위하여 20Å ~ 500Å 범위의 두께를 갖도록 형성할 수 있다. 바람직하게는 식각방지막(28)을 산화막으로 형성하는 것이 좋으며, 이는 산화막으로 형성된 소자분리막(27A)과 식각방지막(28) 사이의 계면특성을 향상시켜 반도체 소자의 전기적인 특성을 보다 향상시킬 수 있기 때문이다.
여기서, 전면식각공정시 패드산화막(24A) 상에 식각방지막용 절연막이 잔류하는 것을 방지하기 위하여 패드산화막의 일부 예컨대, 5Å ~ 150Å 범위의 두께가 식각되는 타겟으로 과도식각(over etch)을 실시할 수 있다.
다음으로, 패드산화막(24A)을 제거한 후, 잔류물 제거 및 게이트절연막을 형성하기 위한 세정공정을 실시한다. 이때, 기판(21) 위로 돌출된 소자분리막(27A)의 측벽에 형성된 식각방지막(28)으로 인하여 패드산화막(24A) 제거공정 및 세정공정시 소자분리막(27A)의 측벽 손실에 따른 EFH 감소를 보다 효과적으로 방지할 수 있다.
이와 같이, 본 발명은 기판(21) 위로 돌출된 소자분리막(27A)의 측벽에 식각방지막(28)을 형성함으로써, 하드마스크패턴(24) 제거공정 및 세정공정시 소자분리막(27A)의 측벽이 손실되는 것을 방지하여 EFH를 증가시킬 수 있는 효과가 있다. 이를 통하여 모트가 형성되는 것을 억제할 수 있으며, 활성영역(23)에 형성되는 게이트패턴과 인접하는 소자분리막 상에 형성되는 게이트패턴 사이의 물리적인 거리를 증가시켜 패싱게이트효과를 감소시킬 수 있는 효과가 있다.
또한, 본 발명은 베이킹 처리 및 큐어링 처리를 통하여 소자분리막(27A)내 불순물제거 및 경도를 증가시킴으로써, 패드산화막 제거공정 및 세정공정시 EFH가 감소하는 것을 보다 효과적으로 방지할 수 있다.
또한, 본 발명은 2차열처리를 통하여 기판(21) 위로 돌출된 소자분리막(27A)의 경도를 더욱 증가시킴으로써, 하드마스크패턴(24) 제거 및 세정공정시 EFH가 감소하는 것을 더욱 더 효과적으로 방지할 수 있다.
또한, 본 발명은 소자분리막을 필요로 하는 다양한 반도체 소자에 적용할 수 있다. 예를 들어, 리세스게이트를 갖는 반도체 소자에 적용할 경우, 채널길이를 증가시켜 반도체 소자의 전기적인 특성을 향상시킬 수 있다. 보다 구체적으로, 활성영역의 기판 상에 즉, 기판 위로 돌출된 소자분리막 사이영역에 선택적 에피택셜 성장법(SEG)을 통하여 에피택셜층으로 매립한 후, 리세스게이트를 갖는 반도체 소자를 형성하면, EFH가 증가한 만큼 반도체 소자의 채널길이를 증가시킬 수 있으며, 이를 통하여 반도체 소자의 전기적인 특성을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a는 종래기술에 따른 정상적으로 형성된 반도체 소자의 소자분리막을 나타낸 전자주사현미경 이미지.
도 1b는 종래기술에 따른 비정상적으로 형성된 반도체 소자의 소자분리막을 나타낸 전자주사현미경 이미지.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 도시한 공정단면도.
*도면 주요 부분에 대한 부호 설명*
21 : 기판 22 : 트렌치
23 : 활성영역 24A : 패드산화막
24B : 패드질화막 24 : 하드마스크패턴
25 : 측벽산화막 26 : 라이너질화막
27 : 소자분리막용 절연막 27A : 소자분리막
28 : 식각방지막

Claims (22)

  1. 기판에 트렌치를 형성하는 단계;
    상기 트렌치를 매립하고, 나머지는 상기 기판 위로 돌출된 소자분리막을 형성하는 단계; 및
    상기 기판 위로 돌출된 소자분리막의 측벽에 식각방지막을 형성하는 단계
    를 포함하는 반도체 소자의 소자분리막 형성방법.
  2. 제1항에 있어서,
    상기 식각방지막을 형성하기 전에 상기 소자분리막의 경도를 증가시키기 위한 열처리 단계를 더 포함하는 반도체 소자의 소자분리막 형성방법.
  3. 제1항에 있어서,
    상기 소자분리막 및 상기 식각방지막은 산화막을 포함하는 반도체 소자의 소자분리막 형성방법.
  4. 제1항에 있어서,
    상기 소자분리막은 산화막을 포함하고, 상기 식각방지막은 질화막을 포함하는 반도체 소자의 소자분리막 형성방법.
  5. 제3항 또는 제4항에 있어서,
    상기 산화막은 고밀도플라즈마(High Density Plsma, HDP)산화막, O3-TEOS(O3-Tetra Ethyle Ortho Silicate) 또는 스핀온절연막(Spin On Dielectric, SOD) 중 어느 하나를 포함하는 반도체 소자의 소자분리막 형성방법.
  6. 제3항에 있어서,
    상기 식각방지막은 20Å ~ 500Å 범위의 두께를 갖도록 형성하는 반도체 소자의 소자분리막 형성방법.
  7. 제4항에 있어서,
    상기 식각방지막은 10Å ~ 200Å 범위의 두께를 갖도록 형성하는 반도체 소자의 소자분리막 형성방법.
  8. 기판상에 하드마스크패턴을 형성하는 단계;
    상기 하드마스크패턴을 식각장벽으로 상기 기판을 식각하여 소자분리를 위한 트렌치를 형성하는 단계;
    상기 트렌치를 매립하도록 절연막을 형성하는 단계;
    상기 하드마스크패턴이 노출되도록 상기 절연막을 평탄화하여 소자분리막을 형성하는 단계;
    상기 하드마스크패턴을 제거하여 상기 소자분리막의 일부를 상기 기판 위로 돌출시키는 단계; 및
    상기 기판 위로 돌출된 상기 소자분리막의 측벽에 식각방지막을 형성하는 단계
    를 포함하는 반도체 소자의 소자분리막 형성방법.
  9. 제8항에 있어서,
    상기 식각방지막 및 상기 절연막은 산화막을 포함하는 반도체 소자의 소자분리막 형성방법.
  10. 제8항에 있어서,
    상기 식각방지막은 질화막을 포함하고, 상기 절연막은 산화막을 포함하는 반도체 소자의 소자분리막 형성방법.
  11. 제8항에 있어서,
    상기 절연막은 스핀온절연막을 포함하는 반도체 소자의 소자분리막 형성방법.
  12. 제9항에 있어서,
    상기 식각방지막은 20Å ~ 500Å 범위의 두께를 갖도록 형성하는 반도체 소자의 소자분리막 형성방법.
  13. 제10항에 있어서,
    상기 식각방지막은 10Å ~ 200Å 범위의 두께를 갖도록 형성하는 반도체 소자의 소자분리막 형성방법.
  14. 제8항에 있어서,
    상기 트렌치를 매립하도록 절연막을 형성하는 단계를 실시한 후,
    상기 절연막을 베이킹 처리하는 단계; 및
    상기 절연막을 큐어링 처리하는 단계
    를 더 포함하는 반도체 소자의 소자분리막 형성방법.
  15. 제14항에 있어서,
    상기 절연막을 베이킹 처리하는 단계와 상기 절연막을 큐어링 처리하는 단계는 산소 및 수소를 포함하는 가스를 이용하여 실시하는 반도체 소자의 소자분리막 형성방법.
  16. 제14항에 있어서,
    상기 절연막을 베이킹 처리하는 단계는,
    H2/O2, H2O2 및 H2O로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 혼합된 가스를 이용하여 250℃ ~ 450℃ 범위의 온도에서 20분 ~ 120분 동안 실시하는 반도체 소자의 소자분리막 형성방법.
  17. 제14항에 있어서,
    상기 절연막을 큐어링 처리하는 단계는,
    H2O, H2SO4 및 H2O2으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 조합된 혼합용액을 이용하여 70℃ ~ 150℃ 범위의 온도에서 3분 ~ 60분 동안 실시하는 반도체 소자의 소자분리막 형성방법.
  18. 제14항에 있어서,
    상기 절연막을 큐어링 처리하는 단계는 스프레이 방식을 사용하여 실시하는 반도체 소자의 소자분리막 형성방법.
  19. 제8항에 있어서,
    상기 소자분리막의 일부를 상기 기판 위로 돌출시키는 단계를 실시한 후,
    상기 절연막의 경도를 증가시키기 위하여 열처리하는 단계를 더 포함하는 반도체 소자의 소자분리막 형성방법.
  20. 제19항에 있어서,
    상기 열처리하는 단계는, O2 또는 N2 가스를 이용하여 400℃ ~ 950℃ 범위의 온도에서 10분 ~ 100분 동안 실시하는 반도체 소자의 소자분리막 형성방법.
  21. 제8항에 있어서,
    상기 하드마스크패턴은 패드산화막 및 패드질화막이 적층된 적층막으로 형성하는 반도체 소자의 소자분리막 형성방법.
  22. 제8항에 있어서,
    상기 절연막은 고밀도플라즈마산화막 또는 O3-TEOS를 포함하는 반도체 소자의 소자분리막 형성방법.
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