KR101128914B1 - 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명의 반도체 소자의 형성 방법은 반도체 기판 상에 패드 질화막 패턴을 형성하는 단계와, 상기 패드 질화막 패턴을 마스크로 상기 반도체 기판을 식각하여 소자분리 트렌치를 형성하는 단계와, 상기 소자분리 트렌치를 포함하는 상기 반도체 기판 상부에 플라즈마 산화막을 형성하는 단계와, 상기 패드 질화막 패턴 상부에 형성된 상기 플라즈마 산화막을 제거하는 단계와, 상기 패드 질화막 패턴을 제거하는 단계를 포함하여, 소자분리 트렌치 표면에 플라즈마 산화막을 형성함으로써 리프레쉬 특성을 향상시킬 수 있으며, 플라즈마 산화막을 형성하는 경우에도 패드 질화막의 스트립을 용이하게 수행할 수 있고, 플라즈마 산화막을 제거할 때 패드 질화막의 일부가 함께 제거됨으로써, 패드 질화막의 스트립 마진을 확보할 수 있으며, 패드 질화막의 스트립 공정 마진이 증가함으로써 패드 질화막 스트립 시 공정시간을 감소시켜 반도체 소자의 제조 비용을 감소시킬 수 있는 효과를 제공한다.

Description

반도체 소자의 형성 방법{Method for forming semiconductor device}
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 구체적으로는 소자분리막을 포함하는 반도체 소자의 형성 방법에 관한 것이다.
반도체 기술의 진보와 더불어, 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 사이즈의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 현재는 상기 로코스 공정을 대신해서 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법이 제안되었으며, STI 공정에 따른 소자분리막은 작은 폭을 가지면서 우수한 소자분리 특성을 갖는바, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.
기판의 활성 영역을 정의하는 소자분리막의 형성시 상기 소자분리막을 형성하기 위한 트렌치를 매립하는 방법으로 HDP(High Density Plasma) 산화막을 이용하여 DED(Deposition-Dep-Deposition) 또는 DEDED(Deposition-Dep-Deposition-Dep-Deposition) 방법을 주로 사용해 왔다.
그러나, 반도체 소자의 집적도가 증가함에 따라 디자인 룰은 감소하여 액티브 영역의 크기는 점점 감소되고 있으며, 또한 소자의 전기적 특성을 위하여 트렌치의 깊이가 점점 깊어짐에 따라 종횡비가 증가하면서 트렌치 갭-필(Gap-Fill) 문제가 발생하게 되었다. 트렌치의 갭-필 문제를 해결하기 위해, HARP(High Aspect Ratio Process)나 PDL(Pulsed Seposition Layer)의 방식을 사용한 트렌치의 매립이 이루어지고 있는데, 이와 같은 HARP나 PDL 방식은 등각형의 증착방식이라는 한계가 있으므로 트렌치의 매립 모양이 일정한 경사를 가지고 있어야 한다는 단점이 생기게 된다.
이에 현재는, 트렌치의 하단부를 매립특성이 우수한 SOD(Spin-On Dielectric)막 또는 SOG(Spin-On Glass)막으로 증착한 다음, 상기 SOD막 또는 SOG막 상에 상기 트렌치를 완전 매립하도록 HDP(High Density Plasma)막을 증착하여 상기 SOD막 또는 SOG막과 HDP막의 적층막으로 이루어진 소자분리막을 형성하는 방법이 제안된 바 있다.
한편, 반도체 기판을 식각하여 트렌치를 형성한 후, 손상을 입은 반도체 기판의 표면을 완화시키기 위하여 측벽 산화막을 형성한 후 라이너 질화막을 형성하였다. 하지만 반도체 소자가 고집적화되면서 리프레쉬 특성이 저하되어 반도체 기판 표면에 형성되는 산화막을 플라즈마 산화막을 사용하는 방법이 제안되었다.
도 1은 종래 기술에 따른 반도체 소자를 나타낸 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(10) 상에 소자분리 트렌치를 정의하기 위한 패드 질화막(12)을 형성한 후, 패드 질화막(12)을 마스크로 반도체 기판(10)을 식각하여 소자분리 트렌치를 형성한다. 이어서 소자분리 트렌치 표면에 플라즈마 산화막(14)을 형성하고, 플라즈마 산화막(14) 상부에 라이너 질화막(16)을 형성한다.
이때, 플라즈마 산화막(14)은 기존에 형성되었던 측벽 산화막에 비하여 두껍게 형성되므로 후속 패드 질화막(12)의 스트립(strip) 시에 플라즈마 산화막이 패드 질화막(12)이 스트립되는 것을 방해하는 요인으로 작용하게 되어 반도체 소자를 열화시키는 문제를 유발한다.
또한, 플라즈마 산화막을 제거하기 위하여 과도하게 식각하여 패드 질화막을 스트립시키더라도 소자분리 트렌치에 매립되어 있는 SOD막 또는 HDP 막이 플라즈마 산화막을 제거하는데 사용되는 식각 용액에 의해 빠르게 제거되는 문제가 발생한다.
본 발명은 소자분리 트렌치 표면을 완화시키기 위하여 플라즈마 산화막을 형성하는 경우 플라즈마 산화막이 패드 산화막 상부에 두껍게 형성되어 패드 질화막 스트립을 방해하는 문제를 해결하고자 한다.
본 발명의 반도체 소자의 형성 방법은 반도체 기판 상에 패드 질화막 패턴을 형성하는 단계와, 상기 패드 질화막 패턴을 마스크로 상기 반도체 기판을 식각하여 소자분리 트렌치를 형성하는 단계와, 상기 소자분리 트렌치를 포함하는 상기 반도체 기판 상부에 플라즈마 산화막을 형성하는 단계와, 상기 패드 질화막 패턴 상부에 형성된 상기 플라즈마 산화막을 제거하는 단계와, 상기 패드 질화막 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 패드 질화막 패턴을 형성하는 단계는 상기 반도체 기판 상부에 패드 질화막을 형성하는 단계와, 상기 패드 질화막 상부에 상기 소자분리 트렌치를 정의하는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 상기 패드 질화막을 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 플라즈마 산화막을 형성하는 단계는 상기 플라즈마 산화막을 40Å 내지 60Å으로 형성하는 것을 특징으로 한다.
그리고, 상기 플라즈마 산화막을 형성하는 단계 이후 상기 플라즈마 산화막 상부에 라이너 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 플라즈마 산화막을 형성하는 단계 이후 상기 소자분리 트렌치가 매립되도록 상기 반도체 기판 상부에 소자분리 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 소자분리 절연막을 형성하는 단계는 SOD(spin on dielectric)을 형성하는 것을 특징으로 한다.
그리고, 상기 소자분리 절연막을 형성하는 단계 이후 상기 플라즈마 산화막이 노출되도록 상기 소자분리 절연막에 평탄화 식각 공정을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 플라즈마 산화막을 제거하는 단계는 상기 패드 질화막과의 식각 선택비가 상이한 물질을 이용하는 것을 특징으로 한다.
그리고, 상기 플라즈마 산화막을 제거하는 단계는 상기 패드 질화막이 일부 제거되는 것을 특징으로 한다.
그리고, 상기 패드 질화막을 제거하는 단계는 습식 식각으로 수행되는 것을 특징으로 한다.
그리고, 상기 패드 질화막을 제거하는 단계는 불산 및 인산을 혼합한 용액을 이용하는 것을 특징으로 한다.
그리고, 상기 패드 질화막을 제거하는 단계 이후 상기 반도체 기판이 노출되도록 평탄화 식각 공정을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 다음의 효과를 제공한다.
첫째, 소자분리 트렌치 표면에 플라즈마 산화막을 형성함으로써 리프레쉬 특성을 향상시킬 수 있다.
둘째, 플라즈마 산화막을 형성하는 경우에도 패드 질화막의 스트립을 용이하게 수행할 수 있다.
셋째, 플라즈마 산화막을 제거할 때 패드 질화막을 일부 함께 제거함으로써, 패드 질화막의 스트립 마진을 확보할 수 있다.
넷째, 패드 질화막의 스트립 공정 마진이 증가함으로써 패드 질화막 스트립 시 공정시간을 감소시켜 반도체 소자의 제조 비용을 감소시킬 수 있는 효과를 제공한다.
도 1은 종래 기술에 따른 반도체 소자를 나타낸 단면도.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(100) 상에 패드 산화막(102a) 및 패드 질화막(104a)을 형성한다.
도 2b에 도시된 바와 같이, 패드 질화막(104) 상부에 감광막 패턴(미도시)을 형성하고, 감광막 패턴(미도시)을 마스크로 패드 질화막(104a) 및 패드 산화막(102a)을 식각하여 패드 질화막 패턴(104) 및 패드 산화막 패턴(102)을 형성한 후 이를 마스크로 반도체 기판(100)을 식각하여 소자분리 트렌치(106)를 형성한다.
도 2c에 도시된 바와 같이, 소자분리 트렌치(106)를 포함하는 반도체 기판(100) 상에 플라즈마 산화막(108) 및 라이너 질화막(110)을 형성한다. 여기서, 플라즈마 산화막은 40Å 내지 60Å의 두께로 형성되는 것이 바람직하다.
도 2d에 도시된 바와 같이, 라이너 질화막(110)을 포함하는 반도체 기판(100) 상부에 소자분리 절연막(112)을 형성한다. 여기서 소자분리 절연막(112)은 SOD(Spin on dielectric)을 포함하는 것이 바람직하다.
도 2e에 도시된 바와 같이, 소자분리 절연막(112) 및 라이너 질화막(110) 일부에 평탄화 식각 공정을 수행하여 플라즈마 산화막(108)을 노출시킨다.
도 2f에 도시된 바와 같이, 패드 질화막 패턴(104) 상부 및 측벽의 플라즈마 산화막(108)을 제거한다. 이후, 패드 질화막 패턴(104)에 스트립 공정을 수행한다.
이때, 플라즈마 산화막(108)을 제거하는 것은 종래에 패드 질화막(104) 스트립 공정 시 플라즈마 산화막(108)이 패드 질화막 패턴(104)을 감싸지 않도록 하기 위함이다. 플라즈마 산화막(108)은 패드 질화막 패턴(104)과의 식각 선택비가 큰 물질을 이용하여 제거하는 것이 바람직하다. 이 과정에서 패드 질화막 패턴(104)의 일부가 함께 제거되는 것이 바람직하다. 이는 후속 공정에서 패드 질화막 패턴(104)을 제거하는데 소요되는 공정 시간을 감소시켜 반도체 소자의 제조 비용을 절감시킬 수 있는 효과를 제공한다. 상술한 바와 같이 플라즈마 산화막(108)을 제거함으로써 패드 질화막 패턴(104)의 스트립 공정은 용이하게 수행될 수 있다.
그 다음, 패드 질화막 패턴(104)을 제거한다. 패드 질화막 패턴(104)은 불산(HF)과 인산(H3PO4)을 혼합한 습식 식각을 이용하여 제거하는 것이 바람직하다.
도 2g에 도시된 바와 같이, 소자분리 절연막(112)에 평탄화 식각 공정을 수행하여 소자분리막(114)에 의해 정의되는 활성영역(116)을 형성한다. 여기서, 플라즈마 산화막(108)은 이전 공정에서 제거되었으므로 플라즈마 산화막(108)을 제거하기 위하여 식각 시간을 증가시켜 소자분리 절연막(112)이 과도식각되어 험프(hump) 불량이 유발되는 것 또한 근본적으로 방지할 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 소자분리 트렌치 표면에 플라즈마 산화막을 형성함으로써 리프레쉬 특성을 향상시킬 수 있으며, 플라즈마 산화막을 형성하는 경우에도 패드 질화막의 스트립을 용이하게 수행할 수 있고, 플라즈마 산화막을 제거할 때 패드 질화막의 일부가 함께 제거됨으로써, 패드 질화막의 스트립 마진을 확보할 수 있으며, 패드 질화막의 스트립 공정 마진이 증가함으로써 패드 질화막 스트립 시 공정시간을 감소시켜 반도체 소자의 제조 비용을 감소시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구 범위에 속하는 것으로 보아야 할 것이다.

Claims (12)

  1. 반도체 기판 상에 패드 질화막 패턴을 형성하는 단계;
    상기 패드 질화막 패턴을 마스크로 상기 반도체 기판을 식각하여 소자분리 트렌치를 형성하는 단계;
    상기 소자분리 트렌치를 포함하는 상기 반도체 기판 상부에 플라즈마 산화막을 형성하는 단계;
    상기 패드 질화막과의 식각 선택비가 상이한 물질을 이용하여 상기 패드 질화막 패턴 상부 및 측벽에 형성된 상기 플라즈마 산화막을 제거하는 단계; 및
    상기 패드 질화막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 패드 질화막 패턴을 형성하는 단계는
    상기 반도체 기판 상부에 패드 질화막을 형성하는 단계;
    상기 패드 질화막 상부에 상기 소자분리 트렌치를 정의하는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 마스크로 상기 패드 질화막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 플라즈마 산화막을 형성하는 단계는
    상기 플라즈마 산화막을 40Å 내지 60Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 플라즈마 산화막을 형성하는 단계 이후
    상기 플라즈마 산화막 상부에 라이너 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    청구항 4에 있어서,
    상기 라이너 질화막을 형성하는 단계 이후,
    상기 소자분리 트렌치가 매립되도록 상기 반도체 기판 상부에 소자분리 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    청구항 5에 있어서,
    상기 소자분리 절연막을 형성하는 단계는
    SOD(spin on dielectric)을 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    청구항 5에 있어서,
    상기 소자분리 절연막을 형성하는 단계 이후
    상기 플라즈마 산화막이 노출되도록 상기 소자분리 절연막에 평탄화 식각 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 삭제
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 플라즈마 산화막을 제거하는 단계는
    상기 패드 질화막이 일부 제거되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 패드 질화막을 제거하는 단계는
    습식 식각으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 패드 질화막을 제거하는 단계는
    불산 및 인산을 혼합한 용액을 이용하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 패드 질화막을 제거하는 단계 이후
    상기 반도체 기판이 노출되도록 평탄화 식각 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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KR20050049840A (ko) * 2003-11-24 2005-05-27 주식회사 하이닉스반도체 반도체소자의 소자분리 방법
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