KR20030001054A - 메모리 디바이스의 소자분리방법 - Google Patents
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Abstract
본 발명의 메모리 소자의 소자분리 방법에 관한 것으로 DTI식각 공정시 STI지역의 홈(gap)내의 실리콘 식각을 방지함으로써 STI지역에서의 추가 식각으로 인해 야기되는 STI구조의 변형을 방지하여 게이트 산화막 열화 및 누설 전류 증가를 억제함으로써 소자의 오작동과 불량율을 개선한 것이다. 이를 위한 본 발명은 실리콘 기판상에 열산화막과 질화막을 차례로 형성하고 제1영역에서 노광/식각 공정을 수행하여 얕은 트렌치 구조를 형성하는 제1단계; 제1단계가 완료된 결과물상에 라이너 산화막을 형성하는 제2단계;제2영역에서 노광/식각 공정을 수행하여 깊은 트렌치 구조를 형성하고 상기 라이너 산화막을 제거하는 제3단계; 상기 얕은 트렌치 및 깊은 트렌치에 측벽산화를 수행한 후 고밀도 플라즈마 산화막을 형성하는 제4단계; 상기 고밀도 산화막에 대한 열처리를 수행하는 제5단계; 및 화학기계연마를 수행하는 제6단계를 포함하여 이루어진다.
Description
본 발명은 메모리 디바이스의 소자분리 방법에 관한 것이다.
반도체 장치의 집적도의 증가가 증가함에 따라서 디자인 룰이 감소한다. 이에 따라서 반도체 소자와 반도체 소자를 분리하는 소자분리막의 사이즈도 같은 스케일 만큼 축소되어 기존의 LOCOS, SEPOX, PSL, PBL 등과 같은 소자 분리 방법은거의 한계상황에 이르게 되었다.
이러한 문제점에 대한 해결책으로서 반도체 기판에 적당한 깊이의 트렌치를 형성하고 이 트렌치의 내부에 절연막을 충전(filling)시키는 깊은 트렌치 소자분리 (Deep Trench Isolation; 이하, DTI라 한다.)및 얕은 트렌치 소자분리 (Shallow Trench Isolation; 이하, STI라 한다.)가 이용되고 있다.
플래쉬 메모리등에서는 소자간의 분리를 위하여 STI를 형성하고 웰(Well)간의 분리를 위하여는 DTI를 형성하게 된다.
이때, 먼저 DTI를 형성하고 나중에 STI를 형성하는 경우에는 STI 형성을 위한 노광 공정시 사용되는 감광막이 DTI영역으로 흘러 들어가게 되어 DTI가 형성된 지역과 STI가 형성될 지역간의 감광막 두께 차이로 인하여 코팅 불량이 발생하고 따라서 패턴이 붕괴되는 문제가 발생한다.
한편 STI를 먼저 형성하고 DTI를 나중에 형성하는 경우에는 위와 같은 문제는 발생하지 않으나, DTI영역을 식각시에 미리 형성시켜 놓은 STI영역의 감광막이 STI영역의 식각을 제대로 막아주지 못함으로서 STI영역의 실리콘 가운데 부분이 함몰되는 현상이 나타나게 되어 절연 특성의 열화를 가져와 게이트 산화막 특성(Gate Oxide Integrity)과 누설전류 특성을 열화시켜 소자의 오작동 및 불량을 유발하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 동일 기판상에 STI와 DTI를 형성함에 있어, 패턴붕괴등 제조공정상의 페일(fail)과 소자분리특성의 개선을 위한 메모리 디바이스의 소자분리 방법을 제공함을 그 목적으로 한다.
도1내지 도8은 본 발명에 따른 각각의 공정을 도시한 도면
*도면의 주요부분에 대한 부호의 설명*
10 : 기판11 : 열산화막
12 : 질화막13 : 라이너 산화막
14 : 감광막 15 : 측벽산화막
16 : 고밀도 플라즈마 산화물
상기 목적을 달성하기 위한 본 발명의 소자분리방법은, 실리콘 기판상에 열산화막과 질화막을 차례로 형성하고 제1영역에서 노광/식각 공정을 수행하여 얕은 트렌치 구조를 형성하는 제1단계; 제1단계가 완료된 결과물상에 라이너 산화막을 형성하는 제2단계; 제2영역에서 노광/식각 공정을 수행하여 깊은 트렌치 구조를 형성하고 상기 라이너 산화막을 제거하는 제3단계; 상기 얕은 트렌치 및 깊은 트렌치에 측벽산화를 수행한 후 고밀도 플라즈마 산화막을 형성하는 제4단계; 상기 고밀도 산화막에 대한 열처리를 수행하는 제5단계; 및 화학기계연마를 수행하는 제6단계를 포함하여 구성되어 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
먼저 실리콘 기판상(10)에 열산화막(11)과 질화막(12)을 증착한다. 이는 도1에 도시되어 있으며 형성되는 열산화막(11)과 질화막(12)의 두께는 각각 30 ~ 200Å, 500 ~ 4000Å 으로 하는 것이 바람직하다.
다음으로 도2에 도시된 바와 같이 상기 결과물 상에 노광/식각 공정을 통해 STI 구조를 형성한다. 노광/식각 공정시 유기반사 방지막과 감광막이 사용되는데 유기 반사 방지막(ARC: Anti-Reflection Coating)의 두께는 300 ~ 900Å, 감광막의 두께는 5500 ~ 8600Å로 형성하고 STI 구조의 깊이는 1000 ~ 3500Å 으로 하는 것이 바람직하다.
다음으로 도3에 도시된 바와 같이 기판 전면에 라이너 산화막(13)을 형성한다. 이와 같은 라이너 산화막(13)은 후속 DTI영역 식각시에 STI영역이 식각되지 않도록 방지하는 저항막(barrier layer)로 사용된다.
본 발명에서는 라이너 산화막(13)은 저압 TEOS(Low Pressure TEOS) 산화막을 사용하고 두께는 100 ~ 600Å 으로 하여 형성한다.
다음으로 도4에 도시된 바와 같이, 감광막(14)을 도포한 후 노광 및 식각공정을 통해 도5에 도시된 바와 같이 DTI 구조를 형성하는데, 그 깊이는 5000 ~ 15000Å 으로 한다. DTI 구조를 형성하기 위하여 DTI 영역에 대한 노광/식각 공정을 진행하는데 이때 STI 영역에 미리 형성되어 있는 감광막(14)이 DTI영역의 노광/식각시에 제거되어도 라이너 산화막이 하부에 존재하고 있으므로 STI영역은 보호된다.
STI, DTI 구조형성을 위한 실리콘 식각은 700 ~ 1000W 의 소스파워, 80 ~ 110W 의 바이어스 파워, 5 ~ 15m Torr의 진공에서 수행되며 이 경우 Cl2기체의 유량비는 10 ~ 30sccm, Ar 기체의 유량비는 5 ~ 15sccm로 하여 수행된다.
STI 구조와 DTI 구조을 형성하기 위한 실리콘 식각은 식각시간을 제외하고는동일한 조건에서 수행되며 도4에 도시된 바와 같이 한 쪽 영역을 식각하는 경우는 다른 쪽 영역은 감광막으로 보호된다. 이러한 보호가 불충분 하더라도 하부에 라이너 산화막이 존재하므로 STI영역이 확실히 보호됨은 전술한 바와 같다.
다음으로 도6에 도시된 바와 같이 감광막(14)을 제거하고 산화막 식각공정을 통해 라이너 산화막(13)을 제거한다.
다음으로 도7에 도시된 바와 같이 측벽산화막(15)을 형성하는데 그 두께는 50 ~ 200Å으로 한다. 그 후에 고밀도 플라즈마 산화물 (High Density Plasma Undoped Silicate Glass)(16)를 이용하여 갭을 매립한다.
상기 고밀도 플라즈마 산화막(16)은 저주파수 2000 ~ 4500W, 고주파수 1500 ~ 3500W, SiH4 기체의 유량비는 24 ~ 100sccm, O2 기체의 유량비는 40 ~ 180sccm, 압력은 2 ~ 12m torr 진공하에서 증착된다.
고밀도 플라즈마 산화막 (HDP-USG)을 증착한 후에 치밀화 목적으로 열처리 공정이 수행되는데 본 발명에서는 950 ~ 1150℃ 의 온도에서 0.5 ~ 3시간 동안 열처리를 실시한다.
다음으로 도8에 도시된 바와 같이 평탄화를 위하여 화학기계연마를 행하고 질화막(12)과 열산화막(11)을 제거한다.
상기 화학기계연마시에 테이블의 회전속도는 20 ~ 70rpm, 스핀들(spindle)의 회전 속도는 15 ~ 30rpm, 누르는 압력은 5.5 ~ 7psi 로 한다.
본 발명에 따른 다른 실시예를 설명하면 다음과 같다.
STI식각 후 라이너 산화막(13)을 증착한 모습이 도3에 도시되어 있는데 본 발명에 따른 다른 실시예에서는 도3에서 라이너 산화막(13)을 증착하지 않고 측벽산화를 통해 측벽산화막(15)을 형성시켜 그 산화막을 DTI식각시의 STI식각 보호막(etch barrier layer)으로 사용한다. 이와 같은 방법을 사용하여도 DTI영역 식각시에 발생할 수 있는 STI영역의 훼손을 방지할 수 있다.
본 발명에 또 다른 실시예를 설명하면 다음과 같다.
STI 영역 식각후 라이너 산화막 형성보다 측벽산화를 먼저 수행하여 측벽산화막(15)을 형성한 다음 라이너 산화막(13)을 증착한다. 그리고 이 라이너 산화막(13)을 DTI식각시의 STI식각 보호막(etch barrier layer)으로 사용하는 방법이다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명을 사용하면 DTI식각 공정시 STI지역의 홈(gap)내의 실리콘 식각을 방지함으로써 STI지역에서의 추가 식각으로 인해 야기되는 STI구조의 변형을 방지할 수 있어 게이트 산화막 열화 및 누설 전류 증가를 억제함으로써 소자의 오작동과 불량율을 개선할 수 있다.
Claims (11)
- 실리콘 기판상에 열산화막과 질화막을 차례로 형성하고 제1영역에서 노광/식각 공정을 수행하여 얕은 트렌치 구조를 형성하는 제1단계;제1단계가 완료된 결과물상에 라이너 산화막을 형성하는 제2단계;제2영역에서 노광/식각 공정을 수행하여 깊은 트렌치 구조를 형성하고 상기 라이너 산화막을 제거하는 제3단계;상기 얕은 트렌치 및 깊은 트렌치에 측벽산화를 수행한 후 고밀도 플라즈마 산화막을 형성하는 제4단계;상기 고밀도 산화막에 대한 열처리를 수행하는 제5단계; 및화학기계연마를 수행하는 제6단계로 이루어진 것을 특징으로 하는 메모리 디바이스의 소자분리방법.
- 제1항에 있어서,상기 제2단계의 라이너 산화막은 저압TEOS 산화막이고, 두께는 100 ~ 600Å인 것을 특징으로 하는 메모리 디바이스의 소자분리방법.
- 제1항에 있어서,상기 제1단계의 열산화막과 질화막의 두께는 각각 30 ~ 200Å, 500 ~ 4000Å 으로 하는 것을 특징으로 하는 메모리 디바이스의 소자분리방법.
- 제1항에 있어서,상기 제1단계의 노광/식각 공정은 유기 반사 방지막과 감광막을 사용하고 그 두께는 각각 300 ~ 900Å, 5500 ~ 8600Å 으로 하는 것을 특징으로 하는 메모리 디바이스의 소자분리방법.
- 제1항에 있어서,상기 제1단계와 제3단계의 얕은 트렌치 및 깊은 트렌치 구조를 형성하기 위한 실리콘 식각은 700 ~ 1000W 의 소스파워, 80 ~ 110W 의 바이어스 파워, 5 ~ 15m Torr의 진공에서 수행되며 이 경우 Cl2기체의 유량비는 10 ~ 30sccm, Ar 기체의 유량비는 5 ~ 15sccm로 하여 수행되고 식각시간의 차이에 의해 깊이가 결정되는 것을 특징으로 하는 메모리 디바이스의 소자분리방법.
- 제4항 또는 제5항에 있어서,상기 제1단계의 얕은 트렌치 구조의 깊이는 1000 ~ 3500Å 인 것을 특징으로하는 메모리 디바이스의 소자분리방법.
- 제4항 또는 제5항에 있어서,상기 제3단계의 깊은 트렌치 구조의 깊이는 5000 ~ 15000Å 인 것을 특징으로 하는 메모리 디바이스의 소자분리방법.
- 제1항에 있어서,상기 제4단계의 측벽산화시 형성되는 측벽산화막의 두께는 50 ~ 200Å 인 것을 특징으로 하는 메모리 디바이스의 소자분리방법.
- 제1항에 있어서,상기 제4단계의 고밀도 플라즈마 산화막은 저주파수 2000 ~ 4500W, 고주파수 1500 ~ 3500W, SiH4 기체의 유량비는 24 ~ 100sccm, O2 기체의 유량비는 40 ~ 180sccm, 압력은 2 ~ 12m torr 진공하에서 형성되는 것을 특징으로 하는 메모리 디바이스의 소자분리방법.
- 제1항에 있어서,상기 제5단계의 열처리는 950 ~ 1150℃의 온도에서 0.5 ~ 3시간 동안 수행되는 것을 특징으로 하는 메모리 디바이스의 소자분리방법.
- 제1항에 있어서,상기 제6단계의 화학기계연마시에 테이블의 회전속도는 20 ~ 70rpm, 스핀들(spindle)의 회전 속도는 15 ~ 30rpm, 누르는 압력은 5.5 ~ 7psi 로 하는 것을 특징으로 하는 메모리 디바이스의 소자분리방법.
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Cited By (1)
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|---|---|---|---|---|
| KR100428785B1 (ko) * | 2001-08-30 | 2004-04-30 | 삼성전자주식회사 | 트렌치 소자분리구조를 갖는 반도체소자 및 그 제조방법 |
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2001
- 2001-06-28 KR KR1020010037382A patent/KR20030001054A/ko not_active Application Discontinuation
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| KR100428785B1 (ko) * | 2001-08-30 | 2004-04-30 | 삼성전자주식회사 | 트렌치 소자분리구조를 갖는 반도체소자 및 그 제조방법 |
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