JP2606408B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2606408B2 JP2606408B2 JP10095490A JP10095490A JP2606408B2 JP 2606408 B2 JP2606408 B2 JP 2606408B2 JP 10095490 A JP10095490 A JP 10095490A JP 10095490 A JP10095490 A JP 10095490A JP 2606408 B2 JP2606408 B2 JP 2606408B2
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- Japan
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- cvd
- oxide film
- film
- plasma
- boron
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- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置に関し、特に多層配線構造の
層間絶縁膜に関するものである。
層間絶縁膜に関するものである。
第５図，第６図は高密度デバイスにおけるアルミ配線
間の多層配線構造の従来例を示す断面図である。第５図
（ａ）〜（ｃ）において、１はアルミ配線、５はこのア
ルミ配線１を覆うTEOS（tetraethyl ortho silicate）
−CVD（Chemical Vapor Deposition）−オキサイド（Ox
ide）膜（bottom）、６はこのOxide膜５を覆うフォトレ
ジスト膜である。７は前記フォトレジスト膜６の全てお
よびOxide膜５の一部をエッチバックした後、残りのOxi
de膜５を覆うTEOS−CVD−Oxide膜（top）である。
間の多層配線構造の従来例を示す断面図である。第５図
（ａ）〜（ｃ）において、１はアルミ配線、５はこのア
ルミ配線１を覆うTEOS（tetraethyl ortho silicate）
−CVD（Chemical Vapor Deposition）−オキサイド（Ox
ide）膜（bottom）、６はこのOxide膜５を覆うフォトレ
ジスト膜である。７は前記フォトレジスト膜６の全てお
よびOxide膜５の一部をエッチバックした後、残りのOxi
de膜５を覆うTEOS−CVD−Oxide膜（top）である。
また、第６図（ａ）〜（ｃ）において、２は前記アル
ミ配線１を覆うプラズマ（Plasma）−CVD−Oxide膜（bo
ttom）、８はこのOxide膜２を覆うSOG（Spin On Glas
s）塗布膜である。４は前記SOG塗布膜８の一部をエッチ
バックした後にOxide膜2,SOG塗布膜８を覆うPlasma−CV
D−Oxide膜（top）である。
ミ配線１を覆うプラズマ（Plasma）−CVD−Oxide膜（bo
ttom）、８はこのOxide膜２を覆うSOG（Spin On Glas
s）塗布膜である。４は前記SOG塗布膜８の一部をエッチ
バックした後にOxide膜2,SOG塗布膜８を覆うPlasma−CV
D−Oxide膜（top）である。
次に、第５図，第６図についてのプロセスフローにつ
いて説明する。
いて説明する。
まず、第５図（ａ）では、フォトレジスト膜６を平坦
化のために犠牲膜として用い、エッチバックによって全
てを除去する。このとき下地のTEOS−CVD−Oxide膜（bo
ttom）５は、凸部が一部削られて全体として平坦となる
（第５図（ｂ））。さらに、その上にTEOS−CVD−Oxide
膜（top）７を覆うものである（第５図（ｃ））。
化のために犠牲膜として用い、エッチバックによって全
てを除去する。このとき下地のTEOS−CVD−Oxide膜（bo
ttom）５は、凸部が一部削られて全体として平坦となる
（第５図（ｂ））。さらに、その上にTEOS−CVD−Oxide
膜（top）７を覆うものである（第５図（ｃ））。
また、第６図（ａ）では、SOG塗布膜８を用いるもの
で、平坦塗布は第５図のフォトレジスト膜６と同じであ
るが、エッチバック後、一部が凹部に残されている（第
６図（ｂ））。そのSOG塗布膜８の上下をPlasma−CVD−
Oxide膜（bottom）２とPlasma−CVD−Oxide膜（top）４
とではさんで全体として信頼性の高い構造をつくりあげ
ている（第６図（ｃ））。
で、平坦塗布は第５図のフォトレジスト膜６と同じであ
るが、エッチバック後、一部が凹部に残されている（第
６図（ｂ））。そのSOG塗布膜８の上下をPlasma−CVD−
Oxide膜（bottom）２とPlasma−CVD−Oxide膜（top）４
とではさんで全体として信頼性の高い構造をつくりあげ
ている（第６図（ｃ））。
従来の半導体装置は以上のように構成されているの
で、平坦性向上のためエッチバックプロセスが余分に入
り、工程が増えるとともに、エッチバック時のダメージ
の懸念があった。さらにアルミ等のメタルスペースおよ
びコンタクトホールサイズがサブミクロンに入り、さら
に縮小するに伴い、下地のCVD絶縁膜がその内部に入り
込めなくなってきて、これらの多層配線技術の限界がき
ているという問題点があった。
で、平坦性向上のためエッチバックプロセスが余分に入
り、工程が増えるとともに、エッチバック時のダメージ
の懸念があった。さらにアルミ等のメタルスペースおよ
びコンタクトホールサイズがサブミクロンに入り、さら
に縮小するに伴い、下地のCVD絶縁膜がその内部に入り
込めなくなってきて、これらの多層配線技術の限界がき
ているという問題点があった。
この発明は、上記のような問題点を解消するためにな
されたもので、エッチバックが省略でき、メタルスペー
スおよびコンタクトホールサイズがサブミクロンに入
り、さらに縮小しても下地のCVD絶縁膜がその内部に入
り込めるとともに、外部からの多量の水分の浸透を防止
できる半導体装置を得ることを目的とする。
されたもので、エッチバックが省略でき、メタルスペー
スおよびコンタクトホールサイズがサブミクロンに入
り、さらに縮小しても下地のCVD絶縁膜がその内部に入
り込めるとともに、外部からの多量の水分の浸透を防止
できる半導体装置を得ることを目的とする。
この発明に係る半導体装置は、多層配線構造の層間絶
縁膜として、エッチバックを必要としないCVD−ボロン
−オキサイド膜を用いたものである。
縁膜として、エッチバックを必要としないCVD−ボロン
−オキサイド膜を用いたものである。
この発明の半導体装置においては、CVD−ボロン−オ
キサイド膜自身の自己平坦性推進作用により、サブミク
ロン以下のメタルスペースやコンタクトホールの内部に
十分入り込める。
キサイド膜自身の自己平坦性推進作用により、サブミク
ロン以下のメタルスペースやコンタクトホールの内部に
十分入り込める。
以下、この発明の一実施例を図面について説明する。
第１図はこの発明の高密度デバイスにおけるアルミ配
線間の多層配線構造の一実施例を示す断面図である。第
１図において、１はアルミ配線、２はこのアルミ配線１
を覆うプラズマ（Plasma）−CVD−Oxide膜（bottom）、
３はこのOxide膜２を覆うCVD−ボロン（Boron）−Oxide
膜である。
線間の多層配線構造の一実施例を示す断面図である。第
１図において、１はアルミ配線、２はこのアルミ配線１
を覆うプラズマ（Plasma）−CVD−Oxide膜（bottom）、
３はこのOxide膜２を覆うCVD−ボロン（Boron）−Oxide
膜である。
上記のようにこの実施例は、アルミ配線１上にPlasma
−CVD−Oxide膜（bottom）２を覆い、水分をこれから先
に浸透させないストッパ作用をもたせる等の信頼性向上
の処置を施している。Oxide膜２の上にCVD−Boron−Oxi
de膜３を堆積することでCVD−Boron−Oxide膜３自身の
自己平坦性推進作用により、エッチバックする必要がな
く、サブミクロン以下のメタルスペースやコンタクトホ
ールの内部に十分に入り込める。
−CVD−Oxide膜（bottom）２を覆い、水分をこれから先
に浸透させないストッパ作用をもたせる等の信頼性向上
の処置を施している。Oxide膜２の上にCVD−Boron−Oxi
de膜３を堆積することでCVD−Boron−Oxide膜３自身の
自己平坦性推進作用により、エッチバックする必要がな
く、サブミクロン以下のメタルスペースやコンタクトホ
ールの内部に十分に入り込める。
ここで、CVD−Boron−Oxide膜３の生成には、Plasma
−CVDにて、O2とTMB（trimethyl borate）を使い生成す
る。〔J.MARKS,K.LAW,D.WANG,IN SITU PLANARIZATION O
F DIELECTRIC SURFACES USING BORON OXIDE,APPLIED MA
TERIALS,VMIC Confarence,1989参照〕 ところで、上記実施例においては、パッケージの種類
や最終パッシベーションの種類次第で、あるいはCVD−B
oron−Oxide膜３のボロン含有量等の生成条件次第で、B
oron−Oxideが多量の水分を吸収する可能性がでてく
る。下地にはPlasma−CVD−Oxide膜２があるため、水分
をこれらから先には浸透させないストッパ作用があると
はいえ、多量の水分をB2O3が透水するとデバイス特性の
劣化につながる問題点が懸念される。
−CVDにて、O2とTMB（trimethyl borate）を使い生成す
る。〔J.MARKS,K.LAW,D.WANG,IN SITU PLANARIZATION O
F DIELECTRIC SURFACES USING BORON OXIDE,APPLIED MA
TERIALS,VMIC Confarence,1989参照〕 ところで、上記実施例においては、パッケージの種類
や最終パッシベーションの種類次第で、あるいはCVD−B
oron−Oxide膜３のボロン含有量等の生成条件次第で、B
oron−Oxideが多量の水分を吸収する可能性がでてく
る。下地にはPlasma−CVD−Oxide膜２があるため、水分
をこれらから先には浸透させないストッパ作用があると
はいえ、多量の水分をB2O3が透水するとデバイス特性の
劣化につながる問題点が懸念される。
第２図は上記の点にかんがみてなされたこの発明の他
の実施例を示す断面図である。この実施例は、第１図の
実施例の構造のCVD−Boron−Oxide膜３の上にPlasma−C
VD−Oxide膜（top）４を敷き、外部からの水分を確実に
遮断したものである。
の実施例を示す断面図である。この実施例は、第１図の
実施例の構造のCVD−Boron−Oxide膜３の上にPlasma−C
VD−Oxide膜（top）４を敷き、外部からの水分を確実に
遮断したものである。
なお、上記実施例ではPlasma−CVD−Oxide膜（botto
m）２を形成した例を示したが、水分を透過しにくいTEO
S−CVD−Oxide膜（bottom）等のCVD絶縁膜を設けてもよ
い。
m）２を形成した例を示したが、水分を透過しにくいTEO
S−CVD−Oxide膜（bottom）等のCVD絶縁膜を設けてもよ
い。
また、CVD−Boron−Oxide膜３の生成方法としてPlasm
a−CVDにて、O2とTBMでの例を示したが、CVDによるBoro
n−Oxide膜であればよい。例えば、常圧CVDにおいて、O
3とTBMであってもよい。また、上記第１図，第２図の実
施例は、CVD−Boron−Oxide膜３をPlasma−CVD−Oxide
膜（bottom）２上の全面に覆う例を示したが、CVD−Bor
on−Oxide膜３生成の条件を変えることで第３図，第４
図のようにPlasma−CVD−Oxide膜（bottom）２の凹部の
みにCVD−Boron−Oxide膜３を生成しても同様の効果を
奏する。
a−CVDにて、O2とTBMでの例を示したが、CVDによるBoro
n−Oxide膜であればよい。例えば、常圧CVDにおいて、O
3とTBMであってもよい。また、上記第１図，第２図の実
施例は、CVD−Boron−Oxide膜３をPlasma−CVD−Oxide
膜（bottom）２上の全面に覆う例を示したが、CVD−Bor
on−Oxide膜３生成の条件を変えることで第３図，第４
図のようにPlasma−CVD−Oxide膜（bottom）２の凹部の
みにCVD−Boron−Oxide膜３を生成しても同様の効果を
奏する。
また、第２図の実施例は、Plasma−CVD−Oxide膜（to
p）４の例を示したが、外部からの水分を透過しにくいT
EOS−CVD−Oxide膜（top）等のCVD絶縁膜でも同様の効
果を奏する。
p）４の例を示したが、外部からの水分を透過しにくいT
EOS−CVD−Oxide膜（top）等のCVD絶縁膜でも同様の効
果を奏する。
以上説明したように、この発明は、CVD−Boron−Oxid
e膜を使用し、エッチバックをしない構造にしたので、
エッチバック時のダメージの影響もなく、工程が減ると
ともに、サブミクロン以下のメタルスペースやコンタク
トホールの内部に十分入り込めるという効果がある。
e膜を使用し、エッチバックをしない構造にしたので、
エッチバック時のダメージの影響もなく、工程が減ると
ともに、サブミクロン以下のメタルスペースやコンタク
トホールの内部に十分入り込めるという効果がある。
第１図はこの発明の一実施例による半導体装置の断面
図、第２図はこの発明の他の実施例を示す断面図、第３
図，第４図はこの発明のさらに他の実施例を示す半導体
装置の断面図、第５図，第６図は従来の半導体装置を示
す断面図である。 図において、１はアルミ配線、２はPlasma−CVD−Oxide
膜（bottom）、３はCVD−Boron−Oxide膜、４はPlasma
−CVD−Oxide膜（top）である。 なお、各図中の同一符号は同一または相当部分を示す。
図、第２図はこの発明の他の実施例を示す断面図、第３
図，第４図はこの発明のさらに他の実施例を示す半導体
装置の断面図、第５図，第６図は従来の半導体装置を示
す断面図である。 図において、１はアルミ配線、２はPlasma−CVD−Oxide
膜（bottom）、３はCVD−Boron−Oxide膜、４はPlasma
−CVD−Oxide膜（top）である。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】多層配線構造の層間絶縁膜として、エッチ
バックを必要としないCVD−ボロン−オキサイド膜を用
いたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10095490A JP2606408B2 (ja) | 1990-04-16 | 1990-04-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10095490A JP2606408B2 (ja) | 1990-04-16 | 1990-04-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03297140A JPH03297140A (ja) | 1991-12-27 |
| JP2606408B2 true JP2606408B2 (ja) | 1997-05-07 |
Family
ID=14287753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10095490A Expired - Fee Related JP2606408B2 (ja) | 1990-04-16 | 1990-04-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2606408B2 (ja) |
-
1990
- 1990-04-16 JP JP10095490A patent/JP2606408B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03297140A (ja) | 1991-12-27 |
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Legal Events
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