KR100206676B1 - 도트 패턴이 없는 다중층 배선 구조를 갖는 반도체 집적 회로 장치 및 그 제조 공정 - Google Patents

도트 패턴이 없는 다중층 배선 구조를 갖는 반도체 집적 회로 장치 및 그 제조 공정 Download PDF

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Abstract

제1 플러그(17a/17b)는 하부층 절연층(16')상의 중간층 배선(18a)의 상부면과 동일 평면 상에 놓이도록 하부 층간 절연층(16')으로부터 돌출하고, 관통 홀(20a/20b)은 과에칭없이 상기 중간층 배선(18a) 및 제1 플러그(17b) 상부의 상부 층간 절연층(20) 내에 형성되므로써, 관통 홀 내의 제2 플러그(22a/22b)가 상기 중간층 배선(18a) 및 제1 플러그(17b)와 직접 접촉 상태로 유지될 수 있다.

Description

도트 패턴이 없는 다중층 배선 구조를 갖는 반도체 집적 회로 장치 및 그 제조 공정
본 발명은 반도체 집적 회로 장치 및 그 제조 공정에 관한 것이며, 보다 구체적으로는 다중층 배선 구조를 가진 반도체 집적 회로 장치 및 그 제조 공정에 관한 것이다.
반도체 집적 회로 장치의 실장 밀도가 점진적으로 증가함에 따라, 신호 배선을 통해서 다수의 회로 부품이 접속된다. 이러한 다수의 회로 부품으로 인해 신호 배선이 복잡화되고 있다. 그러나, 이러한 신호 배선에 실효 면적을 넓게 할당하는 것은 불가능하며, 다중층 배선 구조는 반도체 기판 위에 형성된다.
2개 이상의 기억부를 다중층 배선 구조에 실장하는 경우, 최상부 기억부 위의 상부 배선이 2개의 기억부를 통해 하부 신호 배선에 접속될 수 있다. 예를 들면, 상부 배선과 하부 배선간에 2개의 수직 상호접속부가 필요하며, 상부 신호 배선 및 하부 배선은 2개의 수직 상호접속부를 통해 전기적으로 접속된다. 이러한 2개의 기억부의 상호접속을 이하 적층식 상호접속(laminated interconnection)이라 한다. 이러한 적층식 상호접속은 신호 경로에 대한 설계의 융통성을 향상시키며, 반도체 집적 회로 장치에 실장된다.
도 1a 내지 도 1c는 적층식 상호접속부를 제조하는 공정의 전형적인 예를 나타낸다. 이러한 공정은 반도체 기판(1)의 준비로부터 시작된다. 필드 산화물층은 반도체 기판(1)의 주표면 위에 선택적으로 성장되며, 전계 효과 트랜지스터와 같은 회로 부품은 필드 산화물층에 의해 규정된 활성 영역에 형성된다. 절연 물질은 구조물의 전체 표면 위에 배치되고, 회로 부품 및 필드 산화물층은 절연 물질로 커버된다. 필드 산화물층 및 절연 물질은 하부 절연층(2)을 형성된다.
도전성 물질은 하부 절연층(2)의 전체 표면 위에 배치되고, 도전층은 패턴되어 하부 배선(3a, 3b)으로 된다. 절연 물질은 플라즈마 이용 화학 기상 증착에 의해 구조물의 전체 표면 위에 피착되고, 하부 배선(3a, 3b)은 제1의 층간 절연층(4)으로 커버된다.
포토-레지스트 용액은 제1의 층간 절연층(14) 위로 확산되고, 제1의 층간 절연층(4)은 포토레지스트층으로 덮혀진다. 패턴된 상은 필요에 따라 포토레지스트층으로 전사되고 제1의 층간 절연층(4) 위에 포토레지스트 에칭 마스크(도시 생략)를 형성하기 위해 현상된다. 포토레지스트 에칭 마스크는 하부 배선(3a/3b) 위의 제1의 층간 절연층(4)의 일부분을 부식액에 노출시키고, 하부 관통 홀(4a/4b)은 제1의 층간 절연층(4) 내에 형성된다. 하부 관통 홀(4a/4b)은 하부 배선(3a/3b)의 각 상부 표면에까지 미치고, 하부 배선(3a/3b)은 각 하부 관통 홀(4a/4b)을 향하고 있다.
상기 제1의 층간 절연층(4) 위에는 텅스텐이 배치된다. 이 텅스텐은 하부 관통 홀(4a/4b)을 충진시키고 텅스텐층(도시 생략)으로 팽창된다. 텅스텐층은 에칭 마스크없이도 균일하게 완전히 에칭되고, 도 1a에 도시한 바와 같이 하부 관통 홀(4a/4b)에 텅스텐 플러그(5a, 5b)만이 남겨진다.
이어서, 도 1a에 도시한 구조물의 전체 표면 위에 도전성 물질이 배치되고, 제1의 층간 절연층(4) 및 텅스텐 플러그(5a/5b)가 도전성층으로 덮힌다. 이 도전성층 위로 포토레지스트 용액이 확산되고, 도전성층은 포토레지스트층으로 덮힌다. 패턴된 상은 필요에 따라 포토레지스트층에 전사되고, 이 도전성층 위에 포토레지스트 에칭 마스크(도시 생략)을 형성하기 위해 현상된다. 포토레지스트 에칭 마스크는 부식액에 의해 그 일부가 노출되고, 도전층은 패턴되어 중간층 배선(6a) 및 도트 패턴(6b)으로 된다. 중간층 배선(6a)은 텅스텐 플러그(5a)와 접촉 상태로 유지되고, 하부 배선(3a)에 전기적으로 접속된다. 도트 패턴(6b)은 텅스텐 플러그(5b) 보다 약간 폭이 크며 이 플러그와 접촉 상태로 유지된다. 이러한 상태로 얻어진 구조물이 도 1b에 도시되어 있다.
절연 물질은 플라즈마 이용 화학 기상 증착에 의해 중간층 배선(6a) 및 도트 패턴(6b) 위에 피착되고, 중간층 배선(6a) 및 도트 패턴(6b)은 제2 층간 절연층(7)으로 덮힌다.
제2 층간 절연층(7) 위에 포토레지스트 용액이 확산되고, 제2의 층간 절연층(7)은 포토레지스트층으로 덮힌다. 패턴된 상은 필요에 따라 포토레지스트층에 전사되고 제2의 층간 절연층(7) 위에 포토레지스트 에칭 마스크(도시 생략)를 형성하기 위해 현상된다. 포토레지스트 에칭 마스크는 중간층 배선(6a) 및 도트 패턴(6b) 위의 제2의 층간 절연층(7)의 일부분이 부식액에 노출되고 상부 관통 홀(7a/7b)은 제2의 층간 절연층(7) 내에 형성된다. 상부 관통 홀(7a/7b)은 중간층 배선(6a)의 상부 표면 및 도트 패턴(6b)의 상부 표면에 각각 달한다.
제2의 층간 절연층(7) 위에 텅스텐이 배치된다. 텅스텐은 상부 관통 홀(7a/7b)을 충진시키고, 텅스텐층(도시 생략)으로 팽창된다. 텅스텐층은 에칭 마스크없이도 균일하게 완전히 에칭되고 상부 관통 홀(7a/7b) 각각에는 텅스텐 플러그(8a/8b)만이 남게 된다.
이어서, 이 구조물의 전체 표면 위에 도전 물질이 피착되고, 제2의 층간 절연층(7) 및 텅스텐 플러그(8a/8b)가 도전층으로 덮힌다. 도전층 위에 포토레지스트 용액이 확산되고 도전층은 포토레지스트층으로 덮힌다. 패턴된 상은 필요에 따라 포토레지스트층으로 전사되고, 이 도전층 위에 포토레지스트 에칭 마스크(도시 생략)를 형성하기 위해 현상된다. 포토레지스트 에칭 마스크는 부식액에 도전층의 일부가 노출되고, 도전층은 도 1c에 도시한 바와 같이 패턴되어 상부 배선(9a) 및 (9b)이 된다.
상부 배선(9a)은 텅스텐 플러그(7a)를 통해 중간층 배선(6a)에 접속되고, 중간층 배선(6a)은 텅스텐 플러그(4a)를 통해 하부 배선(3a)에 접속된다. 텅스텐 플러그(8b), 도트 패턴(6b) 및 텅스텐 플러그(5b)는 상부 배선(9b)과 하부 배선(3b) 사이에 신호 경로를 제공한다. 따라서, 하부 배선(3a, 3b)은 선택적으로 제2 기억부 및 제3 기억부상으로 연장하고, 종래 기술의 다중층 배선 구조는 도트 패턴(6b)에 의해 설계 작업의 융통성을 향상시킨다.
그러나, 종래 기술의 다중층 배선 구조에서는 도트 패턴(6b)이 배선 배열의 발전에 장애를 초래하고 있다는 점에서 문제가 있다. 보다 상세하게 말하면, 도트 패턴(6b)이 너무 작아서 광학적 패턴 전사에서의 집속 마진이 중간층 배선(6a)의 집속 마진 보다 작게 된다. 도트 패턴(6b)에 대한 패턴 상을 정확히 포토레지스트층으로 전사시키기 위해서, 도트 패턴(6b)이 중간층 배선(6b)의 폭보다 폭이 넓게 설계되어 있다. 상부 배선에 접속된 하부 배선이 증가되면, 도트 패턴(6b)이 제2 기억부의 면적을 실질적으로 점유해 버려 중간층 배선(6a)의 증가를 제한한다.
도트 패턴(6b)에 의한 다른 문제는 제조 수율이 낮다는 것이다. 상술한 바와 같이, 도트 패턴을 매우 작다. 이것은 도트 패턴에 대한 포토레지스트 에칭 마스크 부분이 매우 작다는 것을 또한 의미한다. 포토레지스트 에칭 마스크와 도전층간의 이러한 폭이 좁은 접촉 영역으로 인해 이들간의 밀착성이 약하게 되어 포토레지스트 에칭 마스크 부분이 에칭시에 쉽게 박리되는 경향이 있다. 이러한 손실 부분은 부식액이 도전성 물질을 제거해버려 도트 패턴이 형성되지 않게 된다. 또한, 포토레지스트 부분은 에칭될 도전층의 영역에 밀착되는 경향이 있어서, 예를 들면, 중간층 배선간에 바람직하지 못한 쇼트 회로가 발생하게 된다. 이로 인해 제조 수율이 삭감된다.
이와 같이, 도트 패턴(6b)은 배선 배열의 발전에 장애를 초래하며, 제조 수율을 낮게 하는 원인이 된다. 그래서, 도트 패턴(6b)을 단순히 종래 기술의 중간층 배선 구조물로부터 제거해 버려도, 변형된 중간층 배선 구조에서도 여전히 문제가 생기게 되다.
도 2는 도트 패턴(6b)이 없는 중간층 배선 구조를 나타낸다. 도 2에 도시된 다중층 배선 구조의 배선 및 절연층에 대해서는 설명없이 종래 기술의 다중층 배선 구조에 대응하는 배선 및 층을 나타내는 참조 번호를 병기하였다. 도면 참조 번호(10)는 관통 홀(7a, 7b)을 위한 포토레지스트 에칭 마스크이고, 도트 패턴(6b)는 제거되었다.
제2의 층간 절연층(7)의 에칭 동안, 관통 홀(7a)의 폭이 너무커서 과에칭에 의해서만 중간층 배선(6b)을 노출시킬 수 있다. 이것은 다른 관통 홀(7b)이 중간층 배선(6a)보다 더 깊은 텅스텐 플러그(5b)에 미칠 때까지 에칭이 계속되었기 때문이다. 에칭 동안 반응 생성물에는 중간층 배선(6a)의 표면이 오염되어 중간층 배선(6a)과 텅스텐 플러그(8a)간의 접촉을 악화시킨다.
본 발명의 중요한 목적은 그의 다중층 배선 구조로 인해 제작자가 열화없이 고실장 밀도로 배선을 배열할 수 있는 반도체 집적 회로 장치를 제공하는 것이다.
또한, 본 발명의 중요한 목적은 도트 패턴이 없는 다중층 배선 구조에 신뢰성 있는 적층식 상호접속부를 형성하는 공정을 제공하는 것이다.
상기한 목적을 달성하기 위해, 본 발명은 도전성 플러그를 층간 절연층 위로 돌출시켜 형성하여 도전성 플러그의 높이를 층간 절연층 위의 배선과 동일하게 하는 것을 제안한다.
본 발명에 따른 반도체 집적 회로 장치는, 집적 회로의 일부분을 형성하는 적어도 하나의 회로 부품, 상기 집적 회로에 접속된 다중층 배선 구조를 구비하며, 하부층 도전 경로, 상기 하부층 도전 경로를 커버하며 상기 하부층 도전 경로의 상부면에 미치는 제1 관통 홀을 갖는 제1의 층간 절연층, 상기 하부층 도전 경로의 상부면과 접촉 상태로 유지되도록 제1 관통 홀을 충진시키며 특정한 간격만큼 상기 제1의 층간 절연층 위로 돌출하는 제1 도전 플러그, 상기 제1 도전 플러그의 상기 하나의 상부면과 거의 동일 평면에 상부면을 형성하도록 상기 제1 도전 플러그의 하나에 접속된 적어도 하나의 중간층 배선, 적어도 하나의 중간층 배선 및 제1 도전 플러그를 커버하며 상기 제1 도전 플러그의 다른 하나의 상부면에 미치는 적어도 하나의 제2 관통 홀을 갖는 제2의 층간 절연층, 상기 적어도 하나의 제2의 관통 홀을 충진시키며 상기 제1의 도전성 플러그의 상기 다른 하나의 상기 상부면과 접속 상태로 유지된 적어도 하나의 제2 도전성 플러그, 및 상기 제2의 층간 절연층 상에 형성되며 상기 적어도 하나의 제2의 도전성 플러그의 상부면과 접촉 상태로 유지된 적어도 하나의 상부층 배선을 포함한다.
본 발명의 다른 양태에 따른 다중층 배선 구조의 제조 공정은, a) 반도체 기판을 준비하는 단계, b) 상기 반도체 기판에 하부층 도전 경로를 형성하는 단계, c) 적어도 중간층 배선의 두께만큼 제1의 층간 절연층보다 두꺼운 초기 층간 절연층으로 상기 하부층 경로를 커버링하는 단계, d) 상기 초기의 층간 절연층에 상기 하부층 도전 경로의 상부면에 미치는 제1의 관통 홀을 형성하는 단계, e) 상기 하부층 도전 경로의 상부면과 접촉 상태로 유지된 제1 도전 플러그로 제1의 관통 홀을 충진하는 단계, f) 상기 제1의 도전성 플러그의 상부 부분을 제1의 층간 절연층의 상부면보다 돌출시키기 위해 적어도 상기 중간층 배선의 두께만큼 상기 초기 층간 절연층을 균일하게 에칭하는 단계, g) 상기 제1의 도전성 플러그 중 상기 하나의 플러그의 상부면과 거의 동일 평면에 있도록 상부면을 형성하는 방식으로 상기 제1의 도전성 플러그 중의 하나와 접촉되도록 상기 제1의 층간 절연층 위에 중간층 배선을 형성하는 단계, h) 상기 중간층 배선 및 제1의 도전성 플러그를 제2의 층간 절연층으로 커버링하는 단계, i) 상기 중간층 배선의 상부면 및 상기 제1 도전성 플러그의 다른 상부면에 미치는 제2 관통 홀을 형성하는 단계, j) 상기 중간층 배선의 상부면 및 상기 제1 도전성 플러그의 상기 다른 플러그의 상부면과 접촉 상태를 유지된 제2의 도전성 플러그로 제2의 관통 홀을 충진하는 단계, 및 k) 상기 제2의 도전성 플러그의 상부면과 접촉 상태로 유지되도록 상기 제2의 층간 절연층 위에 상부층 배선을 형성하는 단계를 포함한다.
중간층 배선은 다른 제2의 도전성 플러그를 통해 상기 제2의 층간 절연층 상에 형성된 다른 상부층 배선에 접속될 수 있다.
도 1a 내지 도 1c는 종래 기술의 다중층 배선 구조의 제조 공정의 필수적 단계를 나타내는 단면도.
도 2는 도 1c에 도시된 종래 기술로부터 변형된 다중층 배선 구조의 구조를 나타내는 단면도.
도 3a 내지 3h는 본 발명에 따른 반도체 집적 회로 장치를 제조하는 공정 순서를 나타내는 단면도.
도 4a 및 도 4b는 본 발명에 따른 다른 공정 순서의 필수적 단계를 나타내는 단면도.
도 5는 본 발명에 따른 반도체 집적 회로 장치의 구조를 나타내는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판
15a/15b; 41c/41d : 하부층 도전 경로
16a/16b : 제1 관통 홀
16' : 제1 층간 절연층
17a/17b; 45a/45b : 제1 도전 플러그
18a; 46a : 중간층 배선
20; 44 : 제2 층간 절연층
22b; 46b : 제2 도전 플러그
23b; 47 : 상부 배선
본 발명에 따른 공정의 특징 및 이점은 첨부 도면과 관련하여 설명하는 이하의 설명으로부터 보다 용이하게 이해될 것이다.
도 3a 내지 도 3h는 본 발명에 따른 반도체 집적 회로 장치를 제작하는 공정을 예시하고 있다. 제작 공정은 p형 실리콘 기판과 같은 반도체 기판(11)을 준비하는 것으로부터 시작된다. 상기 반도체 기판(11)의 주표면 상에 필드 산화물층(12)이 선택적으로 성장되고 이 산화물층은 복수의 활성 영역을 규정한다. 복수의 활성 영역은 집적 회로의 회로 부품에 향상되지만, 도 3a 내지 3h는 도면의 간단화를 위해 하나의 활성 영역만을 나타내고 있다.
활성 영역 중 하나는 전계 효과 트랜지스터(13)에 할당되며, 전계 효과 트랜지스터(13)는 다음과 같이 활성 영역 위에서 제조된다. 먼저, 게이트 산화물층(13a)이 열적으로 성장되고 구조물의 전표면 위에 도전층이 피착된다. 이 도전층은 패턴되어 게이트 전극(13b)으로 되고, n형 불순물은 게이트 전극(13b)과의 자기 정열 방식으로 활성 영역 속으로 약간 도입된다. 절연 물질은 구조물의 전체 표면 위에 피착되며 게이트 전극(13b)의 양측면에 측벽 스페이서를 형성하도록 에칭 마스크없이 이방성 에칭된다. N형 도펀트 불순물은 측벽 스페이서와의 자기 정합 방식으로 활성 영역에 다량으로 도입되며 두껍게 도프된 n형 영역은 약하게 도프된 n형 영역과 부분적으로 중첩된다. 두껍게 도프된 n형 영역 및 약하게 도프된 n형 영역은 n형 소스 및 드레인 영역(13c, 13d)을 형성한다. 게이트 절연층(13a), 게이트 전극(13b) 및 n형의 소스 및 드레인 영역(13c, 13d)는 대개 전계 효과 트랜지스터(13)를 구성한다.
이어서, 절연 물질이 전계 효과 트랜지스터(13) 및 필드 산화물층(12) 위에 배치되고 하부 절연층(14)을 형성한다. 이후에, 알루미늄 혹은 알루미늄 합금이 하부 절연층(14) 위에 배치되어 알루미늄층을 형성한다. 포토레지스트는 알루미늄층 위로 확산되어 상기 하부 절연층(14)에 포토레지스트층을 형성한다. 하부층 배선에 대한 패턴상은 포토레지스트층으로 광학적으로 전사되고, 포토레지스트층은 포토레지스트 마스크(도시 생략) 속에 현상된다. 포토레지스트 에칭 마스크는 선택적으로 부식액에 알루미늄층을 노출시키고, 알루미늄층은 패턴되어 도 3a에 도시한 하부층 배선(15a, 15b)으로 된다. 하부층 배선(15a, 15b)은 집적 회로의 소정의 회로 부품에 전기적으로 접속된다.
이어서, 실리콘 산화물이 플라즈마 이용 화학적 기상 증착법에 의해 하부층 배선(15a/15b) 및 하부 절연층 위에 피착되고, 하부층 배선(15a/15b)은 초기 층간 절연층(16)으로 덮힌다. 초기 층간 절연층(16)은 중간층 배선의 두께만큼 제1의 층간 절연층(16')보다 두껍다. 예를 들면, 제1의 층간 절연층(16')이 1 마이크론 두께이면, 중간층 배선은 0.5 마이크론 두께이고, 초기 층간 절연층(16)은 하부층 배선(15a/15b) 위에 1.5 마이크론으로 피착된다.
이어서, 포토레지스트가 초기 층간 절연층(16) 위로 확산되고 이 초기 층간 절연층(16) 위에 포토레지스트층을 형성한다. 관통 홀의 패턴상은 광학적으로 포토레지스트층으로 전사되고, 포토레지스트층은 포토레지스트 마스크(도시 생략) 속으로 현상된다. 포토레지스트 에칭 마스크는 부식액에 선택적으로 초기 층간 절연층(16)을 노출시키고, 관통 홀(16a/16b)은 도 3b에 도시한 바와 같이, 초기 층간 절연층(16) 내에 형성된다.
이어서, 선택적 화학 기상 증착법 혹은 블랭킷 화학 기상 증착법을 사용하여 구조물의 전면 위로 텅스텐이 배치된다. 텅스텐은 관통 홀(16a/16b)을 충전시키며 초기 층간 절연층(16) 위의 텅스텐층으로 팽창된다. 이 텅스텐층은 초기 층간 절연층(16)이 다시 노출될 때까지 마스크없이 균일하게 완전 에칭된다. 결국, 텅스텐 플러그(17a, 17b)가 관통 홀(16a, 16b)에 각각 남겨진다. 텅스텐의 피착에 앞서, 티타늄 질화물 또는 티타늄 질화물막 및 티타늄의 적층된 층이 초기 층간 절연층(16) 및 관통 홀(16a/16b)에 노출된 하부층 배선(15a/15b)의 상부면 상에 형태 및 구조적 관계로 형성될 수 있다.
이어서, 도 3c에 도시한 최종의 구조물이 에칭 마스크가 없는 경우 텅스텐보다는 오히려 실리콘 산화물에 큰 선택성을 갖는 부식액에 노출되고, 초리 층간 절연층(16)의 두께는 중간층 배선의 두께만큼 감소된다. 반응성 이온 에칭이 사용되는 경우 부식액은 CF4및 CHF3을 포함할 수 있다.
제1의 층간 절연층(16')은 초기 층간 절연층(16)으로부터 형성되므로, 텅스텐 플러그(17a, 17b)는 도 3d에 도시한 바와 같이 제1의 층간 절연층(16')에서 돌출한다. 돌출 부위의 높이는 제1의 층간 절연층(16')상의 중간층 배선의 두께와 대략 동일하다.
이어서, 알루미늄 혹은 알루미늄 합금이 450℃에서의 스퍼터링에 의해 제1의 층간 절연층(16') 위에 배치된다. 고온 스퍼터링은 알루미늄 혹은 알루미늄 합금의 유동율을 향상시키며, 알루미늄 또는 알루미늄 합금은 텅스텐 플러그(17a/17b)의 상부면과 거의 동일 평면에 놓이는 편평한 면을 생성한다. 결국, 알루미늄층(18)이 제1의 층간 절연층(16') 위로 확산된다.
포토레지스트는 알루미늄층(18)의 전표면 위에 확산되고, 포토레지스트층으로 형성된다. 중간층 배선의 패턴상은 광학적으로 포토레지스트층에 전사되고, 포토레지스트층은 포토레지스트층의 현상을 통해 포토레지스트 에칭 마스크(19) 속에 형성된다. 포토레지스트 에칭 마스크(19)는 중간층 배선용으로서 사용된 알루미늄층(18)의 일부분만을 커버하며 도 3e에 도시한 바와 같이 텅스텐 플러그(17b) 주의의 알루미늄층(18)의 다른 부분은 커버하지 않는다.
포토레지스트 에칭 마스크(19)를 사용하면, 알루미늄층(18)은 CCl4, BCl3, Cl2와 같은 가스성 부식액 또는 이의 가스성 혼합물에 노출된다. 가스성 부식액은 알루미늄/알루미늄 합금과 텅스텐간에서 큰 선택성을 갖고, 알루미늄층(18)을 선택적으로 제거한다. 결국, 중간층 배선이 제1의 층간 절연층(16')상에 남게 된다. 중간층 배선들(18a) 중 하나는 텅스텐 플러그(17a)에 접속되고, 중간층 배선(18a)의 상부면은 텅스텐 플러그(17a)와 동일 평면에 놓인다. 알루미늄 또는 알루미늄 합금은 다른 텅스텐 플러그(17b) 주위에서 제거되고 텅스텐 플러그(17b)는 다시 제1의 층간 절연층(16') 위의 스페이스에 노출된다. 이렇게 얻어진 최종의 구조물이 도 3f에 도시되어 있다. 비록 도 3f에는 도시되어 있지 않지만, 중간층 배선(18a)은 집적 회로의 회로 부품들 중의 하나에 전기적으로 접속된다.
이어서, 실리콘 산화물이 구조물의 전면위에 피착되고, 중간층 배선(18a) 및 텅스텐 플러그(17a/17b)가 실리콘 산화물의 제2 층간 절연층(20)으로 덮힌다.
포토레지스트 용액이 제2의 층간 절연층(20) 위로 확산되어 포토레지스트층을 형성한다. 관통 홀에 대한 패턴상이 광학적으로 포토레지스트층에 전사되어 포토레지스트 에칭 마스크(21)가 현상을 통해 포토레지스트층으로부터 형성된다.
포토레지스트 에칭 마스크(21)는 반응성 이온 에칭 시스템의 반응 챔버 속으로 도입된 CF4및 CHF3을 포함하는 가스성 부식액에 제2의 층간 절연층(20)의 일부분을 노출시키며, 관통 홀(20a, 20b)은 제2의 층간 절연층(20) 내에 형성된다. 중간층 배선(18a)의 상부면은 관통 홀(20a)에 노출되고, 텅스텐 플러그(17b)의 상부면은 다른 관통 홀(20b)에 노출된다. 이렇게 얻어진 구조물이 도 3g에 예시되어 있다.
반응성 이온 에칭은 중간층 배선(18a)의 상부면 및 텅스텐 플러그(17b)의 상부면에서 종단되며, 관통 홀(20a, 20b)의 깊이는 동일하다. 이러한 이유로 인하여, 과에칭이 발생되지 않고, 바람직하지 못한 반응 생성물이 종래 기술의 것보다 적게 된다.
이어서, 텅스텐이 구조물의 전면 위에 배치된다. 텅스텐은 관통 홀(20a, 20b)을 충진시키며 제2의 층간 절연층(20) 위에 텅스텐층으로 팽창된다. 티타늄 질화물 또는 티타늄 질화물/티타늄의 보호층이 형태 구조적으로 텅스텐의 피착 전에 제2의 층간 절연층(20)의 표면을 따라 형성될 수 있다.
텅스텐층은 제2의 층간 절연층(20)이 다시 노출될 때까지 에칭 마스크없이 균일하게 완전 에칭된다. 텅스텐 플러그(22a, 22b)는 관통 홀(20a, 20b) 각각에 남게 되고, 텅스텐 플러그(17b, 22b)는 본 발명에 따른 적층된 상호접속부를 결합 상태로 형성한다.
이어서, 도전 물질이 구조물의 전면 위에 피착된다. 도전 물질이 관통 홀(20a, 20b) 내에 충전되어 도전층으로 팽창된다. 포토레지스트 용액이 도전층 위로 확산되어 포토레지스트층을 형성한다. 상부층 배선의 패턴상은 광학적으로 포토레지스트층으로 전사되고, 포토레지스트 에칭 마스크는 현상을 통해 포토레지스트층으로부터 형성된다. 포토레지스트 에칭 마스크를 사용하면, 도전층은 도 3h에 도시한 상부층 배선(23a, 23b)을 형성하도록 선택적으로 완전히 에칭된다. 상부층 배선(23a, 23b)은 텅스텐 플러그(22a, 22b) 각각과 접촉 상태로 유지되며, 집적 회로의 회로 부품과 전기적으로 접속된다. 이 도전 물질은 알루미늄 또는 알루미늄 합금일 수 있다. 상부층 배선(23a, 23b)은 패시베이션층으로 덮히며, 이 패시베이션층은 다중층 배선 구조를 완료한다.
가령, 하부층 배선(15a, 15b)은 하부층 도전 경로로서 작용하며, 제1의 도전 플러그는 각각 텅스텐 플러그(17a, 17b)로 이루어진다. 텅스텐 플러그(22b)는 적어도 하나의 제2 도전 플러그로서 작용한다.
상술한 설명으로부터 자명하듯이, 텅스텐 플러그(17b)보다 폭이 넓은 도트 패턴은 다중층 배선 구조에 포함되지 않고, 제작자는 제1의 층간 절연층(16') 위에 다수의 중간층 배선을 고실장 밀도로 배열할 수 있다.
중간층 배선용 포토레지스트 에칭 마스크는 접촉 영역의 폭이 넓기 때문에 알루미늄층에 강하게 부착된다. 포토레지스트는 부분적으로 박리 되지 않고, 포토레지스트 에칭 마스크에 의해 부식액에 알루미늄층을 정확히 패턴한다.
중간층 배선(18a)의 높이는 텅스텐 플러그(17b)와 같은 높이에 있으며, 관통 홀(20a/20b)에 대한 에칭동안 과에칭이 발생되지 않는다. 이러한 이유에 의해, 생산 수율이 향상되고 이러한 높은 생산 수율로 인해 반도체 집적 회로 장치의 제조 경비가 감소된다.
도 4a 및 4b는 본 발명에 따른 반도체 집적 회로 장치를 제작하는 다른 공정의 필수적인 단계를 나타내고 있다. 제2 실시예를 이루는 공정은 텅스텐 플러그(17a, 17b)를 제1의 층간 절연층(16') 위로 돌출시키는 단계까지는 제1 실시예와 동일하다. 이러한 이유 때문에, 반도체 기판, 필드 절연층, 하부 절연층, 하부층 배선, 제1의 층간 절연층 및 텅스텐 플러그에 대해서는 상세한 설명없이 제1 실시예에 대응하는 부품을 나타내는 도면 참조 버호를 병기하였다.
제1의 층간 절연층(16')으로부터 텅스텐 플러그(17a/17b)의 상부 부분을 돌출시키기 위해 초기 층간 절연층(16)을 균일하게 에치백할 때, 표준 스퍼터링 혹은 표준 증착법에 의해 제1의 층간 절연층(16') 위에 도전 물질을 피착하고, 도전층(31)은 형태 구조적으로 제1의 층간 절연층(16') 위로 연장된다. 도전층(31)은 도 4a에 도시한 바와 같이 부분적으로 텅스텐 플러그(17a, 17b) 위로 돌출된다.
도전층(31)은 기계적 연마 또는 화학적 기계적 연마 처리되고, 이러한 기계적 연마 혹은 화학적/기계적 연마로 인해 편평하고 부드러운 면이 생성된다. 도전층(31')의 편평한 상부면은 도 4b에 도시한 바와 같이 텅스텐 플러그(17a/17b)의 상부면과 동일 평면에 있게 된다. 따라서 제2 실시예에서는 고온 스퍼터링이 필요없게 되고, 집적 회로의 회로 부품은 고온 스퍼터링 동안의 열에 의한 영향을 받지 않는다.
편평하고 부드러운 면의 생성 후에, 이 공정은 도 3e에 도시한 도전성층을 패턴하는 단계로 복귀되어 제1 실시예와 관련하여 기술된 단계가 계속된다.
제2 실시예를 통해서는 제1 실시예의 모든 이점을 달성할 수 있다. 기계적 연마 또는 화학적 기계적 연마로 중간층 배선의 두께 및 텅스텐 플러그(17a/17b)의 상부 부분들의 높이를 결정할 수 있다. 이것은 초기 층간 절연층의 감소 및 제1의 층간 절연층(16') 상에 배치된 도전층의 두께를 정확히 제어하는데 필요하지 않다. 이것은 제2 실시예의 공정이 제1 실시예보다 공정 제어성면에서 우수하다는 것을 의미한다. 양호한 제어성은 제조 수율을 향상시킨다.
본 발명의 특정한 실시예를 예시하였지만, 본 기술 분야에 숙련자라면 본 발명의 정신 및 영역을 이탈하지 않고 다양한 변화 및 변경이 있을 수 있음이 자명함을 알 수 있을 것이다.
예를 들면, 본 발명은 3층의 배선 구조 이상에도 적용될 수 있으며 플러그는 텅스텐만으로 제한되지 않는다.
본 발명에 따른 적층된 상호접속부는 불순물 영역과 배선간의 전기적 접속에 유용하다. 도 5는 본 발명에 따른 반도체 집적 회로 장치를 나타내고 있다. 전계 효과 트랜지스터(41)는 p형 실리콘 기판(42) 위에서 제조되며, 게이트 절연층(41a), 게이트 전극(41b), n형 소스 및 드레인 영역(41c/41d)는 전계 효과 트랜지스터(41)를 결합 관계로 형성한다. 제1 및 제2 층간 절연층(43, 44)은 실리콘 기판(42) 위에 적층되며, 도전성 플러그(45a, 45b)는 n형 소스 및 드레인 영역(41c, 41d) 각각과 접촉 관계로 유지된다. 도전성 플러그(45a, 45b)는 제1의 층간 절연층(43)으로부터 부분적으로 돌출된다. 중간층 배선(46a)은 도전성 플러그(45a)에 접속되고 다른 도전성 플러그(46b)는 도전성 플러그(45b)와 함께 적층된 상호접속부를 형성한다. 도전성 플러그(46b)는 상부층 배선(47)과 접촉 관계로 유지되고, 적층된 상호접속부는 n형 드레인 영역(41d)과 상부층 배선(47)간에 전기적 경로를 제공한다. 패시베이션층(48)은 상부층 배선(47)을 커버한다. 따라서, 적층된 상호접속부는 n형의 드레인 영역(41d)과 상부층 배선(47)간에 전기적 경로를 제공한다.

Claims (9)

  1. 집적 회로의 일부분을 형성하는 적어도 하나의 회로 부품(13), 및
    상기 집적 회로에 접속된 다중층 배선 구조
    를 구비하며,
    하부층 도전 경로(15a/15b; 41c/41d),
    상기 하부층 도전 경로를 커버링하며 상기 하부층 도전 경로(15a/15b; 41c/41d)의 상부면에 이르는 제1 관통 홀(16a/16b)을 가진 제1의 층간 절연층(16'; 43),
    상기 하부층 도전 경로(15a/15b; 41c/41d)의 상기 상부면과 접촉 상태로 유지되도록 상기 제1 관통 홀(16a/16b)을 충진하는 제1 도전 플러그(17a/17b; 45a/45b),
    상기 제1 도전 플러그 중 하나(17a; 45a)에 접속된 적어도 하나의 중간층 배선(18a; 46a),
    상기 적어도 하나의 중간층 배선(18a; 46a) 및 상기 제1 도전 플러그(17a/17b; 45a/45b)를 커버링하며 상기 제1 도전 플러그의 다른 하나(17b; 45b)의 상부면에 이르는 적어도 하나의 제2 관통 홀(20b)을 가진 제2의 층간 절연층(20; 44),
    상기 적어도 하나의 제2 관통 홀을 충진하는 적어도 하나의 제2 도전 플러그(22b; 46b), 및
    상기 제2의 층간 절연층(20; 44)상에 형성되며 상기 적어도 하나의 제2 도전 플러그(22b; 46b)의 상부면과 접촉 상태로 유지된 적어도 하나의 상부 배선(23b; 47)
    을 포함하고,
    상기 제1 도전 플러그(17a/17b; 45a/45b)는 상기 제1 도전 플러그의 하나(17a; 45a)의 상부면이 상기 중간층 배선(18a; 46a)의 상부면과 거의 동일 평면에 있도록 특정한 간격만큼 상기 제1의 층간 절연층(16'; 43) 위로 돌출하고, 및
    상기 적어도 하나의 도전 플러그(22b; 46b)는 상기 제1 도전 플러그의 다른 하나(17b; 45b)의 상기 상부면과 접촉 상태로 직접 유지되는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제1항에 있어서, 상기 하부층 도전 경로는 하부 절연층상에 형성된 하부층 배선(15a/15b)인 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제1항에 있어서, 상기 적어도 하나의 중간층 배선(18a)은 상기 제2의 층간 절연층(20)에 형성된 다른 도전 플러그(22a)를 통해 다른 상부층 배선(23a)에 접속되는 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 다중층 배선 구조를 제조하는 공정에 있어서,
    a) 반도체 기판(11)을 준비하는 단계,
    b) 상기 반도체 기판에 하부층 도전 경로(15a/15b)를 형성하는 단계,
    c) 적어도 중간층 배선(18a)의 두께만큼 제1의 층간 절연층(16')보다 두꺼운 초기 층간 절연층(16)으로 상기 하부층 도전 경로(15a/15b)를 커버링하는 단계,
    d) 상기 초기 층간 절연층(16)에 상기 하부층 도전 경로(15a/15b)의 상부면에 미치는 제1의 관통 홀(16a/16b)을 형성하는 단계,
    e) 상기 하부층 도전 경로(15a/15b)의 상부면 각각과 접촉 상태로 유지된 제1의 도전 플러그(17a/17b)로 상기 제1의 관통 홀(16a/16b)을 충진하는 단계,
    f) 상기 제1의 도전 플러그(17a/17b)의 상부 부분을 상기 제1의 층간 절연층(16')의 상부면 위로 돌출시키기 위해 적어도 상기 중간층 배선(18a)의 두께만큼 상기 초기 층간 절연층(16)을 균일하게 에칭하는 단계,
    g) 상기 제1 도전 플러그의 하나(17a)의 상부면과 거의 동일 평면에 놓이는 상부면을 형성하는 방식으로 상기 제1 도전 플러그의 하나(17a)에 접속되게 상기 제1의 층간 절연층(16') 상에 상기 중간층 배선(18a)을 형성하는 단계,
    h) 상기 중간층 배선(18a) 및 상기 제1 도전 플러그(17a/17b)를 제2의 층간 절연층(20)으로 커버링하는 단계,
    i) 상기 중간층 배선(18a)의 상부면 및 상기 제1 도전 플러그의 다른 하나(17b)의 상부면 각각에 미치는 제2 관통 홀(20a/20b)을 형성하는 단계,
    j) 상기 중간층 배선(18)의 상부면과 상기 제1 도전 플러그의 다른 하나(17b)의 상부면 각각과 접촉 상태로 유지된 제2 도전 플러그(22a/22b)로 상기 제2 관통 홀(20a/20b)을 충진하는 단계, 및
    k) 상기 제2 도전 플러그(22a/22b)의 상부면 각각과 접촉 상태로 유지되도록 상기 제2의 층간 절연층(20) 상에 상부층 배선(23a/23b)을 형성하는 단계
    를 포함하는 것을 특징으로 하는 다중층 배선 구조 제조 공정.
  5. 제4항에 있어서, 상기 단계 g)는,
    g-1) 상기 제1 도전 플러그(17a/17b)의 상기 상부면과 거의 동일 평면에 놓이는 도전층(18)의 상부면을 형성하기 위해 고온 스퍼터링을 사용하여 상기 제1 층간 절연층(16')의 전면 위에 도전성 물질을 피착하는 단계,
    g-2) 상기 도전층(18)의 상부면 위의 상기 중간층 배선(18a)을 한정하는 포토레지스트 에칭 마스크(19)를 형성하는 단계, 및
    g-3) 상기 제1의 층간 절연층(16') 상에 상기 중간층 배선(18a)을 형성하기 위해 상기 포토레지스트 에칭 마스크(19)로 커버되지 않은 상기 도전층(18)의 일부분을 에칭하는 단계
    를 포함하는 것을 특징으로 하는 다중층 배선 구조 제조 공정.
  6. 제5항에 있어서, 상기 도전 물질은 알루미늄 및 알루미늄 합금 중 하나이며, 상기 고온 스퍼터링은 450℃에서 행해지는 것을 특징으로 하는 다중층 배선 구조 제조 공정.
  7. 제5항에 있어서, 상기 제1 도전 플러그(17a/17b)의 상부 부분의 높이는 상기 고온 스퍼터링에 의해 상기 도전층(18)의 상기 상부면이 상기 제 도전 플러그(17a/17b)의 상기 상부면과 거의 동일 평면에 놓이도록 상기 도전층(18)의 두께로 조정되는 것을 특징으로 하는 다중층 배선 구조 제조 공정.
  8. 제4항에 있어서, 상기 단계 g)는,
    g-1) 상기 제1의 층간 절연층(16')의 상부면 및 상기 제1 도전 플러그(17a/17b)의 상기 상부 부분 위로 형태 구조적으로 연장하는 도전층(31)을 형성하기 위해 상기 제1의 층간 절연층(16') 위에 도전 물질을 피착하는 단계,
    g-2) 상기 제1의 도전 플러그(17a/17b)의 상부면과 거의 동일 평면에 놓이는 상기 도전층의 상부면을 생성하기 위해 상기 도전층(31)을 연마하는 단계,
    g-3) 상기 도전층의 상부층 상의 상기 중간층 배선을 한정하는 포토레지스트 에칭 마스크를 형성하는 단계, 및
    g-4) 상기 제1 층간 절연층 상에 상기 중간층 배선을 형성하기 위해 상기 포토레지스트 에칭 마스크로 커버되지 않은 상기 도전층의 일부분을 에칭하는 단계
    를 포함하는 것을 특징으로 하는 다중층 배선 구조 제조 공정.
  9. 제7항에 있어서, 상기 도전 물질은 스퍼터링 및 증착 중 하나의 사용에 의해 피착되는 것을 특징으로 하는 다중층 배선 구조 제조 공정.
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