JPH039530A - Ｍｏｓ電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ゲートおよびソースとドレインを自己整合的
にシリサイド化することにより、低抵抗化を図るＭＯ３
電界効果トランジスタ（以後ＭＯＳＦＥＴと記す）の製
造方法に関するものである。

従来の技術 従来のＭＯＳＦＥＴの製造方法を第２図に示した工程断
面図を参照して説明する。Ｐ型の半導体基板１にＮ型の
ウェル３を形成し、半導体基板１の表面に、フィールド
絶縁膜２を選択的に形成し、フィールド絶縁膜２に囲ま
れた活性領域にゲート酸化膜６を形成し、ゲート酸化膜
６の上に多結晶シリコン膜を形成し、リンドープ後パタ
ーニングによりゲート電極５を形成し、ゲート電極の側
面にサイドウオールスペーサ４を形成する（第２図Ａ）
。さらに、多結晶シリコンのゲート電極５の表面と、ソ
ースとドレインが形成される半導体基板１の表面の自然
酸化膜を除去し、金属チタン７を堆積し、連続してその
上部にアモルファスシリコン８を堆積する（第２図Ｂ）
。フォトリソグラフィーによりアモルファスシリコン８
をパタニングする（第２図Ｃ）。

次に窒素雰囲気中で急速熱処理（ＲＴＡ　：　Ｒａｐｉ
ｄＴｈｅｒｇ＋ａｌ　　Ａｎｎｅａｌｉｎｇ）すること
（こより、シリコンと接触する金属チタン７をシリサイ
ド化してチタンシリサイド（ＴｉＳｉｘ）９とし、酸化
シリ水素水の混合液等により、選択的に、チタンシリサ
イド９を残し、窒化チタン１０のみを除去し、チタンシ
リサイド９の低抵抗化のため、前述のＲＴＡよりも高温
のＲＴＡを行い、続いてボロンイオンの注入により、Ｍ
ＯＳＦＥＴのソース１４とドレイン１５を形成する（第
２図Ｅ）。続いてその上部に層間絶縁膜１１（多層）を
堆積し、ＭＯＳＦＥＴのソースとドレインに注入した不
純物の活性化のための熱処理を加える（第２図Ｆ）。さ
らに、コンタクト開口部を開け、ノくリアメタル１２と
この上に形成したシリコンを含んだアルミニウム１３に
より上部配線を形成する（第２図Ｇ）。

以上のように形成されたＭＯＳＦＥＴの製造方法によれ
ば、ＭＯＳＦＥＴのゲートおよびソース／ドレインが自
己整合的にシリサイド化されるために低抵抗化され、デ
バイスの高速化が図られる。また、ソースとドレインを
配線として利用することかでき、さらに、第２図Ｃで示
したアモルファスシリコン８のバターニング工程におい
て、フィールド絶縁膜２の上にもアモルファスシリコン
８を残しておくため、チタンシリサイド層９を延長する
ことができ、設計上のコンタクト開口部についての制約
を緩和することができ、チップサイズが縮小できる等の
利点がある。

発明が解決しようとする課題 しかしながら、上記従来のＭＯＳＦＥＴの製造方法によ
れば、−回のチタン堆積工程と、−回のシリサイド化工
程により、シリサイド層を形成しているために、ゲート
電極５の多結晶シリコン上のシリサイド層の膜厚は、ソ
ースとドレイン上に形成されたシリサイド層の膜厚の制
限（拡散層深さに応じ、シリサイド層の膜厚は制約され
る）により制約されるために、十分にシート抵抗を下げ
るという効果を得ることができない。さらに、ソースと
ドレインの活性化のための熱処理によって、シリサイド
の形状が劣化し、シート抵抗のばらつきが増大するとい
う問題があった。

本発明は、上記従来の問題点を解決するもので、２回の
チタン堆積工程と、２回のシリサイド化工程を備え、ソ
ースとドレイン上のシリサイド層の膜厚の制約に無関係
にゲート電極の多結晶シリコン上のシリサイド層を２層
構造（ＴｉＳｉ２／Ｔ　ｉ　Ｎ／Ｔ　ｉ　Ｓ　ｉ２　／
Ｐ　ｏ　ｌ　ｙ−８ｉ構造）にして低抵抗化し、さらに
、シート抵抗のばらつきも低減することができるＭＯＳ
ＦＥＴの製造方法を提供することを目的とするものであ
る。

課題を解決するための手段 この問題を解決するための本発明のＭＯＳＦＥＴの製造
方法は、２回のチタン堆積工程と、２回のシリサイド化
工程と、アモルファスシリコン堆積工程と、フォトリソ
グラフィーによるアモルファスシリコンのパターニング
工程と、アモルファスシリコンのドライエツチング工程
と、ソースとドレインの不純物の導入工程と、選択エツ
チング工程と、眉間絶縁膜（多層）形成後、ソースとド
レインの不純物の活性化の熱処理工程とを備えたもので
ある。

作用 本発明のＭＯＳＦＥＴの製造方法によると、２回目のシ
リサイド化により形成されるシリサイド層の膜厚は、ソ
ースとドレインの拡散層深さにより制約をうける１回目
のシリサイド化工程と無関係に、アモルファスシリコン
堆積膜厚とその後の金属チタン堆積膜厚により、決定す
ることができ、十分な厚みを得ることができる。このた
め十分にシート抵抗を下げるという効果を得ることがで
きる。さらに、ソースとドレインの活性化処理によって
シリサイドの形状が劣化して、シート抵抗のばらつきが
増大するという問題もな（なる。

実施例 以下、本発明の一実施例について、図面を参照しながら
説明する。第１図は、本発明の一実施例におけるＭＯＳ
ＦＥＴの工程断面図である。Ｐ型の半導体基板１にｎ型
の井戸（以下、Ｎ−ウェルと記す）３を形成し、さらに
、選択的にフィールド絶縁膜２を形成する。フィールド
絶縁膜２に囲まれた活性領域に、ゲート酸化膜６を２０
ｎｍ形成した後、多結晶シリコン５を４００ｎｍ堆積し
、９５０℃の温度で３０分間ＰＯＣｉ！ｚ拡散等により
リンドープした後、ゲート電極５としてパターニングす
る。さらにＣＶＤ法により、二酸化シリコンを２５０ｎ
ｍ全面に堆積し、二酸化シリコン膜を２５０ｎｍ異方性
エツチングすることにより、サイドウオールスペーサ４
を形成する（第１図Ａ）。

多結晶シリコンのゲート電極５の表面と、ソースとドレ
インとなるＰ型半導体基板表面の自然酸化膜を、たとえ
ば、フッ酸（ＨＦ）と水（Ｈ２Ｏ）を１＝５０にした液
に６０秒間のウェットエツチングさ、真空中にアルゴン
（Ａｒ）を導入して高周波を印加し、ＡｒイオンでＰ型
半導体基板表面をスパッタリングすることにより除去し
、同一真空装置内で、大気にさらすことな（連続で金属
チタン７を５０ｎｍ堆積する（第２ＡＦ）。

さらに、窒素雰囲気中で、６２５℃のＲＴＡを６０秒間
行うことにより、シリコンと接触している金属チタンを
シリサイド化してチタンシリサイド（ＴｉＳｉ）（）８
とし、二酸化シリコンと接触している金属チタンを窒化
して窒化チタン（ＴｉＮ）つとする。さらに、ソースと
ドレインを形成するために、イオン注入法により、加速
エネルギー１５ｋｅＶで、ドース量４　Ｘ　Ｉ　０１５
ｃｍ　”にて、ボｏンイオンを全面に注入する（第１Ａ
Ｆ）。さらに、Ｐ型半導体基板表面をＡｒイオンにより
、スパッタリングし、同一真空装置内で、連続で、アモ
ルファスシリコン１０を６０ｎｍ堆積する（第１ＡＦ）
。つづいてフォトリソグラフィー工程と、異方性エツチ
ング工程により、アモルファスシリコンＩＯのパターニ
ングを行う（第１ＡＦ）。さらに、Ｐ型半導体基板１の
表面をＡｒイオンにより、スパッタリングし、同一真空
装置内で、連続に金属チタン７１を３０ｎｍ堆積する（
第１ＡＦ）。

窒素雰囲気中で、６２５℃のＲＴＡを６０秒間行うこと
により、アモルファスシリコン１０と接触する金属チタ
ン７のみ、シリサイド化してチタンシリサイド８１とし
、残りの部分を窒化して窒化チタン９１とする（第１Ａ
Ｆ）。続いて、硫酸と過酸化水素水（Ｈ２Ｓｏ４　＋Ｈ
２０２）の混合液により、選択的に、チタンシリサイド
８１のみを残し、窒１ヒチタン９１を除去し、窒素雰囲
気中で、８２５℃のＲＴＡを６０秒間行うことにより、
安定なチタンダイシリサイド（ＴｉＳｉ２）を形成し、
抵抗値を下げろく第１ＡＦ）。さらにｙｆＩ間絶間膜縁
膜層）１１をたとえば、ＣＶＤ法により酸化シリコン膜
を１１００ｎ、続いてＣＶＤ法により窒化シリコン膜を
４０ｎｍ、続いて、ＣＶＤ法によりボロン（Ｂ）と燐（
Ｐ）を含んだ酸化シリコン膜（ＢＰＳＧ）を５００ｎｍ
堆積することにより形成したのち、電気炉により９００
℃３０分の熱処理を行い　ソース１４とドレイン１５の
不純物の活性化と、層間絶縁１！ｌ！１１の平坦化を行
う（第１図Ｉ）。さらに、フォトリソグラフィー工程と
、異方性エツチング工程によりコンタクト開口部を開け
、バリアメタル１２として、たとえば、金属チタンを５
ｎｍ、さらに、窒化チタンを１１００ｎ堆積し、続いて
、シリコン（Ｓｉ）を含んだアルミニウム１３を７００
　ｎｍ堆積し、フォトリソグラフィー工程と、異方性エ
ッヂング工程により、上部配線を形成する（第１図Ｊ）
。

以上のように形成された、ＭＯＳＦＥＴのゲート電極は
、多結晶シリコン上部は、Ｔｉ５ｉｚとＴｊＮおよびＴ
ｉＳｉ２の３層構造となり、ソースとドレインの拡散層
深さの制約を受けることなく、２回目のシリサイド化工
程における、アモルファスシリコン堆積膜厚と、金属チ
タン堆積膜厚の選択により、十分に低抵抗化ができる。

さらに、２層目のシリサイド層の膜厚を十分に厚くする
ことができるために、ソースとドレインの活性化熱処理
によって、シリサイドの形状が劣化し、シート抵抗のば
らつきが増大するという問題もない。

以上の実施例では、ＰＭＯ３ＦＥＴについて示したが、
ＮＭＯ３ＦＥＴについても運用でき、また、ＣＭＯ３Ｆ
ＥＴにも運用できる。

発明の効果 以上のように本発明は、半導体基板表面に作り込まれた
ＭＯＳＦＥＴのゲートとソースおよびドレインを自己整
合的にシリサイド化することにより低抵抗化し、高速化
を図るという従来の技術の目的を損うことなく、１回の
金属チタン堆積工程と、ＲＴＡによるシリサイド化工程
の追加により、ソースとドレインの拡散層深さの制約を
受けることな（、ゲート電極のみをさらに、ばらつきな
く低抵抗化でき、半導体回路素子の高速化を図る効果が
ある。

【図面の簡単な説明】

第１図は本発明ＭＯＳＦＥＴの製造方法の実施例を示す
工程断面図、第２図は従来のＭＯＳＦＥＴの製造方法を
示す工程断面図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・フィー
ルド絶縁膜、３・・・・・・Ｎ−ウェル、４・・・・・
・サイドウオールスペーサ、５・・・・・・ゲート（多
結晶シリコン）電極、６・・・・・・ゲート酸化膜、７
・・・・・・チタン（Ｔｉ）、８・・・・・・チタンシ
リサイド（ＴＩ　Ｓ　ｉｘ　）　、９・・・・・・窒化
チタン、１０・・・・・・アモルファスシリコン、１１
・・・・・・層間絶縁膜、１２・・・・・・バリアメタ
ル、１３・・・・・・シリコンを含んだアルミニウム（
Ａｅ−８ｉ）、１４・・・・・・ソース、１５・・・・
・・ドレイン。 、−ｐｙ手釦庫１斥 第１図 ７−−−す９ソ（Ｔｉ） ｉ　　１　　＋　　１　　＠Ｂ’ ？−−−テタソシシ′７伏ζＴＬＳｉｘ）ｆ・−ｔ４ｒ
：１−ｙｖｔｒＬｓノ １４−・−・クー２ １５−一犀レイノ

Claims (1)

【特許請求の範囲】
1. 半導体基板表面に、選択的に分離領域を形成し、同分離
   領域により囲まれた活性領域に、ゲート酸化膜を介して
   多結晶シリコンゲートを形成し、同多結晶シリコンゲー
   トの側面にサイドウォールスペーサを形成し、前記多結
   晶シリコンゲート表面と、ソースとドレインとなる前記
   半導体基板表面の自然酸化膜を除去したのち、第１の金
   属チタンを表面に堆積し、窒素雰囲気で熱処理を施して
   、シリコンと接触する前記第１の金属チタンをシリサイ
   ド化し、また酸化シリコンと接触する前記第１の金属チ
   タンを第１の窒化チタンとし、さらに不純物をイオン注
   入してソースとドレイン領域を形成し、続いてアモルフ
   ァスシリコンを全面に堆積し、フォトリソグラフィーに
   より、前記アモルファスシリコンを所定のパターニング
   にし、さらに第２の金属チタンを全面に堆積し、窒素雰
   囲気で熱処理を施して、先にパターニングした前記アモ
   ルファスシリコンと接触する前記第２の金属チタンをシ
   リサイド化してチタンシリサイドとし、前記第１の窒化
   チタンと接触する前記第２の金属チタンを第２の窒化チ
   タンとし、さらに、選択的な化学反応によるエッチング
   を行い、前記チタンシリサイドを残し、前記第１と第２
   の窒化チタンのみを除去し、チタンシリサイドの低抵抗
   化のため前述の熱処理よりも高温の熱処理を行ない、表
   面全域に層間絶縁膜を堆積し、前記ソースとドレイン領
   域に注入した不純物の活性化の熱処理を行うことを特徴
   とするＭＯＳ電界効果トランジスタの製造方法。