CN1189688A - 硅化物层和绝缘层之间不发生分离的半导体器件加工工艺 - Google Patents
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Abstract
掺杂剂杂质被离子注入进分配给场效应晶体管的有源区(60a/60b)中,其后,从掺杂区上的一个钛层(86)中形成硅化钛层(87—92);当掺杂剂杂质被离子注入进掺杂区中时,光刻胶离子注入掩模(76/81)防止没有分配给任何电路元件的一个宽非有源区(60c)被离子注入掺杂剂杂质,在宽非有源区上也生长出一层厚的硅化钛层(93);甚至当硅化钛层(87—93)热退火时,宽非有源区上的厚硅化钛层(93)也不会被严重地凝结,使得夹层绝缘层(97)很难从宽非有源区上的硅化钛层上脱落下来。
Description
本发明涉及一种半导体集成电路装置的加工工艺，更具体地说是涉及一种在硅化物层和绝缘层之间不发生分离的半导体器件加工工艺。
半导体集成电路在集成密度方面有了很大的提高，因此电路元件被小型化了。一个场效应晶体管具有一个薄栅电极和浅源/漏区，薄栅电极和浅源/漏区碰到的问题是电阻较大。大电阻阻碍了信号传播，使得集成电路不能达到所期望的信号处理速度。
为了减小电阻提出了一种自对准硅化物结构。钛被用在自对准硅化物结构中，因为硅化钛在目前所能得到的硅化物中具有最低的电阻率。图1A到1H显示了采用自对准硅化物结构加工MOS(金属-氧化物-半导体)场效应晶体管的现有技术工艺。
现有技术工艺从准备一个p型硅衬底1开始，在p型硅衬底1的表面部分形成了一个n型阱2。硅氧化物被选择性地生长在p型硅衬底1的主表面上，形成了一个场氧化物层3。场氧化物层3定义了一个分配给MOS场效应晶体管的有源区4和一个分配给一个刻划区的非有源区5。有源区4和非有源区5被热氧化以生长薄栅氧化物层6和7，并且在所得的半导体结构的整个表面上淀积多晶硅。在多晶硅层中引入磷以减小电阻率。
利用光刻技术将一个光刻胶蚀刻掩模(未示出)摹制在所得到的半导体结构上，利用干法蚀刻技术将多晶硅层选择性地除去。因而在薄栅氧化物层6/7上多晶硅层摹制了栅电极8和9的图案。光刻胶蚀刻掩模被除去。
利用光刻技术将一个光刻胶离子注入掩模10摹制在所得到的半导体结构上，n型阱2被光刻胶离子注入掩模10覆盖。磷被离子注入进p型硅衬底1中，轻掺杂n型区11，12和13被形成在有源区4和非有源区5中。轻掺杂n型区11和12与栅电极8自对准。在图1A中显示了所得的半导体结构。光刻胶离子注入掩模10被除去。
利用光刻技术一个光刻胶离子注入掩模14被摹制在所得的半导体结构上，n型阱2没有被光刻胶离子注入掩模14覆盖。光刻胶离子注入掩模14是光刻胶离子注入掩模10的负相，因为光掩模(未示出)很容易设计。硼被离子注入进n型阱2中，并且如图1B所示在n型阱2中以与栅电极9自对准的方式形成p型杂质区15/16。光刻胶离子掩模14被除去。
硅氧化物或硅氮化物被淀积在所得的半导体结构的整个表面上，氧化硅层或氮化硅层被各向异性地蚀刻以在栅电极8/9的两侧形成侧壁分离槽。硅氧化物被淀积在所得的半导体结构的整个表面上，形成一个覆盖层17。
一个光刻胶离子注入掩模18被摹制在覆盖层17上，n型阱2被光刻胶离子注入掩模18覆盖。砷被离子注入进有源区4和非有源区5中，并在其中形成了重掺杂的n型杂质区19、20和21。重掺杂n型杂质区19/20与侧壁分离槽15自对准。与轻掺杂n型杂质区11/12一起形成了源/漏区22/23。源/漏区22/23具有LDD(轻掺杂漏极)结构。光刻胶离子注入掩模18是光刻胶离子注入掩模14的负相，砷也被离子注入进非有源区5中。因此，轻掺杂n型杂质区13与重掺杂n型杂质区21分层。所得的半导体结构如图1C所示。光刻胶离子注入掩模18被。
一个光刻胶离子注入掩模22被摹制在覆盖层17上，其为光刻胶离子注入掩模18的负相。硼被离子注入进n型阱中，以与侧壁分离槽16自对准的方式形成了重掺杂p型杂质区23/24。重掺杂p型杂质区23/24与轻掺杂p型杂质区15/16一起形成了p型源/漏区25/26。p型源/漏区25/26具有LDD结构。光刻胶离子注入掩模22被除去。
砷被离子注入进n型源/漏区22/23的表面部分，p型源/漏区25/26的表面部分和多晶硅栅电极8/9的表面部分以产生非晶态硅层27，28，29，30，31和32。砷的离子注入还在重掺杂n型杂质区21中形成了一个非晶态硅层33。所得的半导体结构如图1E所示。
接着，从所得的半导体结构中除去覆盖层17，利用溅射在所得的半导体结构的整个表面上淀积钛。钛形成了一个钛层34，并如图1F所示与非晶态硅层27到33保持接触。
所得的半导体结构被放置在氮环境中，并利用快速热退火技术加热到700摄氏度或稍低。因此钛与非晶态硅发生反应，在硅/多晶硅层22，8，23，25，9，26和21上分别地形成了硅化钛层35，36，37，38，39，40和41。剩余的钛与氮发生反应，转变为如图1G所示的氮化钛层42。
氮化钛层42被含有氨水和过氧化氢的湿蚀刻剂蚀刻掉。硅化钛层35到41被留在硅/多晶硅层22，8，23，25，9，26和21上。硅化钛层35到41以比前一次快速热退火稍高的温度快速退火。由此在硅化钛层35到41中发生了相变，使得硅化钛的电阻率被降低。
未掺杂的硅氧化物被淀积在所得的半导体结构的整个表面上，形成了一个硅氧化物层43。硼磷硅玻璃，磷硅玻璃或硼磷硅玻璃被淀积在未掺杂硅氧化物层43上，形成了一个夹层绝缘层44。夹层绝缘层44被加热到大约800摄氏度以增加密度。未掺杂硅氧化物层43和夹层绝缘层44作为一个整体构成了如图1H所示的夹层绝缘结构。
钛层34以与非晶态硅层27到33自对准的方式转变为硅化钛层35到41，硅化钛层35到41和硅/多晶硅层形成了自对准硅化物结构。自对准硅化物结构降低了电阻，加速了信号传播。然而，现有技术工艺碰到了一个问题在于夹层绝缘结构45易于从宽硅化钛层41脱落下来。这是因为用于相变的热处理会将硅化钛层凝结成岛状物。
因此本发明的一个重要目的是提供一种能够防止夹层绝缘结构从硅化物层上脱落的自对准硅化物结构加工工艺。
本发明者思考了本问题并研究了凝结现象。当如砷，磷或锑的掺杂剂杂质被离子注入进硅时，掺杂剂杂质阻碍了钛和硅之间的反应，并使得硅化钛层象“离子注入硅上硅化钛的生长”(应用物理学期刊，1983，1860页到1864页)中所报道的一样薄。如果增加离子注入的掺杂剂杂质，阻碍将变得严重，并使得硅化钛层象“离子注入掺杂对TiSi2的影响”(真空科学与技术期刊，1984，264页到268页)所报道的一样薄。热处理期间，薄硅化钛成更易于凝结在掺杂的硅上而非未掺杂的硅上。尽管有源区上的硅化钛层也被凝结了，但硅化钛成很难脱落，因为硅化钛层小于几百μm□。
本发明者另外研究了面积对硅化钛成的厚度的影响。硅化钛层在窄有源区上变得更厚而非在宽非有源区上。非晶态硅促进了与钛的反应，硅化钛层的厚度与非晶态硅层的厚度成正比。然而，当钛淀积之前蚀刻覆盖层17时，非晶态硅也被部分地蚀刻掉了，被蚀刻掉的非晶态硅数量正比于非晶态硅层的面积。此现象是由于场氧化物层的影响而产生的。在有源区内非晶态硅较窄，而有源区的中心部分靠近于厚场氧化物层。另一方面，在非有源区内非晶态硅较宽，非有源区的中心部分远离厚场氧化物层。当覆盖层17被蚀刻时，蚀刻剂因蚀刻有源区内的厚场氧化物层而被耗尽，使得非晶态硅层被较少地蚀刻。然而，蚀刻剂很难达到非有源区内的厚场氧化物层，因而被非晶态硅层所消耗掉。由此，有源区内的非晶体层比非有源区内的非晶体层厚一些，因此有源区上的硅化钛层比非有源区上的硅化钛要厚一些。
本发明者研究了离子注入的掺杂剂杂质对夹层绝缘层和硅化钛层之间的粘合力的影响如下。本发明者在一个6英寸硅片50上生长了一个厚场氧化物层(见图2)，厚场氧化物层将有源区定义在一个中心区51中并定义了一个由剖面线指示的非有源外围区52。刻划线53延伸成网格状，刻划线53和非有源外围区52没有被厚场氧化物层覆盖，最宽的有源区为50μm□，刻划线53的宽度为100微米。砷以3×1015cm-2的剂量在50KeV的加速能量下被离子注入进硅片50中的一个，其被指示为“第一样本”。硼氟化物以3×1015cm-2的剂量在30KeV的加速能量下被离子注入进硅片50中的另一个，其被指示为“第二样本”。砷和硼氟化物在上述的条件下被离子注入进此外的又一个硅片中，其被指示为“第三样本”。在还有的另一个硅片中既不离子注入砷也不离子注入硼氟化物，只有中心区通过离子注入被掺了杂，其被指示为“第四样本“。为了活化离子注入的掺杂剂杂质，第一样本到第四样本被热处理，并且砷以3×1014cm-2的剂量在30KeV的能量下被离子注入进第一到第四样本中以致形成了非晶态硅层。
从非晶态硅层上中除去硅氧化物，产生了与现有加工工艺相似的硅化钛层。夹层绝缘层被淀积在硅片上，并被加热10秒到840摄氏度。
本发明者观察第一样本到第四样本，看夹层绝缘层是否从硅化钛层上脱落。在第一样本，第二样本和第三样本中夹层绝缘层均从非有源外围区52中的硅化钛层中和刻划线53上脱落下来。然而夹层绝缘层没有从中心区中的有源区中的硅化钛层上脱落。特别地，在第三样本中夹层绝缘层从硅化钛上严重地脱落下来。另一方面，在第四样本中夹层绝缘层没有从硅化钛层上脱落下来。
本发明者测量了硅化钛层的电阻率。第一样本为4.6Ω/□，第二样本为4.3Ω/□，第三样本为6.1Ω/□，第四样本为4.0Ω/□。离子注入的砷和离子注入的硼氟化物减小了硅化钛层的厚度以致提高了电阻率。
本发明者推断出离子注入的掺杂剂杂质对粘合力和电阻率有不良的影响。
为了实现上述目标，本发明建议避免在宽非有源区中离子注入掺杂剂杂质。
根据本发明的一个方面，其提供了一种半导体器件加工工艺，包括步骤a)准备硅衬底，b)在硅衬底的主表面上选择性地形成一个场绝缘层以定义一个分配给一个电路元件的窄有源区和一个没有分配给任何电路元件的宽非有源区，c)在主表面上形成一个第一离子注入掩模以用其覆盖宽非有源区而不覆盖窄有源区，d)将第一掺杂剂杂质离子注入进在有源区以形成构成了电路元件的一部分的第一掺杂区，e)除去第一离子注入掩模，f)至少在第一掺杂区上淀积一个金属层，和g)为形成可导电的金属硅化物层在热的作用下引发金属层与第一掺杂区的硅再次反应。
本工艺的特性及优点将从接下来结合附图的说明中更清楚地被理解。其中：
图1A到1H所示为加工具有自对准硅化物结构的半导体器件的现有技术工艺的纵剖面图；
图2为用于研究的硅片的平面图；
图3A到3H所示为加工具有自对准硅化物结构的半导体器件的工艺的纵剖面图；和
图4A到4D所示为加工具有自对准硅化物结构的半导体器件的另一种工艺的纵剖面图。
第一实施例
图3A到3H显示了一种实施本发明的半导体器件加工工艺。工艺从准备一个p型单晶体硅衬底60开始，n型掺杂剂杂质被离子注入进p型硅衬底60的一个表面部分中，形成一个n型阱61。
在p型硅衬底60的主表面上，一个厚场氧化物层62被选择性地生长至300纳米厚。厚场氧化物成62在p型硅衬底60的主表面中定义了窄有源区60a/60b和一个宽非有源区60c。有源区60a/60b被分别分配给一个n沟道型场效应晶体管和一个p沟道型场效应晶体管。而非有源区60c没有被分配给任何电路元件。刻划线(未示出)被形成在非有源区60c中。
在有源区60a/60b和非有源区60c上，硅氧化物被热生长至6纳米厚，有源区中60a/60b中的硅氧化物层被用作栅绝缘层63/64。利用化学汽相淀积在所得的半导体结构的整个表面上淀积多晶硅至150纳米厚，硅氧化物层被多晶硅层覆盖。
光刻胶溶液被旋涂在多晶硅层上，并被烘烤以形成一个光刻胶层。一个栅电极的图案图象从一个光掩模(未示出)摹绘到光刻胶层上，并在光刻胶层中形成了一个潜象。潜象被显影以在多晶硅层上形成一个光刻胶蚀刻掩模(未示出)。因而，利用光刻技术光刻胶蚀刻掩模被摹制在多晶硅层上。利用光刻胶蚀刻掩模，多晶硅层通过干法蚀刻被选择性地除去，硅氧化物层也被选择性地蚀刻掉。其结果是，栅电极65/66被分别形成在栅绝缘层63/64上。
利用光刻技术一个光刻胶离子注入掩模67被摹制在所得的半导体结构上。光刻胶离子注入掩模67没有覆盖有源区60a，而覆盖了有源区60b和非有源区60c。
利用光刻胶离子注入掩模67，磷以5×1013cm-2的剂量在30KeV加速能量下被离子注入进有源区60a中，以如图3A所示与栅电极65自对准的方式形成轻掺杂n型杂质区68/69。在离子注入之后，光刻胶离子注入掩模671被除去。
利用光刻技术一个光刻胶离子注入掩模70被摹制在所得的半导体结构上。有源区60b或n型阱61没有被光刻胶离子注入掩模70覆盖，而有源区60a和非有源区60c被光刻胶离子注入掩模70所覆盖。
二氟化硼(BF2)以5×1013cm-2的剂量在20KeV加速能量下被离子注入进有源区60b中，一个p型杂质区71/72以如图3B所示的与栅电极66自对准的方式被形成在n型阱61中。在离子注入之后，光刻胶离子注入掩模70被除去。
利用化学汽相淀积在所得的半导体结构的整个表面上淀积硅氧化物到70纳米厚，硅氧化物层被深蚀刻以在栅电极65/66的两侧形成侧壁分离槽73/74。在所得的半导体结构的整个表面上，硅氧化物被淀积至10纳米厚，形成了一个覆盖层75。
利用光刻技术一个光刻胶离子注入掩模76被摹制在覆盖层75上，有源区60b和非有源区60c被光刻胶离子注入掩模76覆盖。有源区60a没有被光刻胶离子注入掩模76覆盖。砷以3×1015cm-2的剂量在50KeV的加速能量下被离子注入进有源区60a，形成了重掺杂n型杂质区77/78。重掺杂n型杂质区77/78与侧壁分离槽73自对准，与轻掺杂n型杂质区68/69一起形成了源/漏区79/80。源/漏区79/80具有LDD结构。砷也被离子注入进栅电极65中，减小了栅电极65的电阻。然而，光刻胶离子注入掩模76防止了非有源区60c被砷离子注入，在非有源区60c中没有形成任何杂质区。所得的半导体结构如图3C所示。光刻胶离子注入掩模76在用于重掺杂n型杂质区77/78的离子注入之后被除去。
利用光刻技术在一个光刻胶离子注入掩模81被摹制覆盖层75上，氟化硼以3×1015cm-2的剂量在30KeV的加速能量下被离子注入进有源区60b中，以如图3D所示与侧壁分离槽74自对准的方式形成重掺杂p型杂质区82/83。重掺杂p型杂质区82/83与轻掺杂p型杂质区71/72一起形成了p型源/漏区84/85。p型源/漏区84/85具有LDD结构。氟化硼也被离子注入进栅电极66中，减小了多晶硅栅电极66的电阻率。然而，光刻胶离子注入掩模81防止了非有源区60c被氟化硼离子注入。光刻胶离子注入掩模81在离子注入之后被除去。
n型源/漏区79/80和p型源/漏区84/85被在900摄氏度下氮环境中热处理20分钟。由此硅晶格被矫正，离子注入的掺杂剂杂质被活化。
利用干法蚀刻去除覆盖层75，通过溅射将钛淀积到所得的半导体晶格的整个表面上至30纳米。因此不用非晶体化离子注入，钛层86如图3E所示被分层在整个表面上。
利用快速热退火，钛层86被加热30秒至650摄氏度，钛与硅发生反应以产生如图3F所示的硅化钛层。剩余的钛与氮反应，形成氮化钛层94。
利用含有氨水和过氧化氢的湿蚀刻剂将氮化钛层94蚀刻掉。如图3G所示在硅/多晶硅层79，65，80，84，66，85和60c上留下硅化钛层87到93。硅化钛层87到93被在850摄氏度下快速热退火10秒，使其电阻率被减小。
未掺杂硅氧化物被淀积在所得的半导体晶格的整个表面上，形成一个硅氧化物层95。硼磷硅玻璃，磷硅玻璃或硼磷硅玻璃被淀积在未掺杂硅氧化物层95上，形成一个夹层绝缘层96。夹层绝缘层96被热处理以增加其密度。未掺杂硅氧化物层95和夹层绝缘层96作为一个整体构成了一个夹层绝缘结构97。
钛层86以与硅/多晶硅层自对准的方式被转变为硅化钛层87到93，硅化钛层87到93和硅/多晶硅层形成了自对准硅化物结构。
作为将从上述的说明中所能理解的，光刻胶离子注入掩模76/81防止非有源区60c被重掺杂离子注入n型掺杂剂杂质和重掺杂离子注入p型掺杂剂杂质离子注入，快速热退火在非有源区60c上生长了厚硅化钛层93。由此，即使硅化钛在生长之后被加热，硅化钛也不会被严重地凝结，夹层绝缘层97被严密地粘合在硅化钛层87到93上。第二实施例
图4A到4D显示了实施本发明的另一个工艺顺序。第二实施例所实施的工艺一直到图3D所示的半导体结构的完成都很相似，层和区被标注了相同的参考字符以指示了图3D中所对应层和区而不再作详细说明。
一旦用于N沟道型场效应晶体管和P沟道型场效应晶体管的LDD结构完成，砷便如图4A所示以3.0×1014cm-2的剂量在30KeV的加速能量下不用任何的离子注入掩模被分别地离子注入进n型源/漏区79上非晶态硅层100到106，栅电极65，n型源/漏区80，p型源/漏区85和p型单晶体非有源区60c。非晶态硅层100到106为30纳米深，被期望用来促进硅和钛之间的反应。尽管砷被离子注入进p型源/漏区84/85和p型栅电极66，p型掺杂剂浓度如此之高以致于砷不能将源/漏区84/85和栅电极66转变为n型。
接着，利用干法蚀刻将覆盖层75蚀刻掉，通过溅射在整个表面上淀积钛至30纳米厚，钛形成了一个钛层107，非晶态硅层100到106如图4B所示与钛层107保持接触。
所得的半导体结构被放置在氮环境中，利用快速热退火被加热30秒至650摄氏度。钛与非晶态硅层100到106发生反应，以与n型源/漏区79，n型栅电极65，n型源/漏区80，p型源/漏区84和p型栅电极64，p型源/漏区85和单晶体非有源区60c分别自对准的方式产生硅化钛层108到114。剩余的钛被转变为一个氮化钛层115。所得的半导体结构如图4C所示。
利用含有氨水和过氧化氢的湿蚀刻剂将氮化钛层115蚀刻掉。在硅/多晶硅层79，65，80，84，66，85和60c上留下硅化钛层108到114。硅化钛层108到114被在850摄氏度下快速热退火10秒，使其电阻率被减小。
未掺杂硅氧化物被淀积在所得的半导体结构的整个表面上，形成一个硅氧化物层116。硼磷硅玻璃，磷硅玻璃或硼磷硅玻璃被淀积在未掺杂硅氧化物层116上，形成一个夹层绝缘层117。夹层绝缘层117被在840摄氏度下热处理以增加其密度。未掺杂硅氧化物层116和夹层绝缘层117作为一个整体构成了一个夹层绝缘结构118。
作为将从上述的说明中所能理解的，非晶态硅层106促进了硅和钛之间的反应，快速热退火在非有源区60c上生长了一层厚硅化钛层114，其防止了n型掺杂剂杂质被离子注入进n型杂质区77/78中和p型掺杂剂杂质被离子注入进p型杂质区82/83中。由此，即使硅化钛在生成之后被加热，硅化钛也不会被严重地凝结，使得夹层绝缘层118被严密地粘合在硅化钛层108到114上。
尽管本发明的特殊实施例已被图示和说明了，但应该为那些技术熟练者所清楚的是可以在不背离本发明的精神和范围的情况下作出多种变化和修正。
例如，对p型杂质区的离子注入可以在对n型杂质区的离子注入之前进行。
用于轻掺杂n型区68/69的n型掺杂剂杂质和用于轻掺杂p型区71/72的p型掺杂剂杂质可以被离子注入进非有源区60c中，因为其剂量是重掺杂区的离子注入的剂量的1/10到1/100。
单晶体硅和单晶体硅可以用另一种杂质或另一种IV族的元素如硅非晶体化。
Claims (10)
1.一种用于制造半导体器件的工艺，包括步骤：
a)准备一个硅衬底(60)；
b)在上述硅衬底的主表面上选择性地形成一个场绝缘层(62)以定义一个分配给一个电路元件的窄有源区(60a)和一个没有被分配给任何电路元件的宽非有源区60c；
c)在上述主表面上形成一个第一离子注入掩模(81)，其不覆盖上述窄有源区(60b)；
d)将第一掺杂剂杂质离子注入进上述窄有源区以形成构成了上述电路元件的一部分的第一掺杂区(82/83)；
e)除去上述第一离子注入掩模(81)；
f)至少在上述第一掺杂区上淀积一个金属层(86；107)；和
g)为形成可导电的金属硅化物层(90/92；111/113)在热的作用下引发上述金属层与上述第一掺杂区的硅发生反应，
其特征在于：
上述第一离子注入掩模(81)覆盖上述宽非有源区(60c)以防止上述宽非有源区在上述步骤(d)中被上述第一掺杂剂杂质离子注入。
2.如权利要求1中所述的工艺，其中上述第一掺杂区用作一个LDD结构的重掺杂杂质区(82/83)。
3.如权利要求1中所述的工艺，在上述步骤(e)和上述步骤(f)之间另外包括将上述第一掺杂区转变为非晶态硅层(103/105)的步骤。
4.如权利要求3所述的工艺，其中到上述非晶态硅层103/105的转变是通过使用一次离子注入来进行的。
5.如权利要求1所述的工艺，另外包括步骤：
h)在上述步骤b)和上述步骤c)之间在上述有源区上形成一个栅绝缘层(64)，
i)在上述步骤h)和步骤c)之间在上述栅绝缘层上形成一个多晶硅栅电极(66)，
j)在上述步骤i)和步骤c)之间以用其不覆盖上述窄有源区(60b)和覆盖上述宽非有源区(60c)的方式形成一个第二离子注入掩模(70)，
k)在上述步骤j)和上述步骤c)之间轻量地离子注入第二掺杂剂杂质进上述窄有源区(60b)中以一种与上述多晶硅栅电极(66)自对准的方式形成第二掺杂区(71/72)，
1)在上述步骤k)和上述步骤c)之间除去上述第二离子注入掩模(70)，和
m)在上述步骤1)和步骤c)之间在上述多晶硅栅电极的两侧形成侧壁分离槽(74)，和
以与上述侧壁分离槽(74)自对准的方式形成上述第一掺杂区(82/83)以形成一个LDD结构。
6.如权利要求5所述的工艺，另外包括在上述步骤e)和步骤f)之间将上述第一掺杂区(82/83)的一个表面和上述多晶硅栅电极(66)的一个表面转变为非晶态硅层(103/104/105)的步骤，上述非晶态硅层被上述金属层(107)所覆盖。
7.如权利要求1所述的工艺，其中上述场绝缘层(62)进一步定义了另一个具有与上述窄有源区的第二导电性类型(N)相反的第一导电性类型(P)的窄有源区(60a)，上述另一窄有源区和上述窄有源区被分别地分配给第一场效应晶体管和第二场效应晶体管，
上述工艺另外包括步骤：
h)在上述步骤b)和上述步骤c)之间在上述另一窄有源区和上述窄有源区中分别地形成一个第一栅绝缘层(63)和一个第二栅绝缘层(64)，
i)在上述步骤h)和步骤c)之间在上述第一栅绝缘层和第二栅绝缘层上分别地形成一个第一多晶硅栅电极(65)和一个第二多晶硅栅电极(66)，
j)在上述步骤i)和步骤c)之间以用其不覆盖上述窄有源区(60b)和上述宽非有源区(60c)而覆盖另一窄有源区(60a)的方式形成一个第二离子注入掩模(67)，
k)在上述步骤j)和上述步骤c)之间轻量地离子注入第二掺杂剂杂质进上述另一窄有源区(60b)中以一种与上述第一多晶硅栅电极(65)自对准的方式形成上述第二导电性类型的第二掺杂区(68/69)，
1)在上述步骤k)和上述步骤c)之间除去上述第二离子注入掩模(67)，
m)在上述步骤1)和步骤c)之间以用其覆盖上述另一窄有源区(60a)和上述宽非有源区(60c)而不覆盖上述窄有源区(60b)的方式形成一个第三离子注入掩模(70)，
n)在上述步骤m)和上述步骤c)之间轻量地离子注入第三掺杂剂杂质进上述窄有源区中以一种与上述第二多晶硅栅电极(66)自对准的方式形成上述第一导电性类型的第三掺杂区(71/72)，
o)在上述步骤n)和上述步骤c)之间除去上述第三离子注入掩模(70)，
p)在上述步骤o)和步骤c)之间在上述第一多晶硅栅电极和上述第二多晶硅栅电极的两侧分别地形成第一侧壁分离槽(73)和第二侧壁分离槽(74)，
q)在上述步骤p)和步骤c)之间以用其覆盖上述窄有源区(60b)和上述宽非有源区(60c)而不覆盖上述另一窄有源区(60a)的方式形成一个第四离子注入掩模(76)，
r)在上述步骤q)和上述步骤c)之间大量地离子注入第四掺杂剂杂质进上述另一窄有源区中以一种与上述第一侧壁分离槽自对准的方式形成上述第一导电性类型的第四掺杂区(77/78)，
s)在上述步骤r)和上述步骤c)之间除去上述第四离子注入掩模(76)，和
上述第一导电性类型的上述第一掺杂区与上述第二侧壁分离槽(74)自对准。
8.如权利要求7所述的工艺，另外包括在上述步骤e)和上述步骤f)之间将上述掺杂区(82/83)的表面，上述第一和第二多晶硅栅电极的表面和上述第四掺杂区(77/78)的表面转变为非晶态硅层(100-105)的步骤。
9.如权利要求1所述的工艺，其中上述金属层由钛构成。
10.如权利要求1所述的工艺，其中上述第一离子注入掩模是利用光刻技术来形成的。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3307372B2 (ja) * | 1999-07-28 | 2002-07-24 | 日本電気株式会社 | 半導体装置およびその製造方法 |
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Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS58130488A (ja) * | 1982-01-29 | 1983-08-03 | Hitachi Ltd | 磁気バブルメモリ素子の製造方法 |
| US4843023A (en) * | 1985-09-25 | 1989-06-27 | Hewlett-Packard Company | Process for forming lightly-doped-drain (LDD) without extra masking steps |
| FR2658951B1 (fr) | 1990-02-23 | 1992-05-07 | Bonis Maurice | Procede de fabrication d'un circuit integre pour filiere analogique rapide utilisant des lignes d'interconnexions locales en siliciure. |
| JPH04165667A (ja) | 1990-10-29 | 1992-06-11 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2518100B2 (ja) | 1990-11-22 | 1996-07-24 | 三菱電機株式会社 | 半導体装置の製造方法 |
| NL9100334A (nl) | 1991-02-26 | 1992-09-16 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een zelfregistrerend kobalt- of nikkel-silicide gevormd wordt. |
| JP2982383B2 (ja) * | 1991-06-25 | 1999-11-22 | 日本電気株式会社 | Ｃｍｏｓトランジスタの製造方法 |
| JP3183793B2 (ja) | 1994-01-18 | 2001-07-09 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| US5652183A (en) | 1994-01-18 | 1997-07-29 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device containing excessive silicon in metal silicide film |
| US5712196A (en) | 1995-06-07 | 1998-01-27 | Advanced Micro Devices, Inc. | Method for producing a low resistivity polycide |
-
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104362177A (zh) * | 2014-10-10 | 2015-02-18 | 京东方科技集团股份有限公司 | 一种nmos器件及其制作方法 |
| CN104362177B (zh) * | 2014-10-10 | 2018-09-04 | 京东方科技集团股份有限公司 | 一种nmos器件及其制作方法 |
Also Published As
| Publication number | Publication date |
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Legal Events
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| SE01 | Entry into force of request for substantive examination | ||
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| ASS | Succession or assignment of patent right |
Owner name: NEC ELECTRONICS TAIWAN LTD. Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD. Effective date: 20030418 |
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| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20030418 Address after: Kanagawa, Japan Patentee after: NEC Corp. Address before: Tokyo, Japan Patentee before: NEC Corp. |
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| CF01 | Termination of patent right due to non-payment of annual fee |