KR19990030264A - Ｍｏｓ 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
MOS 반도체 장치는 게이트 절연막, 제1 게이트 전극, 스토퍼층, 제2 게이트 전극을 포함한다. 게이트 절연막은 실리콘 기판상에 형성된다. 제1 게이트 전극은 게이트 절연막상에 형성된다. 스토퍼층은 제1 게이트 전극상에 형성되어 제1 게이트 전극의 실리사이드화를 방지한다. 제2 게이트 전극은 스토퍼층상에 형성되어 실리사이드화된다. 이와 같은 MOS 반도체 장치의 제조 방법도 개시된다.
Description
본 발명은 게이트 전극에 실리사이드 기술을 적용한 MOS (Metal Oxide Semiconductor) 반도체 장치와 그 제조 방법에 관한 것이다.
근래, MOS 트랜지스터 제조에서는 집적 회로의 패턴이 미세화되고 밀도가 높아짐에 따라서 게이트 길이가 줄어들고 있다. 현재는 게이트 길이는 1/4 마이크론(0.25 ㎛) 이하로 요구된다. 한편, 게이트 전극의 저항을 감소시키는데는 Ti나 Co같은 내화 금속을 게이트 전극에 부착시키기 위한 실리사이드 기술(silicidation)이 이용된다.
그러나 게이트 길이가 작아질수록 실리사이드화에 의한 저항 감소 효과는 약화되며 동일 웨이퍼 상의 게이트 전극의 저항값이 변화된다.
도 7a 및 7b는 각각 종래의 게이트 전극에 실리사이드 기술을 적용하기 전과 적용한 후의 MOS 트랜지스터의 단면을 도시한 것이다. 설명의 편의상, 실리콘 기판 내의 확산층 등은 도시하지 않았다.
도 7a에서, 실리콘 기판(1)상에 게이트 절연막(2)을 통해 폴리실리콘 게이트 전극(3)이 형성되어 있다. 게이트 전극의 상부와 측벽에는 각각 내화 금속(11)과 측벽(8)이 형성되어 있다.
도 7b는 도 7a에 도시된 기판 전체를 어닐링 처리한 후의 MOS 트랜지스터의 단면을 도시한 것이다. 도 7b에서, 게이트 전극(3)의 폴리실리콘은 어닐링 중에 내화 금속(11)과 반응하여 내화 금속(11)을 실리사이드화하여 실리사이드(12)를 형성한다. 실리사이드(12)와 게이트 전극(3)은 실리사이드 게이트 전극을 구성한다.
실리사이드화 동안에 내화 금속(11)은 게이트 전극(3) 내에 흡수되고, 그에 따라 실리사이드(12)가 중심 부근에 리세스 형상(브리지 형상)을 갖게 된다.
이 현상은 게이트 길이가 작을수록 특히 현저해지며 게이트 전극의 저항을 감소시킨다. 게이트 길이 감소에 따른 게이트 전극의 저항 증가를 일반적으로 세선 효과(thin wire effect)라 한다.
동일 웨이퍼상의 게이트 전극들은 실리사이드(12)의 리세스 형상이 서로 다르기 때문에 게이트 전극들은 각기 다른 저항을 갖고 있다.
상술한 바와 같이, 종래의 MOS 트랜지스터에서는, 게이트 길이가 감소하고 실리사이드 기술을 이용하는 경우, 세선 효과에 의해 게이트 전극의 저항이 증가하고 동일 웨이퍼 상의 게이트 전극들 간에 저항이 다르게 된다.
본 발명의 목적은 게이트 전극의 저항 증가와 저항치의 변동을 방지한 MOS 트랜지스터 장치와 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 실리콘 기판상에 형성된 게이트 절연막, 상기 게이트 절연막상에 형성된 제1 게이트 전극, 상기 제1 게이트 전극상에 형성되어 상기 제1 게이트 전극의 실리사이드화를 방지하는 스토퍼층, 및 상기 스토퍼층상에 형성되어 실리사이드화되는 제2 게이트 전극을 포함하는 MOS 반도체 장치가 제공된다.
도 1a 및 1b는 본 발명의 일 실시예에 따른 MOS 트랜지스터를 도시한 단면도.
도 2 a내지 2d는 각각 도 1a 및 1b에 도시된 MOS 트랜지스터의 제조 공정을 도시한 단면도.
도 3은 스토퍼층이 형성되어 있는 경우의 N-채널 게이트 길이와 시트 저항 간의 관계를 나타낸 그래프도.
도 4는 스토퍼층이 형성되어 있지 않는 경우의 N-채널 게이트 길이와 시트 저항 간의 관계를 나타낸 그래프도.
도 5는 스토퍼층이 형성되어 있는 경우의 P-채널 게이트 길이와 시트 저항 간의 관계를 나타낸 그래프도.
도 6은 스토퍼층이 형성되어 있지 않는 경우의 P-채널 게이트 길이와 시트 저항 간의 관계를 나타낸 그래프도.
도 7a 및 7b는 종래의 MOS 트랜지스터를 도시한 단면도.
도면의 주요 부분에 대한 부호의 설명
101 : 실리콘 기판
102 : 게이트 절연막
103 : 제1 게이트 전극층
104 : 스토퍼
105 : 제2 게이트 전극층
108 : 측벽
111 : 내화 금속
112 : 실리사이드
113 : 실리사이드 확산층
이하, 첨부 도면을 참조로 본 발명에 대해서 상세히 설명한다.
도 1a 및 1b는 각각 본 발명의 일 실시예에 따른 MOS 트랜지스터의 단면을 도시한 것이다. 설명의 편의상, 실리콘 기판 내의 확산층 등은 도시하지 않는다.
도 1a에서, 실리콘 기판(101)상에는 게이트 절연막(102)을 형성하고, 게이트 절연막(102)상에는 제1 게이트 전극층(103)을 형성한다. 제1 게이트 전극층(103)상에는 스토퍼(104), 제2 게이트 전극층(105), 및 내화 금속(111)을 순차적으로 형성한다. 제1 게이트 전극층(103)의 측벽에는 LDD(Lightly Doped Drain)를 형성하기 위한 측벽(108)을 형성한다.
실리콘 기판(101)은 N-채널 트랜지스터에 대해서는 P 타입이고, P-채널 트랜지스터에 대해서는 N 타입이다. 게이트 절연막(102)과 측벽(108)은 산화실리콘막과 같은 절연막으로부터 형성된다. 제1 및 제2 게이트 전극층(103, 105)은 폴리실리콘, 비정질 실리콘, 인 도핑된 폴리실리콘, 인 도핑된 비정질 실리콘 중 임의의 것으로 형성된다.
스토퍼층(104)은 약 1㎚ 두께의 산화막이나 질화막같은 절연막으로부터 형성된다. 내화 금속(111)은 티타늄, 코발트, 백금 및 몰리브덴 중 어느 한가지이다.
본 발명의 상술한 특성에 따라서, 게이트 전극은 제1 및 제2 게이트 전극층(103, 105)으로 형성되고, 두개의 게이트 전극(103, 105) 사이에는 약 1 ㎚ 두께의 스토퍼층(104)이 형성된다.
더 구체적으로 설명하면, 도 1a의 상태에서 어닐링 동안에 내화 금속(111)은 제2 게이트 전극층(105)과 반응하여 실리사이드(112)를 형성한다. 내화 금속(111)과 제2 게이트 전극층(105)의 반응은 스토퍼층(104)에서 정지되고, 하부의 제1 게이트 전극층(103)까지는 진행되지 않는다. 따라서 실리사이드(112)의 중심은 종래의 MOS 트랜지스터와는 달리 리세스되지 않는다.
도 2a 내지 2l을 참조로 MOS 반도체 장치의 제조 방법에 대해서 설명한다.
도 2a에 도시된 바와 같이, 반도체 기판(101)의 주표면상에 산화 실리콘 등으로 구성된 게이트 절연막(102)을 형성한다. 도 2b에 도시된 바와 같이, 게이트 절연막(102)상에는 CVD(Chemical Vapor Deposition) 등을 이용하여 Si로 구성된 제1 게이트 전극층(103)을 형성한다.
이 때, 제1 게이트 전극층(103)은 Si로서, 폴리실리콘, 비정질 실리콘, 인 도핑된 폴리실리콘 및 인 도핑된 비정질 실리콘 중 어느 하나로 구성된다. 예컨대, 제1 게이트 전극층(103)이 1 × 1019내지 5 × 1019원자/㎤의 인 농도(최적 농도는 3 × 1019원자/㎤임)로 인 도핑된 비정질 실리콘으로 구성되는 경우, 두께는 100 내지 150 ㎚로 설정된다.
도 2c에 도시된 바와 같이, 제1 게이트 전극층(103)상에는 산화막이나 질화막으로 구성된 스토퍼층(104)을 형성한다. 스토퍼층(104)은 제2 게이트 전극층(105)(후에 설명됨)과 제1 게이트 전극층(103) 간에 터널 전류를 발생시키기 위해서 제1 및 제2 게이트 전극층(103, 105)을 전기적으로 절연시키지 않을 정도로 충분한 두께를 가져야 한다. 그러므로, 스토퍼층(104)의 두께는 약 1 ㎚로 설정되는 것이 바람직하다.
스토퍼층(104)은 몇가지 방식으로 형성될 수 있다. 에컨대, 제1 게이트 전극층(103)의 성장을 정지시킨 다음에, O2를 공급하여 자연 산화막보다 더 얇은 산화막을 형성한다.
스토퍼층(104)상에는 제2 게이트 전극층(105)을 형성하기 위하여 CVD 등을 이용하여 Si를 증착한다. 증착된 Si는 폴리실리콘, 비정질 실리콘, 인 도핑된 폴리실리콘, 인 도핑된 비정질 실리콘 중 어느 하나이다. 예컨대, 제2 게이트 전극층(105)이 1 × 1019내지 5 × 1019원자/㎤의 인 농도(최적 농도는 3 × 1019원자/㎤임)로 인 도핑된 비정질 실리콘으로 구성되는 경우, 두께는 50 내지 100 ㎚로 설정된다.
제2 게이트 전극(105)이 너무 얇으면, 내화 금속(111)과 반응하는 Si가 부족해서 내화 금속(111)이 만족스럽게 실리사이드화될 수 없고 저항이 증가한다. 제2 게이트 전극층(105)이 너무 두꺼우면, 스토퍼층(104)이 정상적으로 기능하지 못하고, 실리사이드화에 의한 리세스의 발생을 억제하지 못한다. 따라서, 제2 게이트 전극층(105)은 내화 금속(111)과 적절하게 반응할 수 있을 정도의 충분한 두께를 가져야 한다. 내화 금속으로서 티타늄을 30 ㎚ 두께로 형성하고 700℃에서 30초 동안 어닐링처리하는 경우에는, 게이트 전극층(105)의 표면으로부터 약 70 ㎚ 깊이에 스토퍼층(104)을 형성하는 것이 바람직하다.
스토퍼층(104)의 형성 관점에서는 도 2a 내지 2c에서의 단계들은 동일한 성장 장치에서 수행되는 것이 바람직하다.
도 2d에 도시된 바와 같이, 제2 게이트 전극층(105), 스토퍼층(104) 및 제1 게이트 전극층(103)을 원하는 게이트 길이만큼만 남겨두고 에칭함으로써 게이트 절연막(102)을 노출시킨다. 도 2e에 도시된 바와 같이, 제2 게이트 전극층(105)을 패턴으로 이용한 자기 정렬(self-alignment) 이온 주입을 이용하여 실리콘 기판(101) 표면에 경도핑(lightly doped)층(106, 107)을 형성한다. 실리콘 기판(101) 표면 전체, 즉 제2 게이트 전극층(105)과 게이트 절연막(102)에는 측벽 제료로서 제공된 산화막(118)을 피착한다.
도 2g에 도시된 바와 같이, 제2 게이트 전극층(105)이 노출될 때까지 산화막(118)을 이방성 에칭하여 측벽(108)을 형성한다. 동시에, 실리콘 기판(101)의 소오스 및 드레인 영역 모두에 잇는 게이트 절연막(102)도 에칭되어 제거된다.
도 2h에 도시된 바와 같이, 제2 게이트 전극층(105)과 측벽(108)을 패턴으로 이용한 자기 정렬 이온 주입을 다시 이용하여 중도핑(heavily doped)층(109, 110)을 형성한다.
도 2i에 도시된 바와 같이, 제2 게이트 전극층(105)과 측벽(108)을 포함하는 기판(101)상에 내화 금속(111)을 스퍼터링하여 피착한다. 내화 금속용 물질로서는, 티타늄, 코발트, 백금 및 몰리브덴 중 어느 하나를 이용한다. 예컨대, 내화 금속(111)이 티타늄이나 코발트인 경우에는 두께는 30 ㎚로 설정된다.
기판(101) 전체를 램프로 어닐링 처리하여 실리콘 기판(101)과 제2 게이트 전극층(105)을 서로 반응시켜서, 도 2j에 도시된 바와 같이 실리사이드 확산층(113)과 실리사이드(112)를 형성한다. 이 어닐링은 예컨대 700℃에서 30초 동안 실시된다.
내화 금속(111)이 실리콘과 반응한 후에, 도 2k에 도시된 바와 같이, 측벽(108)상의 내화 금속(111)은 습식 에칭되어 제거된다.
도 2l에 도시된 바와 같이, 실리콘 기판(101) 전체, 즉 실리사이드 확산층(113), 실리사이드(1120 및 측벽(108)상에 산화막 등을 피착시킴으로써 레벨간 절연층(114)을 형성한다. 그 후, 레벨간 절연층(114)의 임의의 부분에 콘택홀들을 형성하고, 중도핑층(109, 110)(소로스 및 드레인 영역)과 실리사이드(112)(게이트 전극)에 배선을 접속하여 MOS 반도체 장치를 완성한다.
본 발명의 유효성을 보여주기 위하여 본 발명과 종래의 MOS 반도체 장치 간의 실험 결과에 대해서 설명한다.
도 3과 4는 각각 스토퍼층(104)의 존부에 따른 N-채널 게이트 길이와 시트 저항 간의 관계를 도시한 것이다. 도 4(스토퍼층이 형성되어 있지 않음)와 빅교하여, 도 3(스토퍼층이 형성되어 있음)서는 웨이퍼의 동일 평면 저항값의 변동이 게이트 길이가 짧은 영역에서 작고, 저항 증가가 억제된다.
도 5와 6은 각각 스토퍼층(104)의 존부에 따른 P-채널 게이트 길이와 시트 저항 간의 관계를 도시한 것이다. 도 6(스토퍼층이 형성되어 있지 않음)와 빅교하여, 도 5(스토퍼층이 형성되어 있음)서는 웨이퍼의 동일 평면 저항값의 변동이 게이트 길이가 짧은 영역에서 작고, 저항 증가가 억제된다.
이들 결과로부터 명백하듯이, 본 발명은 N-채널 및 P-채널 게이트 모두에서 게이트 길이가 감소하는 경우에 효과적이다.
상술한 바와 같이, 본 발명에 따라서, 게이트 전극에 실리사이드화를 정지시키기 위한 스토퍼층이 형성되므로, 내화 금속과 게이트 전극의 반응은 스토퍼층에 의해 확실하게 정지될 수 있다. 그 결과, 실리사이드 게이트 전극의 중앙이 리세스되지 않는다. 게이트 길이가 작은 경우라도, 게이트 전극의 저항이 증가하지 않으며, 저항값도 변하지 않는다. 리세스가 없으므로 게이트 전극의 수직 미세 패턴화가 가능해진다.
Claims (11)
- 실리콘 기판(101)상에 형성된 게이트 절연막(102);상기 게이트 절연막상에 형성된 제1 게이트 전극(103);상기 제1 게이트 전극상에 형성되어 상기 제1 게이트 전극의 실리사이드화를 방지하는 스토퍼층(104); 및상기 스토퍼층상에 형성되어 실리사이드화되는 제2 게이트 전극(112)을 포함하는 것을 특징으로 하는 MOS 반도체 장치.
- 제1항에 있어서, 상기 제1 게이트 전극은 폴리실리콘, 비정질 실리콘, 인 도핑된 폴리실리콘 및 인 도핑된 비정질 실리콘으로 이루어진 그룹으로부터 선택된 재료 중 어느 하나로 구성되는 것을 특징으로 하는 MOS 반도체 장치.
- 제1항에 있어서, 상기 제2 게이트 전극은 폴리실리콘, 비정질 실리콘, 인 도핑된 폴리실리콘 및 인 도핑된 비정질 실리콘으로 이루어진 그룹으로부터 선택된 재료 중 어느 하나로 구성되고, 상기 제2 게이트 전극은 내화 금속(111)과의 실리사이드화에 의해 형성되는 것을 특징으로 하는 MOS 반도체 장치.
- 제3항에 있어서, 상기 내화 금속은 티타늄, 코발트, 백금 및 몰리브덴으로 이루어진 그룹으로부터 선택된 재료 중 어느 하나인 것을 특징으로 하는 MOS 반도체 장치.
- 제1항에 있어서, 상기 스토퍼층은 약 1 ㎚ 두께의 산화막과 질화막 중 어느 하나로부터 형성되는 것을 특징으로 하는 MOS 반도체 장치.
- 제1항에 있어서,상기 제1 게이트 전극의 적어도 측벽상에 형성된 절연 재료로부터 형성된 측벽(108);상기 제1 게이트 전극의 2개 측면상의 상기 측벽에 의해 마스크된 상기 실리콘 기판의 표면에 형성된 한 쌍의 경도핑층(106, 107); 및상기 경도핑층 외부와 상기 실리콘 기판의 표면에 각각 접속된 한 쌍의 중도핑층(109, 110)을 더 포함하고,LDD(경도핑 드레인) 구조를 갖는 것을 특징으로 하는 MOS 반도체 장치.
- 실리콘 기판(101)상에 게이트 절연막(102)을 형성하는 단계;상기 게이트 절연막상에 제1 게이트 전극(103)을 형성하는 단계;상기 제1 게이트 전극상에 상기 제1 게이트 전극의 실리사이드화를 방지하기 위한 스토퍼층(104)을 형성하는 단계;상기 스토퍼층상에 제2 게이트 전극(105)을 형성하는 단계;상기 제2 게이트 전극상에 내화 금속층(111)을 형성하는 단계; 및상기 제2 게이트 전극과 상기 내화 금속을 서로 반응시켜서 실리사이드 게이트 전극(112)을 형성하는 단계를 포함하는 것을 특징으로 하는 MOS 반도체 장치 제조 방법.
- 제7항에 있어서, 상기 제1 게이트 전극은 폴리실리콘, 비정질 실리콘, 인 도핑된 폴리실리콘 및 인 도핑된 비정질 실리콘으로 이루어진 그룹으로부터 선택된 재료 중 어느 하나로 구성되는 것을 특징으로 하는 MOS 반도체 장치 제조 방법.
- 제7항에 있어서, 상기 제2 게이트 전극은 폴리실리콘, 비정질 실리콘, 인 도핑된 폴리실리콘 및 인 도핑된 비정질 실리콘으로 이루어진 그룹으로부터 선택된 재료 중 어느 하나로 구성되는 것을 특징으로 하는 MOS 반도체 장치 제조 방법.
- 제7항에 있어서, 상기 내화 금속은 티타늄, 코발트, 백금 및 몰리브덴으로 이루어진 그룹으로부터 선택된 재료 중 어느 하나인 것을 특징으로 하는 MOS 반도체 장치 제조 방법.
- 제7항에 있어서, 상기 스토퍼층은 약 1 ㎚ 두께의 산화막과 질화막 중 어느 하나로부터 형성되는 것을 특징으로 하는 MOS 반도체 장치 방법.
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