KR100412764B1 - 게이트 구조의 제조 방법 - Google Patents

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Abstract

게이트 전극의 높이를 높게 하지 않아도, 저항이 낮은 게이트 구조를 얻을 수 있고, 나아가서는 그 높이를 억제할 수 있는 게이트 구조의 제조 방법을 얻을 수 있다.
기상 불산을 이용한 에칭 처리를 행하여, 불순물을 소정의 농도로 포함한 TEOS 산화막(11)을 선택적으로 제거한다. 그 후, TEOS 산화막(12) 및 폴리실리콘(3)으로 둘러싸인 영역에 금속막을 형성한다.

Description

게이트 구조의 제조 방법{METHOD OF MANUFACTURING GATE STRUCTURE}
본 발명은 트랜지스터를 포함하는 게이트 구조의 제조 방법에 관한 것으로, 특히 트랜지스터의 게이트 전극에 관한 것이다.
우선, 종래의 게이트 구조의 제조 방법에 대해, 도 11∼도 16을 이용하여 설명한다.
반도체 기판(1) 상에 게이트 산화막(2), 폴리실리콘(3)을 형성한다(도 11).
이어서, Nch 트랜지스터와 Pch 트랜지스터가 형성되는 개소 각각에 마스크(도시하지 않음)를 하고나서 불순물을 주입한다. 폴리실리콘(3)에 주입되는 불순물은 Pch 트랜지스터를 형성하는 경우이면, 예를 들면 붕소(B)이고, Nch 트랜지스터를 형성하는 경우이면, 예를 들면 인(P)이다. 이어서, 텅스텐 실리사이드(WSi;4)를 폴리실리콘(3) 상에 형성하고, 상부 마스크로 하여 실리콘 질화막(SiN;5)을 형성한다(도 12).
이어서, 레지스트(도시하지 않음)를 형성하고, 사진 제판 기술에 의해 레지스트를 패터닝한다. 패터닝된 레지스트를 마스크로 하여, 실리콘 질화막(5)을 에칭한다. 이어서, 에칭된 실리콘 질화막(5)을 마스크로 하여 게이트 산화막(2), 폴리실리콘(3), 텅스텐 실리사이드(4)를 에칭한다(도 13).
이어서, 게이트 산화막(2), 폴리실리콘(3), 텅스텐 실리사이드(4)를 마스크로 하여 불순물을 반도체 기판(1)으로 주입함으로써, 확산층(6)을 형성한다(도 14).
이어서, 100%의 산소 분위기 또는 질소 가스나 아르곤 등의 불활성 가스로 희석한 산소 분위기 속에서 도 14에 도시된 구조에 대해 산화를 행한다. 이에 따라, 폴리실리콘(3) 및 텅스텐 실리사이드(4)의 측벽에 산화막(7)을, 반도체 기판(1)의 확산층(6)의 표면에 산화막(8)을 형성한다(도 15).
이어서, 도 15에 도시된 구조 상에 실리콘 질화막을 피착하고 프레임을 부착하여 에칭함으로써, 실리콘 질화막을 측벽층(9)으로서 남긴다. 이어서, 소스·드레인 주입에 의해 소스 드레인 영역(10)을 형성한다(도 16).
이상과 같이 함으로써, 도 16에 도시된 MOS 트랜지스터가 완성된다. 게이트 전극의 일부인 폴리실리콘(3) 및 텅스텐 실리사이드(4)를 W(텅스텐) 폴리사이드 구조라고 한다. 게이트 산화막(2), 폴리실리콘(3) 및 텅스텐 실리사이드(4)는 게이트 전극(400a)을 구성한다.
그런데, 미세화, 고집적화가 진행하고, 회로 동작의 고속화가 요구되고 있다. 이 요구에 따르기 위해, MOS 트랜지스터의 게이트 전극(400a)의 저항을 작게 하는 것이 연구되고 있다.
그래서, 게이트 전극(400a)의 저항을 작게 하기 위해, 다음 2개의 방법을 생각할 수 있다.
(1) 텅스텐 실리사이드(4)의 막압을 두껍게 함으로써, 게이트 전극(400a)의 저항을 작게 한다.
(2) 텅스텐 실리사이드(4)보다도 저항율이 낮은 메탈(예를 들면 텅스텐(W) 등의 금속)을 이용함으로써, 게이트 전극(400a)의 저항을 작게 한다.
그러나, 방법(1)에 따르면, 게이트 전극(400a)의 높이가 높아지고, 게이트 전극(400a)이 반도체 기판(1)의 수직 방향으로 가늘고 길어지므로, 게이트 전극(400a)이 쓰러지기 쉬워지거나, 인접하는 게이트 전극(400a) 사이로의 층간막의 매립이 곤란하다는 문제점이 있다.
한편, 방법(2)에 따르면, 게이트 전극(400a)의 저항을 작게 하기 위해, 게이트 전극(400a)의 높이를 높게 할 필요가 없어진다고 하는 이점은 있다. 그러나, 도 15의 산화막(7, 8)을 형성하기 위한 산화에 의해, 메탈의 내부까지 산화가 진행하여, 박리를 일으키거나, 게이트 전극(400a)의 저항이 상승하기도 한다는 문제점이 있다.
또, 방법(2)에 관하여, 게이트 전극(400a)의 저항이 상승하는 원인인, 산화막(7, 8)을 형성하기 위한 산화를 행하지 않은 것을 생각할 수 있다. 그러나, 이 산화를 행하지 않으면, 산화막(7, 8)이 형성되지 않고, 측벽층(9)과 반도체 기판(1)의 확산층(6)이 접촉하게 된다. 측벽층(9)과 반도체 기판(1)의 확산층(6)이 접촉하면, 측벽층(9)과 반도체 기판(1)의 확산층(6) 사이에 작용하는 응력의 영향으로 계면에 준위가 발생하여, 이 준위가 캐리어 트랩이 되어 핫 캐리어 내성이나빠진다. 또한, 메탈의 내부까지 산화가 진행하지 않도록, 산화를 행하는 것을 생각할 수 있다. 예를 들면, 1000도의 고온으로 산소가 5% 정도의 수소와 산소와의 혼합 가스 분위기 속에서 산화를 행하면, 메탈은 산화되지 않고 폴리실리콘(3)의 측벽과 반도체 기판(1)의 표면만 산화된다. 그러나, 이러한 선택 산화를 행하기 위해서는 신규 장치의 도입이 필요해진다.
본 발명은 이들 문제점을 해결하기 위해 이루어진 것으로, 게이트 전극의 높이를 높게 하지 않아도, 저항이 낮은 게이트 구조를 얻을 수 있고, 나아가서는 그 높이를 억제할 수 있는 게이트 구조의 제조 방법을 얻는 것을 목적으로 한다.
본 발명에 따른 과제 해결 수단은 (a) 반도체 기판 상에 게이트 절연막을 개재하여 도전체를 형성하는 공정과, (b) 상기 도전체의 측벽을 산화하는 공정과, (c) 상기 도전체 상에, 제1 산화막을 형성하는 공정과, (d) 상기 제1 산화막을 피복하고, 제2 산화막을 형성하는 공정과, (e) 상기 반도체 기판의 상기 제2 산화막측으로부터 평탄화 처리를 행하여 상기 제1 산화막을 노출하는 공정과, (f) 상기 공정(e)으로 얻어진 구조에 대해 기상 불산을 이용한 에칭 처리를 행하고, 상기 제1 산화막을 선택적으로 제거하는 공정과, (g) 상기 제2 산화막 및 상기 도전체로 둘러싸인 영역에 금속막을 형성하는 공정을 포함한다.
본 발명에 따른 과제 해결 수단은 (h) 상기 공정(d) 후, 상기 공정(e) 전에 상기 평탄화 처리에 있어서 상기 제2 산화막 보다 에칭율이 느린 절연막을 상기 제2 산화막 상에 형성하는 공정을 더욱 구비한다.
본 발명에 따른 과제 해결 수단에 있어서, 상기 제1 산화막은 2% 이상의 농도로 불순물을 포함한다.
도 1은 본 발명의 실시예 1의 게이트 구조의 제조 방법을 나타내는 단면도.
도 2는 본 발명의 실시예 1의 게이트 구조의 제조 방법을 나타내는 단면도.
도 3은 본 발명의 실시예 1의 게이트 구조의 제조 방법을 나타내는 단면도.
도 4는 본 발명의 실시예 1의 게이트 구조의 제조 방법을 나타내는 단면도.
도 5는 본 발명의 실시예 1의 게이트 구조의 제조 방법을 나타내는 단면도.
도 6은 본 발명의 실시예 1의 게이트 구조의 제조 방법을 나타내는 단면도.
도 7은 본 발명의 실시예 1의 게이트 구조의 제조 방법을 나타내는 단면도.
도 8은 본 발명의 실시예 1의 게이트 구조의 제조 방법을 나타내는 단면도.
도 9는 본 발명의 실시예 4의 게이트 구조의 제조 방법을 나타내는 단면도.
도 10은 본 발명의 실시예 4의 게이트 구조의 제조 방법을 나타내는 단면도.
도 11은 종래의 게이트 구조의 제조 방법을 나타내는 단면도.
도 12는 종래의 게이트 구조의 제조 방법을 나타내는 단면도.
도 13은 종래의 게이트 구조의 제조 방법을 나타내는 단면도.
도 14는 종래의 게이트 구조의 제조 방법을 나타내는 단면도.
도 15는 종래의 게이트 구조의 제조 방법을 나타내는 단면도.
도 16은 종래의 게이트 구조의 제조 방법을 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100;게이트 절연체
200;메탈
300;절연막
[실시예 1]
본 발명의 실시예 1의 게이트 구조의 제조 방법에 대해, 도 1∼도 8을 이용하여 설명한다.
우선, 반도체 기판(1) 상에 게이트 산화막(게이트 절연막; 2)을 막 두께 2㎚∼4㎚, 예를 들면 2㎚ 정도로 형성한다. 이어서, 게이트 산화막(2) 상에 폴리실리콘(도전체; 3)을 막 두께 50㎚∼150㎚, 예를 들면 80㎚ 정도로 형성한다.
이어서, 폴리실리콘(3) 상에, 불순물을 소정 농도로 포함한 TEOS (Tetra Ethyle Ortho Silicate) 산화막(제1 산화막; 11)를 막 두께 50㎚∼100㎚ 정도, 예를 들면 70㎚로 형성한다. TEOS 산화막(11)에 첨가되는 불순물로서 예를 들면 붕소(B)가 채용된다. 기상 HF (불산)을 이용한 에칭 처리에 의해 제1 산화막을 선택적으로 제거할 수 있다. TEOS에 첨가되는 불순물은 예를 들면 인 혹은 붕소이고, 불순물의 농도는 예를 들면 2% 이상이다. 이러한 불순물의 농도로 하면, 후술하는 기상 HF를 이용한 에칭에 의해, TEOS 산화막(11)을 선택적으로 제거하는 것이 가능하다. 또한, 폴리실리콘(3)은 게이트의 일 함수를 조정하여 (NMOS의 경우에는 N-poly Si, PMOS의 경우에는 P-poly Si), 적정한 임계치 전압 Vth를 얻기 위해 설치된다.
이어서, 레지스트(도시하지 않음)를 형성하고, 사진 제판 기술에 의해 레지스트를 패터닝한다. 패터닝된 레지스트를 마스크로 하여, 게이트 산화막(2), 폴리실리콘(3), TEOS 산화막(11)을 에칭한다. 이와 같이 함으로써, 반도체 기판(1) 상에 게이트 산화막(2), 폴리실리콘(3) 및 TEOS 산화막(11)으로 이루어지는 게이트 절연체(100)를 형성한다. 이어서, 게이트 절연체(100)를 마스크로 하여 불순물을 반도체 기판(1)에 주입함으로써, 확산층(6)을 형성한다(도 1). 불순물은 Nch 트랜지스터를 형성하는 경우이면 예를 들면 As이고, 가속 에너지 15∼30keV, 예를 들면 15keV이고, 또한 도우즈량 1×1013∼1×1015㎝-2정도로, 예를 들면 2×1014㎝-2정도로 이온 주입한다. pch 트랜지스터를 형성하는 경우이면 예를 들면 붕소이고, 가속 에너지 10keV∼30keV, 예를 들면 10keV이고, 또한 도우즈량 1×1013∼1×1015㎝-2정도로, 예를 들면 3×1014㎝-2정도로 이온 주입한다.
다음에, 100%의 산소 분위기 중 또는 질소 가스로 희석한 10% 정도의 산소 분위기 속에서 도 1에 도시된 구조에 대해 산화를 행한다. 이에 따라, 반도체 기판(1)의 게이트 절연체(100)의 양편의 소스 드레인 영역(소스 드레인 영역;6)의 표면에 산화막(8)을 형성한다. 이 때, 폴리실리콘(3)도 산화되어, 폴리실리콘(3)의 측벽에도 산화막(7)이 형성된다. 산화막(7, 8)의 막 두께가 모두 1㎚∼5㎚, 예를 들면 2㎚ 정도이면, 핫 캐리어 내성을 확보할 수 있다(도 2).
이어서, 도 2에 도시된 구조 상에 SiN 막을 막 두께 70㎚ 정도로 피착하고 프레임을 부착하여 에칭함으로써, SiN 막을 측벽층(9)으로서 남긴다. 다음에, 측벽층(9)을 마스크로 하여 불순물을 반도체 기판(1)으로 주입함으로써, 소스 드레인영역(10)을 형성한다(도 3). 불순물은 Nch 트랜지스터를 형성하는 경우이면 예를 들면 As이고, 가속 에너지 60keV, 도우즈량 1×1015∼6×1015㎝-2, 예를 들면 2×1014㎝-2정도로 이온 주입한다. Pch 트랜지스터를 형성하는 경우이면 예를 들면 불화 붕소(BF2)이고, 30keV, 도우즈량 1×1015∼6×1015㎝-2, 예를 들면 1×1015㎝-2정도로 이온 주입한다.
다음에, 도 3에 도시된 구조 상에, TEOS 산화막(제2 산화막;12)을 막 두께200㎚ 정도로 피착함으로써, TEOS 산화막(11) 및 측벽층(9)을 피복한다(도 4). TEOS 산화막(12)은 TEOS 산화막(11)과 달리, 불순물을 포함하지 않는다.
이상의 도 3 및 도 4와 같이 하여, 도 2에 도시하는 구조 상을 측벽층(9) 및 TEOS 산화막(12)으로 이루어지는 절연막(300)으로 덮는다.
다음에, 반도체 기판(1)의 TEOS 산화막(12)측에서 평탄화 처리로서 CMP (Chemical Mechanical Polishing;화학적 기계적 연마)를 행함으로써 도 4에 도시된 절연막(300)을 평탄화한다. CMP를 행할 때 조절함으로써, 게이트 절연체(100)의 정상부인 TEOS 산화막(11)을 노출시킨다(도 5).
이어서, 기상 HF(불산)을 이용한 에칭을 행한다. 이 때, 불순물이 첨가된 TEOS 산화막(11)은 제거되지만, 폴리실리콘(3)의 측벽의 산화막(7) 및 TEOS 산화막(12)은 도핑되어 있지 않으므로 에칭되지 않고, 측벽층(9)도 SiN으로 이루어지므로 남겨진다.(도 6).
이상의 도 3∼도 6와 같이 함으로써, 게이트 절연체(100)의 정상부인 TEOS 산화막(11)을 제거한다.
다음에, 도 6에 도시된 구조 상에 질화 텅스텐(WN;13)을 막 두께 10㎚∼50㎚ 정도로 피착하고, 또한 그 위에 텅스텐(W;14)을 막 두께 50㎚∼150㎚ 정도로 피착한다(도 7). 질화 텅스텐(13) 및 텅스텐(14)은 메탈(금속막;200)을 구성한다.
이어서, 반도체 기판(1)의 메탈(200)측에서 평탄화 처리로서 CMP를 행함으로써, 메탈(200)을 평탄화하여 TEOS 산화막(12)을 노출시킨다(도 8).
이상의 도 7 및 도 8과 같이 함으로써, 게이트 절연체(100)와 절연막(300)에 의해 둘러싸인 영역에, 질화 텅스텐(13) 및 텅스텐(14)으로 이루어지는 메탈(200)을 매립한다.
이상과 같이, TEOS 산화막(11)이 제거된 후의 게이트 절연체(100) 상에 메탈(200)을 형성함으로써, 게이트 절연체(100) 및 메탈(200)로 이루어지는 게이트 전극(400)을 형성한다. 이에 따라, MOS 트랜지스터가 완성된다. 게이트 전극(400)의 일부인 폴리실리콘(3) 및 메탈(200)을 폴리 메탈 게이트 구조라고 부른다. 반도체 기판(1) 표면과 게이트 전극(400)의 측벽을 피복하는 절연막(300)은 층간 절연막으로서 이용된다.
이상과 같이, 게이트 전극(400)을 텅스텐 실리사이드(4)(도 16)보다도 저항율이 낮은 메탈(200)을 이용하여 구성함으로써, 종래와 비교하여 게이트 전극(400)의 저항을 작게 할 수 있다.
또한, 상술된 바와 같이, 메탈(200)을 형성하기 전에, 산화막(8)을 형성하기위한 산화를 행한다. 이에 따라, 메탈(200)의 산화가 발생하지 않고, 메탈(200)의 게이트 절연체(100)로부터의 박리를 일으키거나, 게이트 전극(400)의 저항이 상승하기도 하는 것을 방지할 수 있다. 또한, 측벽층(9)과 반도체 기판(1)의 확산층(6) 사이에 산화막(8)이 개재되어, 측벽층(9)과 반도체 기판(1)의 확산층(6) 사이에 작용하는 응력을 완화하므로, 계면에는 캐리어 트랩이 되는 준위가 발생하기 어렵다. 따라서 핫 캐리어 내성이 나빠지기 어렵다.
또한, 상술된 바와 같이, 게이트 전극(400)을 메탈(200)을 이용하여 구성하고 있으므로, 게이트 전극(400)의 높이를 높게 하지 않아도, 게이트 전극(400)의 저항을 작게 할 수 있다. 또한 게이트 절연체(100) 상에 메탈(200)을 형성하기 전에, 게이트 절연체(100)의 정상부(도 3∼도 6에서는 TEOS 산화막(11))를 제거하여 게이트 전극(400)의 높이를 작게 함으로써, 게이트 전극(400)의 저항을 높게 하지 않고, 게이트 전극(400)의 높이를 매우 작게 할 수 있으므로, 게이트 전극(400)이 쓰러지기 쉬워지거나, 인접하는 게이트 전극(400)간으로의 층간막의 매립이 곤란하다는 점이 생기기도 하는 것을 방지할 수 있다.
또한, 도 3∼도 8에 도시된 바와 같이, 게이트 절연체(100)의 정상부인 TEOS 산화막(11)을 둘러싸고 있는 절연막(300)을 프레임으로서 이용하여 메탈(200)로 치환할 수 있고, 또한 절연막(300)을 층간 절연막으로서 이용할 수 있다.
또한, 메탈(200)의 산화를 고려하지 않고, 폴리실리콘(3)의 측벽과 반도체 기판(1)의 표면만 산화할 수 있으므로, 종래의 기술에서 설명한 바와 같은 선택 산화를 행하기 위해서는 신규 장치의 도입이 필요없다.
이상과 같이, 실시예 1에 따르면, TEOS 산화막(11)이 제거된 영역에 메탈(200)을 형성함으로써, 저항이 낮은 게이트 구조를 얻을 수 있고, 나아가서는 그 높이를 억제할 수 있다.
[실시예 2]
실시예 2에서는 도 7에 있어서, 질화 텅스텐(13)의 재질을 질화 탄탈(TaN), 텅스텐(14)의 재질을 구리(Cu;16)로 치환한다. 기타는 실시예 1과 마찬가지이다. 이 경우에도, 실시예 1과 동일한 효과를 얻을 수 있다. 또한, 구리는 텅스텐의 약 절반의 저항율이므로, 더욱 게이트 전극(400)의 저항을 작게 할 수 있다.
[실시예 3]
실시예 3에서는 도 1에 있어서, TEOS 산화막(11)에 첨가되는 붕소를 인으로 치환한다. 인이 첨가된 TEOS 산화막(11)이라도, 붕소가 첨가된 TEOS 산화막(11)과 마찬가지로, 흡습성이 있고, 기상 HF에 의해 선택적으로 제거할 수 있다.
혹은 인, 붕소의 양쪽이 첨가된 TEOS 산화막(11)이라도 좋고, 동일한 효과를 얻을 수 있다.
[실시예 4]
본 발명의 실시예 3의 게이트 구조의 제조 방법에 대해, 도 9, 도 10을 이용하여 설명한다.
우선, 실시예 1과 마찬가지로 함으로써, 도 4에 도시된 구조를 얻는다. 다음에, 도 4에 도시된 절연막(300)을 CMP에서 절연막(300)에 대해 에칭 레이트가 느린 실리콘 질화막(SiN;18)(스토퍼용의 절연막)으로 피복한다(도 9). 여기서는TEOS 산화막(12)의 막 두께는 예를 들면 150㎚ 정도이고, 실리콘 질화막(18)의 막 두께는 예를 들면 20㎚ 정도이다.
이어서, 도 5를 이용하여 설명한 바와 같이, 반도체 기판(1)의 실리콘 질화막(18)측에서 평탄화 처리로서 CMP를 행함으로써, 절연막(300) 및 실리콘 질화막(18)을 평탄화한다. 이에 따라, 게이트 절연체(100)의 정상부인 TEOS 산화막(11)을 노출시킨다(도 10).
그 후에는 도 6∼도 8을 이용하여 설명한 공정을 행한다.
도 9에 도시된 구조에 대해, 소스 드레인 영역(10)의 상면으로부터 TEOS 산화막(12)과 실리콘 질화막(18)과의 경계까지의 거리 L2와 비교하여, 소스 드레인 영역(10)의 상면으로부터 TEOS 산화막(11)의 상면까지의 거리 L1이 짧다. 실리콘 질화막(18)은 TEOS 산화막(12)과 비교하여 CMP에 의해 연마되기 어렵다. 영역 L3은 실리콘 질화막(18)의 정상부로부터 실리콘 질화막(18) 및 TEOS 산화막(12)의 경계까지의 영역을 나타낸다. 영역 L4는 실리콘 질화막(18) 및 TEOS 산화막(12)의 경계에서 실리콘 질화막(18)의 주 표면까지의 영역을 나타낸다. 영역 L5는 실리콘 질화막(18)의 주 표면으로부터 그 주 표면의 실리콘 질화막(18) 및 TEOS 산화막(12)의 경계까지의 영역이다.
이러한 구조의 경우, 영역 L5는 영역 L3, L4에 포함되는 실리콘 질화막(18)의 양이 많으므로, 가장 연마되기 어렵다. 따라서, 실시예 1과 비교하여, TEOS 산화막(11)을 노출시키는데, CMP의 시간 제어가 용이해진다.
본 발명에 따르면, 제1 산화막이 제거된 영역에 금속막을 형성함으로써, 저항이 낮은 게이트 구조를 얻을 수 있고, 나아가서는 그 높이를 억제할 수 있다.

Claims (2)

  1. 게이트 구조의 제조 방법에 있어서,
    (a) 반도체 기판 상에 게이트 절연막을 개재하여 도전체를 형성하는 공정 - 상기 도전체는 주로 반도체로 구성됨 -;
    (b) 상기 도전체 상에, 제1 산화막을 형성하는 공정;
    (c) 상기 도전체의 측면을 산화하는 공정;
    (d) 상기 제1 산화막을 피복하는 제2 산화막을 형성하는 공정 - 상기 제2 산화막은 반도체의 산화막이며, 상기 제1 산화막은 상기 도전체의 산화된 측면 및 상기 제2 산화막보다 불순물 농도가 높음-;
    (e) 상기 반도체 기판의 상기 제2 산화막측으로부터 CMP 평탄화 처리를 행하여 상기 제1 산화막을 노출하는 공정;
    (f) 상기 공정(e)에서 얻어진 구조에 대해 기상(氣相) 불산을 이용한 에칭 처리를 행하여, 상기 제1 산화막을 제거하는 공정;
    (g-1) 상기 제2 산화막 및 상기 도전체로 둘러싸인 영역을 채우도록 금속막을 형성하는 공정; 및
    (g-2) 상기 공정(g-1)에서 얻어진 구조에 대해 CMP 평탄화 처리를 행하여 상기 제2 산화막을 노출시키는 공정
    을 포함하는 것을 특징으로 하는 게이트 구조의 제조 방법.
  2. 제1항에 있어서,
    상기 CMP 평탄화 처리에 있어서 상기 제2 산화막보다 에칭율이 느린 절연막을 상기 제2 산화막상에 형성하는 공정
    을 더 포함하는 것을 특징으로 하는 게이트 구조의 제조 방법.
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