KR100724577B1 - 높은 출력저항을 갖는 반도체소자 및 그 형성방법 - Google Patents
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Abstract
높은 출력저항을 갖는 반도체소자 및 그 제조방법을 제공한다. 이 소자는 기판에 배치된 활성영역을 구비한다. 상기 활성영역은 제 1 도전형 불순물 이온들을 갖는다. 상기 활성영역을 가로지르는 게이트전극이 제공된다. 상기 게이트전극 양측의 상기 활성영역 내에 소스 영역 및 드레인 영역이 배치된다. 상기 활성영역 내에 상기 소스 영역으로부터 상기 게이트전극 방향으로 연장된 소스 엘디디 영역이 배치된다. 상기 소스 엘디디 영역은 제 2 도전형 불순물 이온들을 갖는다. 상기 활성영역 내에 상기 드레인 영역으로부터 상기 게이트전극 방향으로 연장된 드레인 엘디디 영역이 배치된다. 상기 드레인 엘디디 영역은 상기 소스 엘디디 영역 보다 높은 농도의 상기 제 2 도전형 불순물 이온들을 갖는다. 상기 활성영역 내에 상기 소스 엘디디 영역을 감싸는 제 1 헤일로 영역이 배치된다. 상기 제 1 헤일로 영역은 상기 제 1 도전형 불순물 이온들을 갖는다.
Description
도 1은 종래의 반도체소자를 설명하기 위한 단면도이다.
도 2 내지 도 7은 본 발명의 제 1 실시 예에 따른 반도체소자 및 그 제조방법을 설명하기 위한 단면도들이다.
도 8 내지 도 12는 본 발명의 제 2 실시 예에 따른 반도체소자 및 그 제조방법을 설명하기 위한 단면도들이다.
**도면의 주요부분에 대한 부호의 설명**
11, 51 : 기판
12, 52 : 활성영역
13, 53 : 소자분리막
15, 55 : 게이트유전막
16, 56 : 게이트전극
21, 73 : 스페이서
71 : 내측 스페이서 72 : 외측 스페이서
17S, 69S, 86S : 제 1 헤일로 영역
82S : 외측 헤일로 영역
85S : 내측 헤일로 영역
17D, 82D : 제 2 헤일로 영역
19S, 62S, 89S : 소스 엘디디 영역
62D : 초기 엘디디 영역
19D, 65D, 94D : 드레인 엘디디 영역
23S, 75S : 소스 영역
23D, 75D : 드레인 영역
64, 68, 83, 91 : 마스크 패턴
본 발명은 반도체소자에 관한 것으로, 특히 높은 출력저항을 갖는 트랜지스터 및 그 형성방법에 관한 것이다.
반도체소자의 고집적화에 따라 트랜지스터의 채널영역을 극한적으로 축소하려는 연구가 진행되고 있다. 채널 길이의 축소는 상기 트랜지스터의 오프 전류(off current)를 상대적으로 증가시킨다. 상기 오프 전류의 증가는 상기 트랜지스터의 대기 전력소모(standby power consumption) 증가와 같은 문제를 유발한다. 상기 오프 전류의 증가를 개선하기 위하여 상기 채널영역 내에 헤일로 영역들을 형성하는 기술이 사용된다. 상기 헤일로 영역들은 일반적으로 상기 채널영역 내의 소스/드레인 영역들에 인접한 곳에 배치된다.
상기 헤일로 영역들을 사용하여 낮은 오프 전류를 갖는 트랜지스터를 구현할 수 있다. 그러나 드레인 영역에 인접하게 형성된 헤일로 영역은 트랜지스터의 출력저항(output resistance)을 감소시킨다.
도 1은 종래의 반도체소자를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(11)의 소정영역에 활성역역(12)을 한정하는 소자분리막(13)이 제공된다. 상기 활성역역(12)은 p형 불순물 이온들을 구비할 수 있다. 상기 활성역역(12) 상을 가로지르는 게이트전극(16)이 배치된다. 상기 게이트전극(16) 및 상기 활성역역(12) 사이에 게이트유전막(15)이 개재된다. 상기 게이트전극(16) 양 측벽들에 스페이서들(21)이 배치된다.
상기 스페이서들(21) 외측의 상기 활성역역(12) 내에 소스 영역(23S) 및 드레인 영역(23D)이 제공된다. 상기 소스 영역(23S) 및 상기 드레인 영역(23D)은 고농도의 n형 불순물 이온들을 구비할 수 있다. 상기 스페이서들(21) 하부의 상기 활성역역(12) 내에 소스 엘디디 영역(19S) 및 드레인 엘디디 영역(19D)이 배치된다. 상기 소스 엘디디 영역(19S)은 상기 소스 영역(23S)에 접촉되고, 상기 드레인 엘디디 영역(19D)은 상기 드레인 영역(23D)에 접촉된다.
상기 소스 엘디디 영역(19S) 및 상기 드레인 엘디디 영역(19D)은 저농도의 n형 불순물 이온들을 구비한다. 상기 소스 엘디디 영역(19S) 및 상기 드레인 엘디디 영역(19D)은 실질적으로 같은 농도의 상기 n형 불순물 이온들을 구비한다.
상기 활성역역(12) 내에 상기 소스 엘디디 영역(19S)을 감싸며 상기 소스 영역(23S)에 부분적으로 접촉되는 제 1 헤일로 영역(17S)이 제공된다. 또한, 상기 활성역역(12) 내에 상기 드레인 엘디디 영역(19D)을 감싸며 상기 드레인 영역(23D)에 부분적으로 접촉되는 제 2 헤일로 영역(17D)이 제공된다. 상기 제 1 헤일로 영역(17S) 및 상기 제 2 헤일로 영역(17D)은 상기 활성역역(12)보다 높은 농도의 p형 불순물 이온들을 구비한다. 상기 제 1 헤일로 영역(17S) 및 상기 제 2 헤일로 영역(17D)은 실질적으로 같은 농도의 상기 p형 불순물 이온들을 구비한다.
상기 제 1 헤일로 영역(17S)은 트랜지스터의 오프 전류를 감소시키는 역할을 할 수 있다. 반면, 상기 제 2 헤일로 영역(17D)은 채널 길이 변조(channel length modulation) 및 드레인 유도 장벽감소(drain induced barrier lowering; DIBL)를 심화시킨다. 이에 따라, 트랜지스터의 출력저항(output resistance)은 감소된다.
상기 출력저항의 감소는 드레인 포화전류의 제어를 어렵게 한다. 즉, 드레인 영역에 인접하게 형성된 헤일로 영역을 갖는 트랜지스터는 드레인 전압의 상승에 따라 드레인 전류가 증가하는 특성을 보일 수 있다.
한편, 트랜지스터를 구현하는 다른 방법이 미국특허 제US6,465,315B1호에 "국부적 채널 보상 이온 주입된 모스트랜지스터(MOS transistor with local channel compensation implant)"라는 제목으로 유(Yu)에 의해 개시된 바 있다.
그럼에도 불구하고 높은 출력저항을 갖는 트랜지스터를 구현하는 기술은 지속적인 개선을 필요로 한다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 채널 길이 변조(channel length modulation) 발생을 억제하여 높은 출력저항을 갖는 반도체소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 높은 출력저항을 갖는 반도체소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 높은 출력저항을 갖는 반도체소자를 제공한다. 이 소자는 기판에 배치된 활성영역을 구비한다. 상기 활성영역은 제 1 도전형 불순물 이온들을 갖는다. 상기 활성영역을 가로지르는 게이트전극이 제공된다. 상기 게이트전극 한쪽의 상기 활성영역 내에 소스 영역이 배치된다. 상기 게이트전극 다른 한쪽의 상기 활성영역 내에 드레인 영역이 배치된다. 상기 활성영역 내에 상기 소스 영역으로부터 상기 게이트전극 방향으로 연장된 소스 엘디디 영역이 배치된다. 상기 소스 엘디디 영역은 제 2 도전형 불순물 이온들을 갖는다. 상기 활성영역 내에 상기 드레인 영역으로부터 상기 게이트전극 방향으로 연장된 드레인 엘디디 영역이 배치된다. 상기 드레인 엘디디 영역은 상기 소스 엘디디 영역 보다 높은 농도의 상기 제 2 도전형 불순물 이온들을 갖는다. 상기 활성영역 내에 상기 소스 엘디디 영역을 감싸는 제 1 헤일로 영역이 배치된다. 상기 제 1 헤일로 영역은 상기 제 1 도전형 불순물 이온들을 갖는다.
본 발명의 몇몇 실시 예에 있어서, 상기 제 1 헤일로 영역은 상기 소스 영역 과 부분적으로 접촉할 수 있다. 또한, 상기 제 1 헤일로 영역은 상기 활성영역 보다 높은 농도의 상기 제 1 도전형 불순물 이온들을 구비할 수 있다. 이에 더하여, 상기 제 1 헤일로 영역은 상기 소스 엘디디 영역과 접촉되는 내측 헤일로 영역을 구비할 수 있다. 이 경우에, 상기 내측 헤일로 영역을 덮는 외측 헤일로 영역이 제공될 수 있다. 상기 내측 헤일로 영역은 상기 외측 헤일로 영역 보다 높은 농도의 상기 제 1 도전형 불순물 이온들을 구비할 수 있다.
다른 실시 예에 있어서, 상기 활성영역 내에 상기 드레인 엘디디 영역을 감싸는 제 2 헤일로 영역이 제공될 수 있다. 상기 제 2 헤일로 영역은 상기 제 1 헤일로 영역 보다 낮은 농도의 상기 제 1 도전형 불순물 이온들을 구비할 수 있다.
또 다른 실시 예에 있어서, 상기 제 1 도전형은 n형 또는 p형 일 수 있다. 상기 제 1 도전형이 상기 n형 일 경우 상기 제 2 도전형은 상기 p형 일 수 있으며, 상기 제 1 도전형이 상기 p형 일 경우 상기 제 2 도전형은 상기 n형 일 수 있다.
또 다른 실시 예에 있어서, 상기 기판에 소자분리막이 제공될 수 있다. 상기 소자분리막은 상기 활성영역을 한정하는 역할을 할 수 있다.
또 다른 실시 예에 있어서, 상기 게이트전극의 양 측벽들에 스페이서들이 배치될 수 있다.
또한, 본 발명은, 높은 출력저항을 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 활성영역을 갖는 기판을 준비하는 것을 포함한다. 상기 활성영역은 제 1 도전형 불순물 이온들을 구비한다. 상기 활성영역을 가로지르는 게이트전극을 형성한다. 상기 게이트전극 한쪽의 상기 활성영역 내에 제 2 도전형 불순물 이온들을 주입하여 소스 엘디디 영역을 형성한다. 상기 게이트전극 다른 한쪽의 상기 활성영역 내에 상기 제 2 도전형 불순물 이온들을 주입하여 드레인 엘디디 영역을 형성한다. 상기 드레인 엘디디 영역은 상기 소스 엘디디 영역 보다 높은 농도의 상기 제 2 도전형 불순물 이온들을 구비한다. 상기 게이트전극 한쪽의 상기 활성영역 내에 상기 제 1 도전형 불순물 이온들을 주입하여 상기 소스 엘디디 영역을 감싸는 제 1 헤일로 영역을 형성한다. 상기 게이트전극의 양 측벽들에 스페이서들을 형성한다. 상기 스페이서들 외측의 상기 활성영역 내에 소스 영역 및 드레인 영역을 형성한다.
몇몇 실시 예에 있어서, 상기 소스 엘디디 영역을 형성하는 동안, 상기 게이트전극 다른 한쪽의 상기 활성영역 내에 상기 제 2 도전형 불순물 이온들을 주입하여 초기 엘디디 영역을 형성할 수 있다. 이 경우에, 상기 드레인 엘디디 영역은 상기 초기 엘디디 영역에 상기 소스 엘디디 영역 보다 높은 농도의 상기 제 2 도전형 불순물 이온들을 주입하여 형성할 수 있다.
다른 실시 예에 있어서, 상기 제 1 헤일로 영역을 형성하는 것은 상기 게이트전극 한쪽의 상기 활성영역 내에 상기 제 1 도전형 불순물 이온들을 주입하여 외측 헤일로 영역을 형성하는 것을 포함할 수 있다. 상기 외측 헤일로 영역 내에 상기 제 1 도전형 불순물 이온들을 주입하여 내측 헤일로 영역을 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 외측 헤일로 영역을 형성하는 동안, 상기 게이트전극 다른 한쪽의 상기 활성영역 내에 상기 제 1 도전형 불순물 이온들을 주입하여 상기 드레인 엘디디 영역을 감싸는 제 2 헤일로 영역을 형성할 수 있다. 상 기 제 2 헤일로 영역은 상기 제 1 헤일로 영역 보다 낮은 농도의 상기 제 1 도전형 불순물 이온들을 갖도록 형성할 수 있다.
이에 더하여, 본 발명은, 높은 출력저항을 갖는 반도체소자의 다른 제조방법을 제공한다. 이 방법은 활성영역을 갖는 기판을 준비하는 것을 포함한다. 상기 활성영역은 제 1 도전형 불순물 이온들을 구비한다. 상기 활성영역을 가로지르는 게이트전극을 형성한다. 상기 게이트전극 한쪽의 상기 활성영역 내에 상기 제 1 도전형 불순물 이온들을 주입하여 제 1 헤일로 영역을 형성한다. 상기 제 1 헤일로 영역 내에 제 2 도전형 불순물 이온들을 주입하여 소스 엘디디 영역을 형성한다. 상기 게이트전극 다른 한쪽의 상기 활성영역 내에 상기 제 2 도전형 불순물 이온들을 주입하여 드레인 엘디디 영역을 형성한다. 상기 드레인 엘디디 영역은 상기 소스 엘디디 영역 보다 높은 농도의 상기 제 2 도전형 불순물 이온들을 구비한다. 상기 게이트전극의 양 측벽들에 스페이서들을 형성한다. 상기 스페이서들 외측의 상기 활성영역 내에 소스 영역 및 드레인 영역을 형성한다.
몇몇 실시 예에 있어서, 상기 제 1 헤일로 영역을 형성하는 것은 상기 게이트전극 한쪽의 상기 활성영역 내에 상기 제 1 도전형 불순물 이온들을 주입하여 외측 헤일로 영역을 형성하는 것을 포함할 수 있다. 상기 외측 헤일로 영역 내에 상기 제 1 도전형 불순물 이온들을 주입하여 내측 헤일로 영역을 형성할 수 있다.
다른 실시 예에 있어서, 상기 외측 헤일로 영역을 형성하는 동안, 상기 게이트전극 다른 한쪽의 상기 활성영역 내에 상기 제 1 도전형 불순물 이온들을 주입하여 제 2 헤일로 영역을 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 드레인 엘디디 영역은 상기 제 2 헤일로 영역 내에 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
먼저, 도 7을 참조하여 본 발명의 제 1 실시 예에 따른 반도체소자를 설명하기로 한다.
도 7을 참조하면, 본 발명의 제 1 실시 예에 따른 반도체소자는 기판(51)에 배치된 활성영역(52)을 구비한다. 상기 활성영역(52)은 제 1 도전형 불순물 이온들을 갖는다. 상기 기판(51)은 실리콘웨이퍼와 같은 반도체기판일 수 있다. 상기 기판(51)은 상기 제 1 도전형 불순물 이온들을 구비할 수 있다. 상기 기판(51)의 소정영역에 상기 활성영역(52)을 한정하는 소자분리막(53)이 배치될 수 있다.
상기 활성영역(52)을 가로지르는 게이트전극(56)이 제공된다. 상기 활성영역(52) 및 상기 게이트전극(56) 사이에 게이트유전막(55)이 개재될 수 있다. 상기 게이트유전막(55)은 열 산화막 또는 고유전막(high-k dielectrics)일 수 있다. 상기 게이트전극(56)은 폴리실리콘막, 금속 실리사이드막, 또는 금속막과 같은 도전성물질막일 수 있다.
상기 게이트전극(56)의 측벽들에 스페이서들(73)이 배치될 수 있다. 상기 스페이서들(73)은 내측 스페이서들(71) 및 외측 스페이서들(72)을 구비할 수 있다. 상기 내측 스페이서들(71)은 상기 게이트전극(56)의 측벽들에 접촉될 수 있다. 상기 외측 스페이서들(72)은 상기 내측 스페이서들(71)을 덮을 수 있다.
상기 게이트전극(56) 한쪽의 상기 활성영역(52) 내에 소스 영역(74S)이 배치된다. 상기 게이트전극(56) 다른 한쪽의 상기 활성영역(52) 내에 드레인 영역(75D)이 배치된다. 상기 소스 영역(75S) 및 상기 드레인 영역(75D)은 상기 스페이서들(73) 외측에 정렬될 수 있다. 상기 소스 영역(75S) 및 상기 드레인 영역(75D)은 상기 소자분리막(53)의 바닥보다 상부레벨에 위치할 수 있다. 상기 소스 영역(75S) 및 상기 드레인 영역(75D)은 고농도의 제 2 도전형 불순물 이온들을 구비할 수 있다.
상기 활성영역(52) 내에 상기 소스 영역(75S)으로부터 상기 게이트전극(56) 방향으로 연장된 소스 엘디디 영역(62S)이 배치된다. 상기 소스 엘디디 영역(62S)은 상기 제 2 도전형 불순물 이온들을 갖는다. 상기 활성영역(52) 내에 상기 드레인 영역(75D)으로부터 상기 게이트전극(56) 방향으로 연장된 드레인 엘디디 영역(65D)이 배치된다. 상기 드레인 엘디디 영역(65D)은 상기 소스 엘디디 영역(62S) 보다 높은 농도의 상기 제 2 도전형 불순물 이온들을 갖는다.
상기 소스 엘디디 영역(62S) 및 상기 드레인 엘디디 영역(65D)은 상기 소스 영역(75S) 및 상기 드레인 영역(75D)보다 낮은 농도의 상기 제 2 도전형 불순물 이온들을 구비할 수 있다. 상기 소스 엘디디 영역(62S) 및 상기 드레인 엘디디 영역(65D)은 상기 스페이서들(73)의 하부에 정렬될 수 있다. 또한, 상기 소스 엘디디 영역(62S) 및 상기 드레인 엘디디 영역(65D)은 상기 게이트전극(56)의 양측에 정렬될 수 있다.
상기 소스 엘디디 영역(62S) 및 상기 드레인 엘디디 영역(65D)은 상기 활성영역(52)의 표면으로부터 일정 깊이까지 배치될 수 있다. 상기 소스 엘디디 영역(62S) 및 상기 드레인 엘디디 영역(65D)은 상기 소스 영역(75S) 및 상기 드레인 영역(75D)의 바닥보다 상부레벨에 위치할 수 있다.
상기 활성영역(52) 내에 상기 소스 엘디디 영역(62S)을 감싸는 제 1 헤일로 영역(69S)이 배치된다. 상기 제 1 헤일로 영역(69S)은 상기 활성영역(52)보다 높은 농도의 상기 제 1 도전형 불순물 이온들을 구비할 수 있다. 상기 제 1 헤일로 영역(69S)은 상기 게이트전극(56)에 부분적으로 겹칠 수 있다. 또한, 상기 제 1 헤일로 영역(69S)은 상기 소스 영역(75S)과 부분적으로 접촉될 수 있다.
상기 제 1 도전형은 n형 또는 p형 일 수 있다. 상기 제 1 도전형이 상기 n형 일 경우 상기 제 2 도전형은 상기 p형 일 수 있으며, 상기 제 1 도전형이 상기 p형 일 경우 상기 제 2 도전형은 상기 n형 일 수 있다.
상술한 바와 같이 본 발명의 제 1 실시 예에 따른 반도체소자는 상기 제 1 헤일로 영역(69S), 상기 소스 엘디디 영역(62S) 및 상기 드레인 엘디디 영역(65D) 을 구비한다. 이에 따라, 상기 반도체소자의 채널영역은 경사진 도핑 프로파일을 갖는다. 결과적으로, 채널 길이 변조(channel length modulation) 발생을 억제하여 높은 출력저항을 갖는 반도체소자를 구현할 수 있다.
다음은, 도 12를 참조하여 본 발명의 제 2 실시 예에 따른 반도체소자를 설명하기로 한다.
도 12를 참조하면, 본 발명의 제 2 실시 예에 따른 반도체소자는 기판(51)에 배치된 활성영역(52)을 구비한다. 상기 활성영역(52)은 제 1 도전형 불순물 이온들을 갖는다. 상기 기판(51)은 실리콘웨이퍼와 같은 반도체기판일 수 있다. 상기 기판(51)은 상기 제 1 도전형 불순물 이온들을 구비할 수 있다. 상기 기판(51)의 소정영역에 상기 활성영역(52)을 한정하는 소자분리막(53)이 배치될 수 있다.
상기 활성영역(52)을 가로지르는 게이트전극(56)이 제공된다. 상기 활성영역(52) 및 상기 게이트전극(56) 사이에 게이트유전막(55)이 개재될 수 있다. 상기 게이트유전막(55)은 열 산화막 또는 고유전막(high-k dielectrics)일 수 있다. 상기 게이트전극(56)은 폴리실리콘막, 금속 실리사이드막, 또는 금속막과 같은 도전성물질막일 수 있다.
상기 게이트전극(56)의 측벽들에 스페이서들(73)이 배치될 수 있다. 상기 스페이서들(73)은 내측 스페이서들(71) 및 외측 스페이서들(72)을 구비할 수 있다. 상기 내측 스페이서들(71)은 상기 게이트전극(56)의 측벽들에 접촉될 수 있다. 상기 외측 스페이서들(72)은 상기 내측 스페이서들(71)을 덮을 수 있다.
상기 게이트전극(56) 한쪽의 상기 활성영역(52) 내에 소스 영역(74S)이 배치 된다. 상기 게이트전극(56) 다른 한쪽의 상기 활성영역(52) 내에 드레인 영역(75D)이 배치된다. 상기 소스 영역(75S) 및 상기 드레인 영역(75D)은 상기 스페이서들(73) 외측에 정렬될 수 있다. 상기 소스 영역(75S) 및 상기 드레인 영역(75D)은 상기 소자분리막(53)의 바닥보다 상부레벨에 위치할 수 있다. 상기 소스 영역(75S) 및 상기 드레인 영역(75D)은 고농도의 제 2 도전형 불순물 이온들을 구비할 수 있다.
상기 활성영역(52) 내에 상기 소스 영역(75S)으로부터 상기 게이트전극(56) 방향으로 연장된 소스 엘디디 영역(89S)이 배치된다. 상기 소스 엘디디 영역(89S)은 상기 제 2 도전형 불순물 이온들을 갖는다. 상기 활성영역(52) 내에 상기 드레인 영역(75D)으로부터 상기 게이트전극(56) 방향으로 연장된 드레인 엘디디 영역(94D)이 배치된다. 상기 드레인 엘디디 영역(94D)은 상기 소스 엘디디 영역(89S) 보다 높은 농도의 상기 제 2 도전형 불순물 이온들을 갖는다.
상기 소스 엘디디 영역(89S) 및 상기 드레인 엘디디 영역(94D)은 상기 소스 영역(75S) 및 상기 드레인 영역(75D)보다 낮은 농도의 상기 제 2 도전형 불순물 이온들을 구비할 수 있다. 상기 소스 엘디디 영역(89S) 및 상기 드레인 엘디디 영역(94D)은 상기 스페이서들(73)의 하부에 정렬될 수 있다. 또한, 상기 소스 엘디디 영역(89S) 및 상기 드레인 엘디디 영역(94D)은 상기 게이트전극(56)의 양측에 정렬될 수 있다.
상기 소스 엘디디 영역(89S) 및 상기 드레인 엘디디 영역(94D)은 상기 활성영역(52)의 표면으로부터 일정 깊이까지 배치될 수 있다. 상기 소스 엘디디 영 역(89S) 및 상기 드레인 엘디디 영역(94D)은 상기 소스 영역(75S) 및 상기 드레인 영역(75D)의 바닥보다 상부레벨에 위치할 수 있다.
상기 활성영역(52) 내에 상기 소스 엘디디 영역(89S)을 감싸는 제 1 헤일로 영역(86S)이 배치된다. 상기 제 1 헤일로 영역(86S)은 상기 활성영역(52)보다 높은 농도의 상기 제 1 도전형 불순물 이온들을 구비할 수 있다. 상기 제 1 헤일로 영역(86S)은 상기 게이트전극(56)에 부분적으로 겹칠 수 있다. 또한, 상기 제 1 헤일로 영역(86S)은 상기 소스 영역(75S)과 부분적으로 접촉될 수 있다.
상기 제 1 헤일로 영역(86S)은 외측 헤일로 영역(82S) 및 내측 헤일로 영역(85S)을 구비할 수 있다. 이 경우에, 상기 내측 헤일로 영역(85S)은 상기 소스 엘디디 영역(89S)을 감싸도록 배치될 수 있다. 상기 외측 헤일로 영역(82S)은 상기 내측 헤일로 영역(85S)을 덮을 수 있다. 그러나 상기 외측 헤일로 영역(82S)은 생략될 수 있다.
상기 활성영역(52) 내에 상기 드레인 엘디디 영역(94D)을 감싸는 제 2 헤일로 영역(82D)이 배치될 수 있다. 상기 제 2 헤일로 영역(82D)은 상기 활성영역(52)보다 높고 상기 제 1 헤일로 영역(86S)보다 낮은 농도의 상기 제 1 도전형 불순물 이온들을 구비할 수 있다. 상기 제 2 헤일로 영역(82D)은 상기 게이트전극(56)에 부분적으로 겹칠 수 있다. 또한, 상기 제 2 헤일로 영역(82D)은 상기 드레인 영역(75D)과 부분적으로 접촉될 수 있다. 그러나 상기 제 2 헤일로 영역(82D)은 생략될 수 있다.
상기 제 1 도전형은 n형 또는 p형 일 수 있다. 상기 제 1 도전형이 상기 n형 일 경우 상기 제 2 도전형은 상기 p형 일 수 있으며, 상기 제 1 도전형이 상기 p형 일 경우 상기 제 2 도전형은 상기 n형 일 수 있다.
상술한 바와 같이 본 발명의 제 2 실시 예에 따른 반도체소자는 상기 제 1 헤일로 영역(86S), 상기 제 2 헤일로 영역(82D), 상기 소스 엘디디 영역(89S) 및 상기 드레인 엘디디 영역(94D)을 구비한다. 이에 따라, 상기 반도체소자의 채널영역은 경사진 도핑 프로파일을 갖는다. 결과적으로, 채널 길이 변조(channel length modulation) 발생을 억제하여 높은 출력저항을 갖는 반도체소자를 구현할 수 있다.
이제, 도 2 내지 도 7을 참조하여 본 발명의 제 1 실시 예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 2를 참조하면, 기판(51)의 소정영역에 활성영역(52)을 한정하는 소자분리막(53)을 형성할 수 있다.
상기 기판(51)은 실리콘웨이퍼와 같은 반도체기판일 수 있다. 상기 기판(51)은 제 1 도전형 불순물 이온들을 구비할 수 있다. 상기 제 1 도전형은 n형 또는 p형일 수 있다. 상기 소자분리막(53)은 공지의 STI(shallow trench isolation)기술을 이용하여 형성할 수 있다. 상기 소자분리막(53)은 실리콘산화막과 같은 절연성물질막으로 형성할 수 있다.
상기 소자분리막(53)을 형성한 후, 상기 활성영역(52)에 상기 제 1 도전형 불순물 이온들을 추가로 주입할 수 있다. 상기 제 1 도전형이 p형일 경우, 상기 제 1 도전형 불순물 이온들을 주입하는 공정은 붕소(B) 또는 불화붕소(BF2)를 함유한 소스를 이용할 수 있다. 상기 제 1 도전형이 n형일 경우, 상기 제 1 도전형 불순물 이온들을 주입하는 공정은 비소(As) 또는 인(P)을 함유한 소스를 이용할 수 있다. 예를 들면, 상기 제 1 도전형 불순물 이온들은 상기 불화붕소(BF2)를 함유한 소스를 이용하여 주입될 수 있다. 상기 제 1 도전형 불순물 이온들은 이온주입장치를 이용하여 다양한 에너지와 각도로 주입될 수 있다.
상기 소자분리막(53)을 갖는 상기 기판(51)에 게이트유전막(55) 및 게이트전극(56)을 차례로 형성할 수 있다. 상기 게이트유전막(55)은 상기 활성영역(52)을 덮도록 형성할 수 있다. 상기 게이트유전막(55)은 열 산화막 또는 고유전막(high-k dielectrics)으로 형성할 수 있다. 상기 게이트전극(56)은 상기 활성영역(52)을 가로지르도록 형성할 수 있다. 상기 게이트전극(56)은 폴리실리콘막, 금속 실리사이드막, 또는 금속막과 같은 도전성물질막으로 형성할 수 있다. 예를 들면, 상기 게이트전극(56)은 0.1 um 이상의 게이트 길이(gate length)를 갖도록 형성할 수 있다.
상기 게이트전극(56) 상에는 마스크패턴(도시하지 않음)과 같은 패턴들이 형성될 수 있으나 간략한 설명을 위하여 생략하기로 한다.
도 3을 참조하면, 상기 게이트전극(56)을 갖는 상기 기판(51)에 제 2 도전형 불순물 이온들을 주입할 수 있다. 상기 제 2 도전형은 상기 제 1 도전형에 반대되는 도전형이다. 즉, 상기 제 1 도전형이 상기 n형 일 경우 상기 제 2 도전형은 상기 p형 이며, 상기 제 1 도전형이 상기 p형 일 경우 상기 제 2 도전형은 상기 n형 일 수 있다. 예를 들면, 상기 제 2 도전형 불순물 이온들은 상기 비소(As)를 함유한 소스를 이용하여 주입될 수 있다. 상기 제 2 도전형 불순물 이온들은 이온주입장치를 이용하여 다양한 에너지와 각도로 주입될 수 있다.
그 결과, 상기 게이트전극(56) 한쪽의 상기 활성영역(52)에 소스 엘디디 영역(62S)이 형성될 수 있다. 또한, 상기 게이트전극(56) 다른 한쪽의 상기 활성영역(52)에 초기 엘디디 영역(62D)이 형성될 수 있다. 상기 소스 엘디디 영역(62S) 및 상기 초기 엘디디 영역(62D)은 상기 활성영역(52)의 표면으로부터 일정 깊이까지 형성될 수 있다. 예를 들면, 상기 소스 엘디디 영역(62S) 및 상기 초기 엘디디 영역(62D)은 상기 소자분리막(53)의 바닥보다 상부레벨에 위치하도록 형성할 수 있다. 또한, 상기 소스 엘디디 영역(62S) 및 상기 초기 엘디디 영역(62D)은 상기 게이트전극(56)의 양측에 정렬될 수 있다.
이와는 다르게, 상기 초기 엘디디 영역(62D)은 생략될 수 있다. 즉, 상기 소스 엘디디 영역(62S)은 상기 게이트전극(56) 한쪽의 상기 활성영역(52)에 선택적으로 형성될 수 있다.
도 4를 참조하면, 상기 소스 엘디디 영역(62S)을 갖는 상기 기판(51)에 제 1 마스크패턴(64)을 형성할 수 있다. 상기 제 1 마스크패턴(64)은 상기 소스 엘디디 영역(62S)을 덮을 수 있다. 이 경우에, 상기 초기 엘디디 영역(62D)의 상부는 상기 제 1 마스크패턴(64)에 형성된 개구부를 통하여 노출될 수 있다.
상기 제 1 마스크패턴(64)을 이온주입 마스크로 이용하여 상기 초기 엘디디 영역(62D)에 상기 제 2 도전형 불순물 이온들을 주입하여 드레인 엘디디 영역(65D) 을 형성할 수 있다. 상기 드레인 엘디디 영역(65D)은 상기 소스 엘디디 영역(62S)보다 높은 농도의 상기 제 2 도전형 불순물 이온들을 갖도록 형성할 수 있다. 예를 들면, 상기 드레인 엘디디 영역(65D)은 상기 소스 엘디디 영역(62S)보다 2배 높은 농도의 상기 제 2 도전형 불순물 이온들을 갖도록 형성할 수 있다.
상기 드레인 엘디디 영역(65D)은 상기 활성영역(52)의 표면으로부터 일정 깊이까지 형성될 수 있다. 또한, 상기 드레인 엘디디 영역(65D)은 상기 소스 엘디디 영역(62S)과 실질적으로 동일한 레벨에 형성할 수 있다. 상기 드레인 엘디디 영역(65D)은 상기 게이트전극(56)의 한쪽에 정렬될 수 있다.
이어서, 상기 제 1 마스크패턴(64)을 제거할 수 있다.
도 5를 참조하면, 상기 기판(51)에 제 2 마스크패턴(68)을 형성할 수 있다. 상기 제 2 마스크패턴(68)은 상기 드레인 엘디디 영역(65D)을 덮을 수 있다. 이 경우에, 상기 소스 엘디디 영역(62S)의 상부는 상기 제 2 마스크패턴(68)에 형성된 개구부를 통하여 노출될 수 있다.
상기 제 2 마스크패턴(68)을 이온주입 마스크로 이용하여 상기 활성영역(52)에 상기 제 1 도전형 불순물 이온들을 주입하여 제 1 헤일로 영역(69S)을 형성할 수 있다. 상기 제 1 헤일로 영역(69S)은 상기 활성영역(52)보다 높은 농도의 상기 제 1 도전형 불순물 이온들을 갖도록 형성할 수 있다. 예를 들면, 상기 제 1 도전형 불순물 이온들은 상기 불화붕소(BF2)를 함유한 소스를 이용하여 주입될 수 있다. 상기 제 1 도전형 불순물 이온들은 이온주입장치를 이용하여 다양한 에너지와 각도 로 주입될 수 있다.
상기 제 1 헤일로 영역(69S)은 상기 소스 엘디디 영역(62S)을 감싸도록 형성할 수 있다. 또한, 상기 제 1 헤일로 영역(69S)은 상기 게이트전극(56)에 부분적으로 겹치도록 형성할 수 있다.
이어서, 상기 제 2 마스크패턴(68)을 제거할 수 있다.
도 6을 참조하면, 상기 게이트전극(56)의 측벽들에 스페이서들(73)을 형성할 수 있다. 상기 스페이서들(73)은 내측 스페이서들(71) 및 외측 스페이서들(72)을 포함할 수 있다.
구체적으로, 상기 게이트전극(56)을 갖는 상기 기판(51) 상에 제 1 절연막 및 제 2 절연막을 차례로 적층할 수 있다. 상기 제 1 절연막은 열 산화막과 같은 실리콘산화막으로 형성할 수 있다. 상기 제 2 절연막은 실리콘질화막과 같은 질화막으로 형성할 수 있다. 상기 제 2 절연막 및 상기 제 1 절연막을 상기 활성영역(52)이 노출될 때 까지 이방성식각하여 상기 스페이서들(73)을 형성할 수 있다. 이 경우에, 상기 내측 스페이서들(71)은 상기 게이트전극(56)의 측벽들에 접촉될 수 있다. 상기 외측 스페이서들(72)은 상기 내측 스페이서들(71)을 덮을 수 있다.
그 결과, 상기 소스 엘디디 영역(62S) 및 상기 드레인 엘디디 영역(65D)은 상기 스페이서들(73)에 의하여 부분적으로 덮일 수 있다.
도 7을 참조하면, 상기 게이트전극(56) 및 상기 스페이서들(73)을 갖는 상기 기판(51)에 소스 영역(75S) 및 드레인 영역(75D)을 형성할 수 있다. 상기 소스 영역(75S) 및 상기 드레인 영역(75D)은 고농도의 상기 제 2 도전형 불순물 이온들을 주입하여 형성할 수 있다. 상기 소스 영역(75S) 및 상기 드레인 영역(75D)은 상기 소스 엘디디 영역(62S) 및 상기 드레인 엘디디 영역(65D)보다 높은 농도의 상기 제 2 도전형 불순물 이온들을 구비하도록 형성할 수 있다.
그 결과, 상기 소스 엘디디 영역(62S) 및 상기 드레인 엘디디 영역(65D)은 상기 스페이서들(73) 하부에 잔존할 수 있다.
상기 소스 영역(75S) 및 상기 드레인 영역(75D)은 상기 소자분리막(53)의 바닥보다 상부레벨에 위치할 수 있다. 상기 소스 영역(75S) 및 상기 드레인 영역(75D)의 바닥은 상기 소스 엘디디 영역(62S) 및 상기 드레인 엘디디 영역(65D)보다 아래레벨에 위치할 수 있다. 상기 소스 영역(75S) 및 상기 드레인 영역(75D)은 상기 스페이서들(73) 외측에 정렬될 수 있다.
상기 소스 영역(75S)은 상기 소스 엘디디 영역(62S)과 접촉될 수 있다. 또한, 상기 소스 영역(75S)은 상기 제 1 헤일로 영역(69S)과 부분적으로 접촉될 수 있다. 상기 드레인 영역(75D)은 상기 드레인 엘디디 영역(65D)과 접촉될 수 있다.
이제, 도 8 내지 도 12를 참조하여 본 발명의 제 2 실시 예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 8을 참조하면, 기판(51)의 소정영역에 활성영역(52)을 한정하는 소자분리막(53)을 형성할 수 있다. 이하에서는 도 2 내지 도 7을 참조하여 설명된 제 1 실시 예와의 차이점만 간략하게 설명하기로 한다.
상기 기판(51)은 실리콘웨이퍼와 같은 반도체기판일 수 있다. 상기 기판(51)은 제 1 도전형 불순물 이온들을 구비할 수 있다. 상기 제 1 도전형은 n형 또는 p 형일 수 있다. 상기 소자분리막(53)을 갖는 상기 기판(51)에 게이트유전막(55) 및 게이트전극(56)을 차례로 형성할 수 있다. 상기 게이트전극(56)은 상기 활성영역(52)을 가로지르도록 형성할 수 있다.
상기 게이트전극(56)을 갖는 상기 기판(51)에 상기 제 1 도전형 불순물 이온들을 주입하여 외측 헤일로 영역(82S)을 형성할 수 있다. 상기 외측 헤일로 영역(82S)은 상기 활성영역(52)보다 높은 농도의 상기 제 1 도전형 불순물 이온들을 갖도록 형성할 수 있다. 예를 들면, 상기 제 1 도전형 불순물 이온들은 상기 불화붕소(BF2)를 함유한 소스를 이용하여 주입될 수 있다. 상기 제 1 도전형 불순물 이온들은 이온주입장치를 이용하여 다양한 에너지와 각도로 주입될 수 있다.
상기 외측 헤일로 영역(82S)은 상기 게이트전극(56) 한쪽의 상기 활성영역(52) 내에 형성될 수 있다. 상기 외측 헤일로 영역(82S)은 제 1 헤일로 영역의 일부를 구성할 수 있다. 상기 외측 헤일로 영역(82S)을 형성하는 동안, 상기 게이트전극(56) 다른 한쪽의 상기 활성영역(52) 내에 제 2 헤일로 영역(82D)이 형성될 수 있다. 상기 외측 헤일로 영역(82S) 및 상기 제 2 헤일로 영역(82D)은 상기 게이트전극(56)에 부분적으로 겹치도록 형성할 수 있다.
상기 제 2 헤일로 영역(82D)은 생략될 수 있다. 또한, 상기 외측 헤일로 영역(82S) 및 상기 제 2 헤일로 영역(82D)은 모두 생략될 수도 있다.
도 9를 참조하면, 상기 기판(51)에 제 1 마스크패턴(83)을 형성할 수 있다. 상기 제 1 마스크패턴(83)은 상기 제 2 헤일로 영역(82D)을 덮을 수 있다. 이 경우 에, 상기 외측 헤일로 영역(82S)의 상부는 상기 제 1 마스크패턴(83)에 형성된 개구부를 통하여 노출될 수 있다.
상기 제 1 마스크패턴(83)을 이온주입 마스크로 이용하여 상기 활성영역(52)에 상기 제 1 도전형 불순물 이온들을 주입하여 내측 헤일로 영역(85S)을 형성할 수 있다. 상기 내측 헤일로 영역(85S)은 상기 활성영역(52)보다 높은 농도의 상기 제 1 도전형 불순물 이온들을 갖도록 형성할 수 있다. 예를 들면, 상기 제 1 도전형 불순물 이온들은 상기 불화붕소(BF2)를 함유한 소스를 이용하여 주입될 수 있다. 상기 제 1 도전형 불순물 이온들은 이온주입장치를 이용하여 다양한 에너지와 각도로 주입될 수 있다.
상기 외측 헤일로 영역(82S) 및 상기 내측 헤일로 영역(85S)은 제 1 헤일로 영역(86S)을 구성할 수 있다. 그러나 상기 제 1 헤일로 영역(86S)은 상기 내측 헤일로 영역(85S) 만으로 형성할 수도 있다.
상기 제 1 헤일로 영역(86S)은 상기 제 2 헤일로 영역(82D)보다 높은 농도의 상기 제 1 도전형 불순물 이온들을 갖도록 형성할 수 있다.
상기 제 1 헤일로 영역(86S)을 갖는 상기 기판(51)에 제 2 도전형 불순물 이온들을 주입하여 소스 엘디디 영역(89S)을 형성할 수 있다. 상기 소스 엘디디 영역(89S)은 상기 제 1 헤일로 영역(86S) 내에 형성될 수 있다. 또한, 상기 소스 엘디디 영역(89S)은 상기 게이트전극(56)의 한쪽에 정렬될 수 있다.
상기 제 2 도전형은 상기 제 1 도전형에 반대되는 도전형이다. 즉, 상기 제 1 도전형이 상기 n형 일 경우 상기 제 2 도전형은 상기 p형 이며, 상기 제 1 도전형이 상기 p형 일 경우 상기 제 2 도전형은 상기 n형일 수 있다. 예를 들면, 상기 제 2 도전형 불순물 이온들은 상기 비소(As)를 함유한 소스를 이용하여 주입될 수 있다. 상기 제 2 도전형 불순물 이온들은 이온주입장치를 이용하여 다양한 에너지와 각도로 주입될 수 있다.
이어서, 상기 제 1 마스크패턴(83)을 제거할 수 있다.
도 10을 참조하면, 상기 소스 엘디디 영역(89S)을 갖는 상기 기판(51)에 제 2 마스크패턴(91)을 형성할 수 있다. 상기 제 2 마스크패턴(91)은 상기 소스 엘디디 영역(89S)을 덮을 수 있다. 이 경우에, 상기 제 2 헤일로 영역(82D)의 상부는 상기 제 2 마스크패턴(91)에 형성된 개구부를 통하여 노출될 수 있다.
상기 제 2 마스크패턴(91)을 이온주입 마스크로 이용하여 상기 제 2 도전형 불순물 이온들을 주입하여 드레인 엘디디 영역(94D)을 형성할 수 있다. 상기 드레인 엘디디 영역(94D)은 상기 소스 엘디디 영역(89S) 높은 농도의 상기 제 2 도전형 불순물 이온들을 갖도록 형성할 수 있다. 상기 드레인 엘디디 영역(94D)은 상기 제 2 헤일로 영역(82D) 내에 형성될 수 있다. 또한, 상기 드레인 엘디디 영역(94D)은 상기 게이트전극(56)의 한쪽에 정렬될 수 있다.
이어서, 상기 제 2 마스크패턴(91)을 제거할 수 있다.
도 11을 참조하면, 상기 게이트전극(56)의 측벽들에 스페이서들(73)을 형성할 수 있다. 상기 스페이서들(73)은 내측 스페이서들(71) 및 외측 스페이서들(72)을 포함할 수 있다. 상기 내측 스페이서들(71)은 상기 게이트전극(56)의 측벽들에 접촉될 수 있다. 상기 외측 스페이서들(72)은 상기 내측 스페이서들(71)을 덮을 수 있다.
그 결과, 상기 소스 엘디디 영역(89S) 및 상기 드레인 엘디디 영역(94D)은 상기 스페이서들(73)에 의하여 부분적으로 덮일 수 있다.
도 12를 참조하면, 상기 게이트전극(56) 및 상기 스페이서들(73)을 갖는 상기 기판(51)에 소스 영역(75S) 및 드레인 영역(75D)을 형성할 수 있다. 상기 소스 영역(75S) 및 상기 드레인 영역(75D)은 고농도의 상기 제 2 도전형 불순물 이온들을 주입하여 형성할 수 있다. 상기 소스 영역(75S) 및 상기 드레인 영역(75D)은 상기 소스 엘디디 영역(89S) 및 상기 드레인 엘디디 영역(94D)보다 높은 농도의 상기 제 2 도전형 불순물 이온들을 구비하도록 형성할 수 있다.
그 결과, 상기 소스 엘디디 영역(89S) 및 상기 드레인 엘디디 영역(94D)은 상기 스페이서들(73) 하부에 잔존할 수 있다.
상기 소스 영역(75S) 및 상기 드레인 영역(75D)은 상기 소자분리막(53)의 바닥보다 상부레벨에 위치할 수 있다. 상기 소스 영역(75S) 및 상기 드레인 영역(75D)의 바닥은 상기 소스 엘디디 영역(89S) 및 상기 드레인 엘디디 영역(94D)보다 아래레벨에 위치할 수 있다. 상기 소스 영역(75S) 및 상기 드레인 영역(75D)은 상기 스페이서들(73) 외측에 정렬될 수 있다.
상기 소스 영역(75S)은 상기 소스 엘디디 영역(89S)과 접촉될 수 있다. 또한, 상기 소스 영역(75S)은 상기 제 1 헤일로 영역(86S)과 부분적으로 접촉될 수 있다.
상기 드레인 영역(75D)은 상기 드레인 엘디디 영역(94D)과 접촉될 수 있다. 또한, 상기 드레인 영역(75D)은 상기 제 2 헤일로 영역(82D)과 부분적으로 접촉될 수 있다.
<실험예>
표 1은 본 발명의 실험 예들에 따른 트랜지스터들의 출력저항 시뮬레이션(simulation) 결과를 보여준다.
실험 1, 실험 2, 및 실험 3에 사용된 트랜지스터들은 모두 2 nm 두께의 게이트유전막 및 0.5 um 크기의 게이트 길이(gate length; Lg)를 갖도록 제작하였다.
실험 1은, 종래의 트랜지스터 제조방법과 같이, 소스 엘디디 영역 및 드레인 엘디디 영역에 각각 비소(As) 소스를 이용하여 1E15 atoms/㎠ 의 도즈(dose)로 주입하고, 제 1 헤일로 영역 및 제 2 헤일로 영역에 각각 불화붕소(BF2) 소스를 이용하여 4E13 atoms/㎠ 의 도즈(dose)로 주입하는 경우를 가상하여 시뮬레이션(simulation)을 실시한 결과이다.
상기 제 1 헤일로 영역은 상기 소스 엘디디 영역을 감싸도록 상기 트랜지스터의 활성영역 내에 배치하고, 상기 제 2 헤일로 영역은 상기 드레인 엘디디 영역을 감싸도록 상기 트랜지스터의 상기 활성영역 내에 배치하였다.
실험 2는, 본 발명의 실시 예에 따른 트랜지스터 제조방법과 같이, 소스 엘디디 영역 및 드레인 엘디디 영역에 각각 상기 비소(As) 소스를 이용하여 1E15 atoms/㎠ 의 도즈(dose)로 주입하고, 상기 제 1 헤일로 영역에 불화붕소(BF2) 소스를 이용하여 4E13 atoms/㎠ 의 도즈(dose)로 주입하는 경우를 가상하여 시뮬레이션(simulation)을 실시한 결과이다. 이 경우에, 제 2 헤일로 영역은 생략하였다.
실험 3은, 본 발명의 다른 실시 예에 따른 트랜지스터 제조방법과 같이, 소스 엘디디 영역에 상기 비소(As) 소스를 이용하여 1E15 atoms/㎠ 의 도즈(dose)로 주입하고, 드레인 엘디디 영역에 상기 비소(As) 소스를 이용하여 2E15 atoms/㎠ 의 도즈(dose)로 주입하고, 상기 제 1 헤일로 영역에 불화붕소(BF2) 소스를 이용하여 4E13 atoms/㎠ 의 도즈(dose)로 주입하는 경우를 가상하여 시뮬레이션(simulation)을 실시한 결과이다. 이 경우에, 제 2 헤일로 영역은 생략하였다.
표 1에 있어서, 열C1은 문턱전압(Vth)을 나타내고 단위는 Volt이다. 열C2는 드레인 포화전류(Isat)를 나타내고 단위는 Ampere이다. 열C3은 오프 전류(Ioff)를 나타내고 단위는 Ampere이다. 열C4는 출력 저항(Rds)을 나타내고 단위는 Ohm이다. 열C5는 표준화된 출력 저항(Normalized-Rds)을 나타내고 단위는 Ohm이다.
표 1의 열C5를 참조하면, 실험 1의 결과에서 얻어지는 표준화된 출력 저항(Normalized-Rds)은 2200K Ohm이고, 실험 2의 결과에서 얻어지는 표준화된 출력 저항(Normalized-Rds)은 5300K Ohm이며, 실험 3의 결과에서 얻어지는 표준화된 출력 저항(Normalized-Rds)은 8400K Ohm이다. 즉, 본 발명의 실시 예들에 따른 트랜지스터는 종래에 비하여 2.4 배 내지 3.8 배 높은 출력 저항(high output resistance)을 얻을 수 있음을 알 수 있다.
상술한 바와 같이 본 발명에 따르면, 제 1 헤일로 영역, 소스 엘디디 영역 및 드레인 엘디디 영역을 구비하는 반도체소자가 제공된다. 상기 드레인 엘디디 영역은 상기 소스 엘디디 영역보다 상대적으로 높은 농도의 불순물 이온들을 구비한다. 상기 제 1 헤일로 영역은 상기 소스 엘디디 영역을 감싸도록 배치된다. 이에 따라, 상기 반도체소자의 채널영역은 경사진 도핑 프로파일을 갖는다. 결과적으로, 채널 길이 변조(channel length modulation) 발생을 억제하여 높은 출력저항을 갖는 반도체소자를 구현할 수 있다.
Claims (21)
- 기판에 배치되고 제 1 도전형 불순물 이온들을 갖는 활성영역;상기 활성영역을 가로지르는 게이트전극;상기 게이트전극 한쪽의 상기 활성영역 내에 배치된 소스 영역;상기 게이트전극 다른 한쪽의 상기 활성영역 내에 배치된 드레인 영역;상기 활성영역 내에 상기 소스 영역으로부터 상기 게이트전극 방향으로 연장되도록 배치되되, 제 2 도전형 불순물 이온들을 갖는 소스 엘디디 영역;상기 활성영역 내에 상기 드레인 영역으로부터 상기 게이트전극 방향으로 연장되도록 배치되되, 상기 소스 엘디디 영역 보다 높은 농도의 상기 제 2 도전형 불순물 이온들을 갖는 드레인 엘디디 영역; 및상기 활성영역 내에 상기 소스 엘디디 영역을 감싸도록 배치되되, 상기 제 1 도전형 불순물 이온들을 갖는 제 1 헤일로 영역을 포함하는 반도체소자.
- 제 1 항에 있어서,상기 제 1 헤일로 영역은 상기 소스 영역과 부분적으로 접촉하는 것을 특징으로 하는 반도체소자.
- 제 1 항에 있어서,상기 제 1 헤일로 영역은 상기 활성영역 보다 높은 농도의 상기 제 1 도전형 불순물 이온들을 구비하는 것을 특징으로 하는 반도체소자.
- 제 3 항에 있어서,상기 제 1 헤일로 영역은상기 소스 엘디디 영역과 접촉되는 내측 헤일로 영역; 및상기 내측 헤일로 영역을 덮는 외측 헤일로 영역을 포함하는 것을 특징으로 하는 반도체소자.
- 제 4 항에 있어서,상기 내측 헤일로 영역은 상기 외측 헤일로 영역 보다 높은 농도의 상기 제 1 도전형 불순물 이온들을 구비하는 것을 특징으로 하는 반도체소자.
- 제 1 항에 있어서,상기 활성영역 내에 상기 드레인 엘디디 영역을 감싸도록 배치된 제 2 헤일로 영역을 더 포함하되, 상기 제 2 헤일로 영역은 상기 제 1 헤일로 영역 보다 낮은 농도의 상기 제 1 도전형 불순물 이온들을 구비하는 것을 특징으로 하는 반도체소자.
- 제 1 항에 있어서,상기 제 1 도전형은 n형 또는 p형 이고, 상기 제 1 도전형이 상기 n형 일 경 우 상기 제 2 도전형은 상기 p형 이며, 상기 제 1 도전형이 상기 p형 일 경우 상기 제 2 도전형은 상기 n형 인 것을 특징으로 하는 반도체소자.
- 제 1 항에 있어서,상기 기판에 배치되어 상기 활성영역을 한정하는 소자분리막을 더 포함하는 것을 특징으로 하는 반도체소자.
- 제 1 항에 있어서,상기 게이트전극의 양 측벽들에 형성된 스페이서들을 더 포함하는 것을 특징으로 하는 반도체소자.
- 활성영역을 갖는 기판을 제공하되, 상기 활성영역은 제 1 도전형 불순물 이온들을 구비하고,상기 활성영역을 가로지르는 게이트전극을 형성하고,상기 게이트전극 한쪽의 상기 활성영역 내에 제 2 도전형 불순물 이온들을 주입하여 소스 엘디디 영역을 형성하고,상기 게이트전극 다른 한쪽의 상기 활성영역 내에 상기 제 2 도전형 불순물 이온들을 주입하여 드레인 엘디디 영역을 형성하되, 상기 드레인 엘디디 영역은 상기 소스 엘디디 영역 보다 높은 농도의 상기 제 2 도전형 불순물 이온들을 구비하고,상기 게이트전극 한쪽의 상기 활성영역 내에 상기 제 1 도전형 불순물 이온들을 주입하여 상기 소스 엘디디 영역을 감싸는 제 1 헤일로 영역을 형성하고,상기 게이트전극의 양 측벽들에 스페이서들을 형성하고,상기 스페이서들 외측의 상기 활성영역 내에 소스 영역 및 드레인 영역을 형성하는 것을 포함하는 반도체소자의 제조방법.
- 제 10 항에 있어서,상기 소스 엘디디 영역을 형성하는 동안상기 게이트전극 다른 한쪽의 상기 활성영역 내에 상기 제 2 도전형 불순물 이온들을 주입하여 초기 엘디디 영역을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
- 제 11 항에 있어서,상기 드레인 엘디디 영역은 상기 초기 엘디디 영역에 상기 소스 엘디디 영역 보다 높은 농도의 상기 제 2 도전형 불순물 이온들을 주입하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 10 항에 있어서,상기 제 1 헤일로 영역을 형성하는 것은상기 게이트전극 한쪽의 상기 활성영역 내에 상기 제 1 도전형 불순물 이온 들을 주입하여 외측 헤일로 영역을 형성하고,상기 외측 헤일로 영역 내에 상기 제 1 도전형 불순물 이온들을 주입하여 내측 헤일로 영역을 형성하는 것을 포함하는 반도체소자의 제조방법.
- 제 13 항에 있어서,상기 외측 헤일로 영역을 형성하는 동안상기 게이트전극 다른 한쪽의 상기 활성영역 내에 상기 제 1 도전형 불순물 이온들을 주입하여 상기 드레인 엘디디 영역을 감싸는 제 2 헤일로 영역을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
- 제 14 항에 있어서,상기 제 2 헤일로 영역은 상기 제 1 헤일로 영역 보다 낮은 농도의 상기 제 1 도전형 불순물 이온들을 갖도록 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 10 항에 있어서,상기 제 1 도전형은 n형 또는 p형 이고, 상기 제 1 도전형이 상기 n형 일 경우 상기 제 2 도전형은 상기 p형 이며, 상기 제 1 도전형이 상기 p형 일 경우 상기 제 2 도전형은 상기 n형 인 것을 특징으로 하는 반도체소자의 제조방법.
- 활성영역을 갖는 기판을 제공하되, 상기 활성영역은 제 1 도전형 불순물 이온들을 구비하고,상기 활성영역을 가로지르는 게이트전극을 형성하고,상기 게이트전극 한쪽의 상기 활성영역 내에 상기 제 1 도전형 불순물 이온들을 주입하여 제 1 헤일로 영역을 형성하고,상기 제 1 헤일로 영역 내에 제 2 도전형 불순물 이온들을 주입하여 소스 엘디디 영역을 형성하고,상기 게이트전극 다른 한쪽의 상기 활성영역 내에 상기 제 2 도전형 불순물 이온들을 주입하여 드레인 엘디디 영역을 형성하되, 상기 드레인 엘디디 영역은 상기 소스 엘디디 영역 보다 높은 농도의 상기 제 2 도전형 불순물 이온들을 구비하고,상기 게이트전극의 양 측벽들에 스페이서들을 형성하고,상기 스페이서들 외측의 상기 활성영역 내에 소스 영역 및 드레인 영역을 형성하는 것을 포함하는 반도체소자의 제조방법.
- 제 17 항에 있어서,상기 제 1 헤일로 영역을 형성하는 것은상기 게이트전극 한쪽의 상기 활성영역 내에 상기 제 1 도전형 불순물 이온들을 주입하여 외측 헤일로 영역을 형성하고,상기 외측 헤일로 영역 내에 상기 제 1 도전형 불순물 이온들을 주입하여 내 측 헤일로 영역을 형성하는 것을 포함하는 반도체소자의 제조방법.
- 제 18 항에 있어서,상기 외측 헤일로 영역을 형성하는 동안상기 게이트전극 다른 한쪽의 상기 활성영역 내에 상기 제 1 도전형 불순물 이온들을 주입하여 제 2 헤일로 영역을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 19 항에 있어서,상기 드레인 엘디디 영역은 상기 제 2 헤일로 영역 내에 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 17 항에 있어서,상기 제 1 도전형은 n형 또는 p형 이고, 상기 제 1 도전형이 상기 n형 일 경우 상기 제 2 도전형은 상기 p형 이며, 상기 제 1 도전형이 상기 p형 일 경우 상기 제 2 도전형은 상기 n형 인 것을 특징으로 하는 반도체소자의 제조방법.
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| KR19990003214A (ko) * | 1997-06-25 | 1999-01-15 | 윤종용 | 비대칭형 씨모스 트랜지스터의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080023761A1 (en) | 2008-01-31 |
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