JP2009021300A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法 Download PDFInfo
- Publication number
- JP2009021300A JP2009021300A JP2007181254A JP2007181254A JP2009021300A JP 2009021300 A JP2009021300 A JP 2009021300A JP 2007181254 A JP2007181254 A JP 2007181254A JP 2007181254 A JP2007181254 A JP 2007181254A JP 2009021300 A JP2009021300 A JP 2009021300A
- Authority
- JP
- Japan
- Prior art keywords
- region
- well
- conductivity type
- drift region
- implanted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【解決方法】 中耐圧PMOS12のウェル浅層82、86、90にN型不純物を注入する工程では、ウェル浅層82、86、90が分割して形成されているので、第1ドリフト領域84と第2ドリフト領域88にN型不純物が注入されない。ウェル深層94にN型不純物を注入する工程では、注入エネルギーを指定して不純物を注入することで、第1ドリフト領域84と第2ドリフト領域88にN型不純物が注入されない。これにより第1ドリフト領域84と第2ドリフト領域88に注入するP型不純物濃度をウェル浅層82、86、90とウェル深層94のN型不純物濃度より薄くすることができる。また、ウェル浅層82、86、90のN型不純物濃度を濃く設定することができ、小耐圧PMOS10のウェル領域60と同時に不純物を注入することができる。
【選択図】 図7
Description
同一半導体基板に複数種類の半導体素子を作り込む場合、半導体基板内にウェル領域を形成し、そのウェル領域内に半導体構造を作り込む技術が多用される。
図13に、同一の半導体基板230に低耐圧半導体素子204と中耐圧半導体素子206が形成されている半導体装置202を例示する。半導体素子204,206は、いずれもCMOSである。半導体素子204は、低耐圧NMOS208と低耐圧PMOS210の対を備えている。半導体素子206は、中耐圧PMOS212と中耐圧NMOS214の対を備えている。
低耐圧NMOS208はP型のウェル領域240内に形成されており、低耐圧PMOS210はN型のウェル領域260内に形成されている。中耐圧PMOS212はN型のウェル領域296内に形成されており、中耐圧NMOS214はP型のウェル領域316内に形成されている。
同種のことが、中耐圧NMOS214でも生じる。従来の技術では、ソース側のドリフト領域とドレイン側のドリフト領域のN型の不純物濃度は、ウェル領域316のP型の不純物濃度よりも濃くなってしまう。
例えば、ドリフト領域は中耐圧半導体素子の耐圧を確保するための領域であり、不純物濃度が低いことが好ましい。不純物濃度が低いドリフト領域を実現するためには、ドリフト領域の不純物濃度はウェル領域の不純物濃度よりも濃くなってしまうことから、ウェル領域の不純物濃度を非常に低くしておくことが必要とされる。その一方において、低耐圧半導体素子の側では、素子に求められる特性を実現するために、不純物濃度が比較的に高いウェル領域が必要とされることがある。例えばショートチャネル現象の発生を抑制するためには、ウェル層240,260の不純物濃度を比較的高く設定する必要がある。
上記の場合、例えば、低耐圧PMOS210のウェル領域260と中耐圧PMOS212のウェル領域296は、同じ導電型でありながら同時に製造することができない。同様に、低耐圧NMOS208のウェル領域240と中耐圧NMOS214のウェル領域316は、同じ導電型でありながら同時に製造することができない。
あるいは、中耐圧MOSに求められる特性から、不純物濃度が高いウェル領域と、不純物濃度が低いドレイン領域を必要とすることもある。
この技術を用いると、不純物濃度が相違するウェル領域を一度の製造工程で製造することができる。しかしながら、ウェル領域の内部に位置するドレイン領域の不純物濃度が、ウェル領域の不純物濃度よりも濃くなってしまうという制約をなくすことはできない。ドレイン領域の不純物濃度を、その周囲に存在しているウェル領域の不純物濃度と無関係に(ウェル領域の不純物濃度に制約されないで)、自在に調整することはできない。
本方法は、第2導電型不純物注入工程と、深層注入工程と、第1導電型不純物注入工程を備えている。
第2導電型不純物注入工程では、半導体基板の表面において第1ドリフト領域と第2ドリフト領域を分離する範囲に、第1ドリフト領域と第2ドリフト領域よりも深部に位置するウェル深層に達する注入エネルギーで、第2導電型の不純物を注入する。
深層注入工程では、半導体基板の表面のウェル形成範囲に、ウェル浅層を通過してウェル深層に留まる注入エネルギーで、第2導電側の不純物を注入する。
第1導電型不純物注入工程では、深層注入工程と同一の注入範囲に、ウェル浅層に留まる注入エネルギーで、第1導電型の不純物を注入する。
本発明では、第1導電型不純物注入工程で注入する不純物注入濃度が、第2導電型不純物注入工程で注入する不純物注入濃度よりも薄いことを特徴する。
第2導電型不純物注入工程と、深層注入工程と、第1導電型不純物注入工程の実行順序は特に制約されない。
上記の注入方法によると、第1ドリフト領域形成範囲と第2ドリフト領域形成範囲の周囲に第2導電型不純物が注入され、第1ドリフト領域形成範囲と第2ドリフト領域形成範囲には第2導電型不純物が注入されない。
従って、第1ドリフト領域と第2ドリフト領域に形成する不純物濃度は、その周囲に形成されているウェル領域の不純物濃度によって制約されない。ウェル領域の不純物濃度に制約されることなく、第1ドリフト領域と第2ドリフト領域の不純物濃度を自在に調整することができる。
第2導電型不純物注入工程と深層注入工程で形成される第2導電型領域は、第1ドリフト領域と第2ドリフト領域を取り囲んでおり、かつ第1ドリフト領域と第2ドリフト領域を分離している。第2導電型領域は、ウェル領域として機能する。また、ウェル浅層に形成される第2導電型領域はウェル深層にまで達しており、電気的に導通している。チャネル形成領域の電位が不安定に変動することもない。
上記によると、チャネル形成領域の電位とウェル領域の電位を確実に一致させることが可能となる。
その場合には、深層注入工程で、活性層のうちの埋め込み絶縁層に臨む深層に、第2導電側の不純物を注入する。
この場合、ウェル深層に埋め込み絶縁層が接することになり、寄生バイポーラ構造ができない。寄生バイポーラ構造ができないために寄生バイポーラ構造が降伏して耐圧が低下することもない。
シリコンの単板にウェル領域を形成する場合、ウェル領域とその深部に位置するシリコン単結晶等によって寄生バイポーラ構造ができてしまう。そのために寄生バイポーラ構造が降伏して半導体装置の耐圧が低下することが生じる。本発明の方法を用いてSOI基板の活性層に半導体装置を形成すれば、上記の問題が生じない。
第1種類の半導体装置は、第2導電型の第1ウェル領域と、その第1ウェル領域のうちの半導体基板の表面に臨むウェル浅層内に形成されている第1導電型の第1ドリフト領域と第1導電型の第2ドリフト領域を備えている。第2種類の半導体装置は、第2導電型の第2ウェル領域を備えている。
本発明で実現した半導体装置は、第1ドリフト領域と第2ドリフト領域の不純物濃度が、第1ウェル領域の不純物濃度よりも薄いことを特徴とする。
従来の半導体装置では、第1ドリフト領域と第2ドリフト領域の不純物濃度が、第1ウェル領域の不純物濃度よりも濃かった。本発明の半導体装置は、逆に、第1ドリフト領域と第2ドリフト領域の不純物濃度が、第1ウェル領域の不純物濃度よりも薄い。必要なだけ、第1ドリフト領域と第2ドリフト領域の不純物濃度を自在に薄く設定することができる。半導体装置で実現できる特性範囲が大きく広げられる。
このためには、半導体装置で実現可能な特性範囲が広がり、必要な特性を備えた半導体装置が実現しやすい。
また、製造工程から多くの制約を取り除くことができる。例えば、低耐圧半導体素子と中耐圧半導体素子を同一基板に混載した半導体装置を製造する際に、両者のウェル領域を同一工程で製造することが可能となる。低耐圧半導体素子と中耐圧半導体素子を同一基板に混載した半導体装置の製造コストを低下することにも貢献する。
(特徴1)本発明の一つの実施例に係る半導体素子は、周囲のウェル領域の不純物濃度よりも薄い不純物濃度のドリフト領域を備えている。
(特徴2)本発明の半導体装置は、SOI(Silicon On Insulator)基板の活性層に形成される。
(特徴3)同一の半導体基板に、低耐圧NMOSと低耐圧PMOSの対と、中耐圧PMOSと中耐圧NMOSの対を備えている。
(特徴4)第2導電型不純物注入工程では、注入エネルギーと注入不純物量の双方を変更しながら多段階に注入する。これにより、ゲート絶縁膜を介してゲート電極に対向するウェル領域の不純物濃度を所望の値に調整することができる。従来の技術では、半導体装置の特性向上のために必要であった専用のインプラ工程を省略することができ、製造工程数を減少することができる。
(特徴5)第1導電型不純物注入工程では、注入エネルギーを変更しながら多段階に注入する。この結果、ドリフト層に含まれる第1導電型の不純物が、活性層の表面からの深さに対して所望のプロファイルを持つ。ドリフト層の表面近傍の濃度は半導体装置の閾値を決定する要因の1つであり、所望の閾値を実現する濃度に調整されている。ドリフト層のウェル深層に近い領域の不純物濃度は半導体装置の耐圧を決定する要因の1つであり、所望の耐圧を実現する濃度に調整されている。
第1ドリフト領域84のSOI基板16の表面に臨む領域にはP型不純物を高濃度に含んだソース領域72が形成されている。第2ドリフト領域88のSOI基板16の表面に臨む領域にはP型不純物を高濃度に含んだドレイン領域78が形成されている。
左側ウェル浅層82の表面に臨む領域に、N型不純物を高濃度に含んだバックゲート領域70が形成されている。右側ウェル浅層90の表面に臨む領域に、N型不純物を高濃度に含んだバックゲート領域80が形成されている。
第1ドリフト領域84と第2ドリフト領域88を分離している中央ウェル浅層86の表面にゲート絶縁膜76が形成されており、その表面にゲート電極74が形成されている。
図2に示すように、裏面絶縁層18と基板20と埋め込み絶縁層22と活性層24が積層されているSOI基板16を形成する。
このために、比較的低抵抗な基板17の表裏両面を酸化する。これにより表面及び裏面に約1μmの酸化膜18及び22が形成される。酸化膜22が埋め込み絶縁層となり、また酸化膜18が裏面酸化膜となる。次に比較的低抵抗なN型半導体基板24を、基板17の酸化膜22が形成されている側に貼り合わせる。そして、1100℃で1時間程度の熱処理を行う。これにより、基板17とN型半導体基板24が完全に密着する。その後、N型半導体基板24の厚さが1.5μm程度になるまでN型半導体基板24を研磨する。これによりN型半導体基板が活性層24となる。
次に、SOI基板16を1100℃で50分間ウェット酸化処理を行う。これにより図4に示すように、窒化膜134が除去された領域の熱酸化膜132の酸化が進行し、約500nmの酸化膜130が形成される。酸化膜130の形成後、ウェットエッチングを行い、熱酸化膜132と窒化膜134が除去され、酸化膜130が部分的に形成されたSOI基板16が形成される。
次に、図5に示すように、犠牲酸化膜136と酸化膜130の表面にマスク138を形成し、マスク138の開孔から注入エネルギーを変えながらN型不純物を4回に分けて注入する。マスク138には、低耐圧PMOS10のウェル領域60と中耐圧PMOS12のウェル浅層82、86、90に対応する範囲に開孔が形成されている。この結果、低耐圧PMOS10のウェル領域60と中耐圧PMOS12のウェル浅層82、86、90にN型不純物が注入されてN型のウェル領域が形成される。4回に分けて注入するうちの1回の注入エネルギーは、注入するN型不純物が活性層24の表面に留まるエネルギーに設定する。他の1回の注入エネルギーは、注入するN型不純物が埋め込み絶縁層22に到達する注入エネルギーに設定する。残りの2回の注入エネルギーは、前記の2種類の注入エネルギーの中間値に設定する。この結果、活性層24の表面から埋め込み絶縁層22に接するまで伸びる低耐圧PMOS10のウェル領域60と、中耐圧PMOS12のウェル浅層82、86、90と、それらから深部に伸びて埋め込み絶縁層22に接するウェル深層94の一部が同時に形成される。その後マスク138を除去する。この段階では、第1ドリフト領域84と第2ドリフト領域88を形成する範囲に、N型不純物を注入しない。
次にマスク138を除去した後、図6に示すように、犠牲酸化膜136と酸化膜130の表面にマスク140を形成し、マスク140の開孔から注入エネルギーを変えながらP型不純物を4回に分けて注入する。マスク140には、低耐圧NMOS8のウェル領域40と中耐圧NMOS14のウェル浅層112、116、120に対応する範囲に開孔が形成されている。この結果、低耐圧NMOS8のウェル領域40と中耐圧NMOS14のウェル浅層112、116、120にP型不純物が注入されてP型のウェル領域が形成される。4回に分けて注入するうちの1回の注入エネルギーは、注入するP型不純物が活性層24の表面に留まるエネルギーに設定する。他の1回の注入エネルギーは、注入するP型不純物が埋め込み絶縁層22に到達する注入エネルギーに設定する。残りの2回の注入エネルギーは、前記の2種類の注入エネルギーの中間値に設定する。この結果、活性層24の表面から埋め込み絶縁層22に接するまで伸びる低耐圧NMOS8のウェル領域40と、中耐圧NMOS14のウェル浅層112、116、120と、それらから深部に伸びて埋め込み絶縁層22に接するウェル深層124の一部が同時に形成される。その後マスク140を除去する。この段階では、第1ドリフト領域114と第2ドリフト領域118を形成する範囲に、P型不純物を注入しない。
次に、注入エネルギーを変えながらN型不純物を複数回に分けて注入する。この際の最小注入エネルギーは、注入するN型不純物がウェル浅層92を通過するエネルギーとし、最大注入エネルギーは、注入するN型不純物が埋め込み絶縁層22に到達する注入エネルギーに設定する。この結果、ウェル深層94が形成される。ウェル深層94とウェル浅層82、86、90は導通する。
次に、同じマスク142を使用して、P型不純物を注入する。この際に、注入するP型不純物がウェル浅層92に留まる注入エネルギーに設定する。この結果、P型の第1ドリフト領域84とP型の第2ドリフト領域88が形成される。その後マスク142を除去する。
P型不純物を注入する工程で注入するP型不純物の濃度は、ウェル浅層82、86、90に注入したN型不純物の濃度よりも低濃度とする。一方、加工前の活性層24のN型不純物の濃度よりは高濃度とする。
加工前のN型の活性層24をP型に反転することによって、P型の第1ドリフト領域84とP型の第2ドリフト領域88を形成する。反転させるために、第1ドリフト領域84と第2ドリフト領域88の不純物濃度は、加工前の活性層24の不純物濃度よりも濃くなってしまうが、加工前の活性層24の不純物濃度は非常に薄いために、第1ドリフト領域84と第2ドリフト領域88の不純物濃度を薄く仕上げることができる。第1ドリフト領域84と第2ドリフト領域88の不純物濃度を、中耐圧PMOS12に必要とされる特性を実現するのに必要な不純物濃度に設定することができる。ウェル浅層82、86、90の不純物濃度に拘束されない。
P型不純物を注入する工程では、ウェル浅層82、86、90にもP型不純物が注入される。しかしながら、注入するP型不純物の濃度はウェル浅層82、86、90のN型不純物の濃度よりも低濃度であり、ウェル浅層82、86、90の導電型が反転することはない。P型不純物を注入する工程では、ウェル深層94にN型不純物を導入するためのマスク142をそのまま利用することができる。
本実施例では、ウェル浅層82、86、90とウェル深層94を形成するためにN型不純物を注入する際に、第1ドリフト領域84と第2ドリフト領域88にはN型不純物を注入しない。そのために、不純物が注入されていない活性層24から第1ドリフト領域84と第2ドリフト領域88を形成することができる。第1ドリフト領域84と第2ドリフト領域88の不純物濃度を、ウェル浅層82、86、90の不純物濃度と無関係に、自在に設定することができる。
次に、注入エネルギーを変えながらP型不純物を複数回に分けて注入する。この際の最小注入エネルギーは、注入するP型不純物がウェル浅層122を通過するエネルギーとし、最大注入エネルギーは、注入するP型不純物が埋め込み絶縁層22に到達する注入エネルギーに設定する。この結果、ウェル深層124が形成される。ウェル深層124とウェル浅層112、116、120は導通する。
次に、同じマスク144を使用して、N型不純物を注入する。この際に、注入するN型不純物がウェル浅層122に留まる注入エネルギーに設定する。この結果、N型の第1ドリフト領域114とN型の第2ドリフト領域118が形成される。その後マスク144を除去する。
N型不純物を注入する工程で注入するN型不純物の濃度は、ウェル浅層112、116、120に注入したP型不純物の濃度よりも低濃度とする。第1ドリフト領域114と第2ドリフト領域118の不純物濃度を、中耐圧NMOS14に必要とされる特性を実現するのに必要な不純物濃度に設定することができる。ウェル浅層112、116、120の不純物濃度に拘束されない。
N型不純物を注入する工程では、ウェル浅層112、116、120にもP型不純物が注入される。しかしながら、注入するN型不純物の濃度はウェル浅層112、116、120のP型不純物の濃度よりも低濃度であり、ウェル浅層112、116、120の導電型が反転することはない。N型不純物を注入する工程では、ウェル深層124にN型不純物を導入するためのマスク144をそのまま利用することができる。
本実施例では、ウェル浅層112、116、120とウェル深層124を形成するためにP型不純物を注入する際に、第1ドリフト領域114と第2ドリフト領域118にはP型不純物を注入しない。そのために、不純物が注入されていない活性層24から第1ドリフト領域114と第2ドリフト領域118を形成することができる。第1ドリフト領域114と第2ドリフト領域118の不純物濃度を、ウェル浅層112、116、120の不純物濃度と無関係に、自在に設定することができる。
次に、図10に示すように、ゲート絶縁膜76の表面にさらにゲート絶縁膜を成長させてゲート絶縁膜76を厚くし、ゲート絶縁膜106の表面にさらにゲート絶縁膜を成長させてゲート絶縁膜106を厚くし、小耐圧PMOS10のウェル領域60の表面にゲート絶縁膜54を成長させ、小耐圧NMOS8のウェル領域40の表面にゲート絶縁膜34を成長させる。この結果、厚いゲート絶縁膜76と、厚いゲート絶縁膜106と、薄いゲート絶縁膜34と、薄いゲート絶縁膜54が形成される。
次に、SOI基板16の表面全域にポリシリコンをCVD法(化学気相成長法)により形成する。ポリシリコンにオキシ酸化リン(POCl3)を注入し、リン拡散する。その結果、ポリシリコンは低抵抗化する。ポリシリコンの表面にマスクを形成し、マスクの開孔を用いてエッチングすることによって、図10に示すように、ゲート絶縁膜34、54、76、106上にポリシリコンを残すことにより、ゲート電極32、52、74、104が形成される。
続いて、図12に示すように、低耐圧NMOS8のウェル領域40と、低耐圧PMOS10のウェル領域60と、中耐圧PMOS12の第1ドリフト領域84及び第2ドリフト領域88と、中耐圧NMOS14のウェル浅層120、112の表面に臨む位置に、比較的高濃度のP型不純物を注入する。これにより、P型LD領域150、LDD−P領域56、LDS−P領域50、LDS−P領域162、LDD−P領域164、P型LD領域196,190を形成する。
次に、ゲート電極32、52、74、104の側面を酸化してHTO膜(高温酸化膜)のサイドウェールを形成する。
続いて、P型LD領域150の全域に高濃度のP型不純物を注入してバックゲート領域26を形成する。LDD−P領域56の一部に高濃度のP型不純物を注入してドレイン領域58を形成する。LDS−P領域50の一部に高濃度のP型不純物を注入してソース領域48を形成する。LDS−P領域162の全域にP型不純物を注入してソース領域72を形成する。LDD−P領域164の全域にP型不純物を注入してドレイン領域78を形成する。P型LD領域190、196の全域にP型不純物を注入してバックゲート領域100、110を形成する。前記バックゲート領域26、ドレイン領域58、ソース領域48、ソース領域72、ドレイン領域78、バックゲート領域100、110は一度のP型不純物の注入で同時に形成される。
その後、SOI基板16は窒素雰囲気で850℃の熱処理が行われ、注入したイオンの活性化が行われる。これにより、図1の半導体装置2が形成される。
中耐圧PMOS12では、第1ドリフト領域84と第2ドリフト領域88にはP型不純物が注入され、第1ドリフト領域84と第2ドリフト領域88の周辺に存在するウェル浅層92とウェル深層94にはN型不純物が注入される。ウェル深層94に不純物を注入する工程では、活性層24の深層にのみにN型不純物を注入するので、活性層24の浅層に存在する第1ドリフト領域84と第2ドリフト領域88にはN型不純物は注入されない。その為、第1ドリフト領域84と第2ドリフト領域88のP型不純物濃度は、ウェル深層94のN型不純物濃度と独立に調整することができる。また、前述したように、第1ドリフト領域84と第2ドリフト領域88のP型不純物濃度は、ウェル浅層92のN型不純物濃度より低濃度に調整される。その結果、第1ドリフト領域84と第2ドリフト領域88のP型不純物濃度を、周辺に存在するウェル浅層92とウェル深層94のN型不純物濃度に比べて薄くすることができる。これにより、従来技術では実現できなかった、第1ドリフト領域84及び第2ドリフト領域88の不純物濃度がウェル領域96の不純物濃度よりも低濃度に調整された半導体装置を製造するとこができる。
図7に示すように、SOI基板16の埋め込み絶縁層22に接するようにウェル深層94、124を形成することで、寄生バイポーラ構造ができない。その為、寄生バイポーラ構造が降伏して半導体装置の耐圧が低下することもない。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
4・・・・・低耐圧半導体素子
6・・・・・中耐圧半導体素子
8・・・・・低耐圧NMOS
10・・・・低耐圧PMOS
12・・・・中耐圧PMOS
14・・・・中耐圧NMOS
16・・・・SOI基板
17・・・・基板
18・・・・裏面絶縁層
20・・・・基板
22・・・・埋め込み絶縁層
24・・・・活性層
26・・・・バックゲート領域
28・・・・ソース領域
30・・・・LDS−N層
32・・・・ゲート電極
34・・・・ゲート絶縁膜
36・・・・LDD−N層
38・・・・ドレイン領域
40・・・・ウェル領域
46・・・・バックゲート領域
48・・・・ソース領域
50・・・・LDS−P層
52・・・・ゲート電極
54・・・・ゲート絶縁膜
56・・・・LDD−P層
58・・・・ドレイン領域
60・・・・ウェル領域
70・・・・バックゲート領域
72・・・・ソース領域
74・・・・ゲート電極
76・・・・ゲート絶縁膜
78・・・・ドレイン領域
80・・・・バックゲート領域
82・・・・左側ウェル浅層
84・・・・第1ドリフト領域
86・・・・中央ウェル浅層
88・・・・第2ドリフト領域
90・・・・右側ウェル浅層
92・・・・ウェル浅層
94・・・・ウェル深層
96・・・・ウェル領域
100・・・バックゲート領域
102・・・ソース領域
104・・・ゲート電極
106・・・ゲート絶縁膜
108・・・ドレイン領域
110・・・バックゲート領域
112・・・右側ウェル浅層
114・・・第1ドリフト領域
116・・・中央ウェル浅層
118・・・第2ドリフト領域
120・・・左側ウェル浅層
122・・・ウェル浅層
124・・・ウェル深層
126・・・ウェル領域
130・・・酸化膜
132・・・熱酸化膜
134・・・窒化膜
136・・・犠牲酸化膜
138・・・マスク
140・・・マスク
142・・・マスク
144・・・マスク
150・・・P型LD領域
160・・・N型LD領域
162・・・LDS−P領域
164・・・LDD−P領域
166・・・N型LD領域
170・・・N型LD領域
190・・・P型LD領域
192・・・LDS−N領域
194・・・LDD−N領域
196・・・P型LD領域
202・・・半導体装置
204・・・低耐圧半導体素子
206・・・中耐圧半導体素子
208・・・低耐圧NMOS
210・・・低耐圧PMOS
212・・・中耐圧PMOS
214・・・中耐圧NMOS
230・・・半導体基板
240・・・ウェル領域
250・・・LDS領域
254・・・ゲート絶縁膜
256・・・LDD領域
260・・・ウェル領域
276・・・ゲート絶縁膜
284・・・第1ドリフト領域
288・・・第2ドリフト領域
296・・・ウェル領域
316・・・ウェル領域
B・・・・・バックゲート領域
S・・・・・ソース領域
G・・・・・ゲート電極
D・・・・・ドレイン領域
Claims (6)
- 半導体基板内に第2導電型のウェル領域が形成されており、そのウェル領域のうちの半導体基板の表面に臨むウェル浅層内に第1導電型の第1ドリフト領域と第1導電型の第2ドリフト領域が形成されている半導体装置を製造する方法であって、
半導体基板の表面において第1ドリフト領域と第2ドリフト領域を分離する範囲に、第1ドリフト領域と第2ドリフト領域よりも深部に位置するウェル深層に達する注入エネルギーで、第2導電型の不純物を注入する第2導電型不純物注入工程と、
半導体基板の表面のウェル形成範囲に、前記ウェル浅層を通過して前記ウェル深層に留まる注入エネルギーで、第2導電側の不純物を注入する深層注入工程と、
前記深層注入工程と同一の注入範囲に、前記ウェル浅層に留まる注入エネルギーで、第1導電型の不純物を注入する第1導電型不純物注入工程を備えており、
前記第1導電型不純物注入工程で注入する不純物注入濃度が、前記第2導電型不純物注入工程で注入する不純物注入濃度よりも薄いことを特徴する半導体装置の製造方法。 - 前記第2導電型不純物注入工程が、注入した第2導電型不純物が半導体基板の表面に留まる注入エネルギーで注入する段階と、それよりも大きな注入エネルギーであって注入した第2導電型不純物が前記ウェル深層に侵入する注入エネルギーで注入する段階を含むことを特徴とする請求項1の製造方法。
- 前記深層注入工程で、SOI基板の活性層のうちの埋め込み絶縁層に臨む深層に、第2導電側の不純物を注入することを特徴とする請求項1又は2の製造方法。
- 半導体装置であり、
半導体基板内に形成されている第2導電型のウェル領域と、
そのウェル領域のうちの半導体基板の表面に臨むウェル浅層内に形成されている第1導電型の第1ドリフト領域と第1導電型の第2ドリフト領域を備えており、
前記第1ドリフト領域と第2ドリフト領域の不純物濃度が、前記ウェル領域の不純物濃度よりも薄いことを特徴とする半導体装置。 - 同一の半導体基板に耐圧特性が相違する少なくとも2種類の半導体素子が形成されている半導体装置であり、
第1種類の半導体装置は、第2導電型の第1ウェル領域と、その第1ウェル領域のうちの半導体基板の表面に臨むウェル浅層内に形成されている第1導電型の第1ドリフト領域と第1導電型の第2ドリフト領域を備えており、
第2種類の半導体装置は、第2導電型の第2ウェル領域を備えており、
前記第1ドリフト領域と第2ドリフト領域の不純物濃度が、前記第1ウェル領域の不純物濃度よりも薄いことを特徴とする半導体装置。 - 第1ウェル領域と第2ウェル領域がSOI基板の活性層に形成されており、
第1ウェル領域と第2ウェル領域が活性層の表面から埋め込み絶縁層に接するまで伸びていることを特徴とする請求項5の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007181254A JP5194594B2 (ja) | 2007-07-10 | 2007-07-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007181254A JP5194594B2 (ja) | 2007-07-10 | 2007-07-10 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009021300A true JP2009021300A (ja) | 2009-01-29 |
JP5194594B2 JP5194594B2 (ja) | 2013-05-08 |
Family
ID=40360714
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007181254A Expired - Fee Related JP5194594B2 (ja) | 2007-07-10 | 2007-07-10 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5194594B2 (ja) |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02260442A (ja) * | 1989-03-30 | 1990-10-23 | Toshiba Corp | 誘電体分離型半導体基板 |
JPH0548091A (ja) * | 1991-08-20 | 1993-02-26 | Yokogawa Electric Corp | 高耐圧mosfet |
JP2001068560A (ja) * | 1999-08-30 | 2001-03-16 | Sanyo Electric Co Ltd | 半導体装置の製造方法及び半導体装置 |
JP2001102388A (ja) * | 1999-09-28 | 2001-04-13 | Toshiba Corp | 高耐圧半導体装置 |
JP2001203275A (ja) * | 2000-01-21 | 2001-07-27 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP2004247743A (ja) * | 2004-03-10 | 2004-09-02 | Sharp Corp | 半導体装置の製造方法及びフォトリソグラフィ用マスク |
JP2005507563A (ja) * | 2001-11-01 | 2005-03-17 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 絶縁層上の電界効果トランジスタ、およびその製造方法 |
JP2006261639A (ja) * | 2005-02-16 | 2006-09-28 | Renesas Technology Corp | 半導体装置、ドライバ回路及び半導体装置の製造方法 |
-
2007
- 2007-07-10 JP JP2007181254A patent/JP5194594B2/ja not_active Expired - Fee Related
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02260442A (ja) * | 1989-03-30 | 1990-10-23 | Toshiba Corp | 誘電体分離型半導体基板 |
JPH0548091A (ja) * | 1991-08-20 | 1993-02-26 | Yokogawa Electric Corp | 高耐圧mosfet |
JP2001068560A (ja) * | 1999-08-30 | 2001-03-16 | Sanyo Electric Co Ltd | 半導体装置の製造方法及び半導体装置 |
JP2001102388A (ja) * | 1999-09-28 | 2001-04-13 | Toshiba Corp | 高耐圧半導体装置 |
JP2001203275A (ja) * | 2000-01-21 | 2001-07-27 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP2005507563A (ja) * | 2001-11-01 | 2005-03-17 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 絶縁層上の電界効果トランジスタ、およびその製造方法 |
JP2004247743A (ja) * | 2004-03-10 | 2004-09-02 | Sharp Corp | 半導体装置の製造方法及びフォトリソグラフィ用マスク |
JP2006261639A (ja) * | 2005-02-16 | 2006-09-28 | Renesas Technology Corp | 半導体装置、ドライバ回路及び半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP5194594B2 (ja) | 2013-05-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100363353B1 (ko) | 반도체 장치 및 그 제조 방법 | |
KR100974697B1 (ko) | Ldmos 소자 및 ldmos 소자의 제조 방법 | |
JP4783050B2 (ja) | 半導体装置及びその製造方法 | |
US7670914B2 (en) | Methods for fabricating multiple finger transistors | |
WO2016179598A1 (en) | Multiple shielding trench gate fet | |
KR20080055660A (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
TWI393247B (zh) | 具有深溝結構之半導體裝置 | |
KR100381347B1 (ko) | 반도체 장치와 그 제조 방법 | |
JP4308096B2 (ja) | 半導体装置及びその製造方法 | |
JP2007088334A (ja) | 半導体装置およびその製造方法 | |
US7642617B2 (en) | Integrated circuit with depletion mode JFET | |
JP2004311891A (ja) | 半導体装置 | |
KR100710194B1 (ko) | 고전압 반도체소자의 제조방법 | |
KR100910230B1 (ko) | 반도체 소자의 듀얼 게이트 및 그 형성방법 | |
US20140175553A1 (en) | Mos semiconductor device and method of manufacturing the same | |
JP2009004441A (ja) | 半導体装置 | |
US20170263770A1 (en) | Semiconductor device and manufacturing method of the same | |
KR100342804B1 (ko) | 반도체 장치 및 그 제조 방법 | |
JP5194594B2 (ja) | 半導体装置の製造方法 | |
JP2013187263A (ja) | 半導体装置、記録装置及びそれらの製造方法 | |
JP3744438B2 (ja) | 半導体装置 | |
CN112133758A (zh) | 功率半导体器件及制造方法 | |
US20040232514A1 (en) | Semiconductor device having isolation region and method of manufacturing the same | |
JP2002270824A (ja) | 半導体集積回路装置の製造方法 | |
JP2005353655A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091112 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120626 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120628 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120816 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130108 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130121 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160215 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160215 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |