JP2017220472A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】本発明はＳｉＣウエハの削れた深さを簡易な工程で精度良く測定することが可能な半導体装置および半導体装置の製造方法の提供を目的とする。【解決手段】本発明に係る半導体装置は、ＳｉＣウエハ４０上に形成された少なくとも１つの評価用素子１０を備え、評価用素子１０は、ＳｉＣウエハ４０に不純物元素が添加された不純物領域１１と、不純物領域１１を部分的に覆う絶縁膜１２と、を備え、絶縁膜１２は複数の部分絶縁膜１２ａ，１２ｂを備え、不純物領域１１は、平面視で、複数の部分絶縁膜１２ａ，１２ｂにより区分された複数の領域１１ａ，１１ｂ，１１ｃを備える。【選択図】図１

Description

本発明は半導体装置および半導体装置の製造方法に関し、特にＳｉＣウエハを基体とした半導体装置および半導体装置の製造方法に関する。
ＳｉＣウエハ上にＭＯＳ−ＦＥＴ素子を製作する工程としては、例えば特許文献１に記載されているように、ＳｉＣウエハに不純物を注入した後、ＳｉＣウエハ表面に層間絶縁膜を形成し、その層間絶縁膜をドライエッチングすることにより部分的に除去し、パターニングを行うことでフィールド酸化膜を形成する。このとき、層間絶縁膜のエッチングに伴ってＳｉＣウエハ表面も削れてしまう。ここで、層間絶縁膜とは例えばＣＶＤ法によるＴＥＯＳ膜である。
ドライエッチング工程においてＳｉＣウエハの削れた深さが変化した場合、注入層の厚さが変化するため、ＭＯＳ−ＦＥＴ素子の閾値電圧Ｖｔｈの特性が変動する。
ＳｉＣウエハの削れた深さを管理する従来技術としては、例えば段差測定器を用いて基板の削れた深さを測定する方法がある。また、探針をＳｉＣウエハに直接接触させてＳｉＣウエハの電気的特性を計測する方法として例えば特許文献２に記載の技術が知られている。
特開２０１３−２６５６３号公報 特開２０１４−１１６４４９号公報
段差測定器を用いてＳｉＣウエハの削れた深さを測定しようとした場合、以下のような問題点があった。つまり、ウエハ表面を針で直接スキャンして段差（即ち削れた深さ）を測定するため、削れた深さが小さいほど測定精度が悪くなり、閾値電圧Ｖｔｈの特性を管理するために必要な十分な測定精度を得ることが困難であった。さらに、段差測定器が測定する深さは、層間絶縁膜の厚みと、ＳｉＣウエハの削れた深さの合計となるため、測定値は層間絶縁膜の厚さのばらつきの影響を受けてしまう。
また、段差測定器で層間絶縁膜の厚みのみを測定しようとする場合、段差測定をするパターン周辺の酸化膜をエッチングするための新たな工程を追加する必要があった。
本発明は以上のような課題を解決するためになされたものであり、ＳｉＣウエハの削れた深さを簡易な工程で精度良く測定することが可能な半導体装置および半導体装置の製造方法の提供を目的とする。
本発明に係る半導体装置は、ＳｉＣウエハ上に形成された少なくとも１つの評価用素子を備え、評価用素子は、ＳｉＣウエハに不純物元素が添加された不純物領域と、不純物領域を部分的に覆う絶縁膜と、を備え、絶縁膜は複数の部分絶縁膜を備え、不純物領域は、平面視で、複数の部分絶縁膜により区分された複数の領域を備える。
また、本発明に係る半導体装置の製造方法は、少なくとも１つのＳｉＣトランジスタ素子をＳｉＣウエハ上に形成する工程において、（ａ）少なくとも１つの評価用素子をＳｉＣウエハ上に形成する工程を備え、工程（ａ）は、（ａ１）ＳｉＣウエハに不純物元素を添加して不純物領域を形成する工程と、（ａ２）不純物領域を覆うように絶縁膜を形成する工程と、（ａ３）絶縁膜を部分的にエッチングして複数の部分絶縁膜を形成する工程と、を備え、評価用素子において、不純物領域は、平面視で、複数の部分絶縁膜により区分された複数の非被覆領域を備え、（ａ４）工程（ａ３）の後、評価用素子において１つの非被覆領域を間に挟む複数の非被覆領域のそれぞれに抵抗測定用針を接触させた状態において不純物領域の抵抗を測定する工程と、（ａ５）工程（ａ４）において測定した抵抗に基づいて、ＳｉＣウエハのエッチングにより削れた深さを推定する工程と、（ａ６）工程（ａ５）の後、ＳｉＣウエハを犠牲酸化する工程と、（ａ７）工程（ａ６）の犠牲酸化により形成された酸化膜をエッチングにより除去する工程と、をさらに備える。
本発明に係る半導体装置によれば、ＳｉＣウエハに評価用素子を設けることにより、評価用素子の抵抗を測定し、その抵抗に基づいてＳｉＣウエハの削れた深さを推定することが可能となる。
また、本発明に係る半導体装置の製造方法によれば、評価用素子の抵抗に基づいてＳｉＣウエハの削れた深さを推定するため、絶縁膜の膜厚の影響を受けずに削れた深さを求めることが可能となる。よって、ＳｉＣウエハの削れた深さをより高精度に求めることが可能である。
さらに、本発明に係る半導体装置の製造方法においては、工程（ａ３）のエッチング工程の終了後、ＳｉＣウエハに抵抗測定用針を接触させて即座に評価用素子の抵抗を測定することが可能である。従って、抵抗から推定したＳｉＣウエハの削れた深さに応じて、後の工程における処理条件を調整することが可能となる。
実施の形態１に係る半導体装置が形成されたＳｉＣウエハの平面図である。 実施の形態１に係る評価用素子の断面図である。 実施の形態１に係る評価用素子の平面図である。 実施の形態１に係る半導体装置の製造方法を示すフローチャートである。 実施の形態１に係る評価用素子におけるＳｉＣウエハの削れた深さと抵抗の関係を示す図である。 実施の形態２に係る基準抵抗評価用素子の断面図である。 実施の形態２に係る基準抵抗評価用素子の平面図である。 実施の形態３に係る評価用素子の断面図である。 実施の形態４に係る評価用素子の断面図である。
＜実施の形態１＞
＜構成＞
図１は、本実施の形態１における半導体装置が形成されたＳｉＣウエハの平面図である。半導体装置はＳｉＣウエハ４０上に形成されている。ＳｉＣウエハ４０はダイシングライン３１で区切られた複数のチップ作成領域３２を備える。チップ作成領域３２にはＳｉＣトランジスタ素子３０が形成されている。また、ＳｉＣウエハ４０上には少なくとも１つの評価用素子１０が形成されている。そして、この評価用素子１０は、チップ作成領域３２の他に、ダイシングライン３１上、チップ作成領域３２とＳｉＣウエハ４０の縁との間の領域などに形成されてもよい。なお、図１においては評価用素子１０を２つ形成しているが、評価用素子１０は少なくとも１つ形成されればよい。
本実施の形態１においてＳｉＣトランジスタ素子３０は例えばＭＯＳ−ＦＥＴ素子などである。ＳｉＣトランジスタ素子３０の構成については説明を省略する。
図２は、本実施の形態１における評価用素子１０の断面図である。また、図３は評価用素子の平面図である。なお、図２は、図３の線分Ａ−Ａに沿った断面図である。そして、これら図面で表された評価用素子１０は、ダイシングライン３１上に形成されたものを想定している。
図２、３に示すように、評価用素子１０は、不純物領域１１と、絶縁膜１２とを備える。不純物領域１１は、ＳｉＣウエハ４０に不純物元素が添加された領域である。ここで、不純物元素とは例えば、ｎ型とする場合の窒素（Ｎ）やリン（Ｐ）、ｐ型とする場合のアルミニウム（Ａｌ）やホウ素（Ｂ）等である。
図２、３に示すように、絶縁膜１２は、少なくとも不純物領域１１上にあっては複数の部分絶縁膜１２ａ，１２ｂを備える。従って、不純物領域１１は、平面視で、複数の部分絶縁膜１２ａ，１２ｂにより区分された複数の領域（即ち、複数の非被覆領域１１ａ，１１ｂ，１１ｃ）を備える。ここで、非被覆領域１１ａ，１１ｂ，１１ｃとは絶縁膜１２により被覆されていない領域である。
＜製造方法＞
図４は、半導体装置の製造方法を示すフローチャートである。本実施の形態１においては、ＳｉＣウエハ４０上にＳｉＣトランジスタ素子３０を形成する工程において、同時に、同一のＳｉＣウエハ４０上に評価用素子１０が形成される。
まず、ＳｉＣウエハ４０に不純物元素を添加して不純物領域１１が形成される（ステップＳ１０１）。不純物領域１１の形成は例えばイオン注入法により行われる。詳細には、写真製版処理により所望のマスクをＳｉＣウエハ上に設け、マスクを介してイオン注入を行うことでＳｉＣウエハ表面に不純物を導入する。そして、これを通常複数ある不純物等の異なる条件に応じて繰り返した後、高温によるアニール処理を行うことで不純物を活性化し不純物領域が形成される。ここで、注入する不純物元素の種類、導電型、濃度等の各種条件は、製造するＳｉＣトランジスタ素子３０の構成によって決まる。
次に、不純物領域１１を含むＳｉＣウエハ４０上全面を覆うように絶縁膜１２が形成される（ステップＳ１０２）。絶縁膜１２は、例えばＳｉＣウエハ４０の表面にＣＶＤ法によってＴＥＯＳ膜が形成される。
そして、評価用素子１０を構成する不純物領域１１上における絶縁膜１２を部分的にエッチングして複数の部分絶縁膜１２ａ，１２ｂが形成される（ステップＳ１０３）。このとき、ＳｉＣトランジスタ素子３０においても、絶縁膜１２が部分的にエッチングされて所望のパターンが形成される。
なお、ステップＳ１０３は、絶縁膜１２へ例えばＳｉＣウエハ４０を回転させながらフォトレジストを塗布する工程、所定のパターンが形成されたフォトマスクを介して露光処理することによりフォトレジストを感光させる工程、フォトレジスト（ポジ型の場合）の感光した部分を溶かす工程、レジストパターンを介して絶縁膜１２をドライエッチングする工程を備える。絶縁膜１２をドライエッチングする際に、絶縁膜１２の下層にある不純物領域１１の表面も図２に示す深さＤだけドライエッチングにより除去される。
以上で説明したステップＳ１０１〜Ｓ１０３により、評価用素子１０が形成される。図２、３に示すように、評価用素子１０において、不純物領域１１は、平面視で、複数の部分絶縁膜１２ａ，１２ｂにより区分された複数の非被覆領域１１ａ，１１ｂ，１１ｃを備える。
次に、図２に示すように、評価用素子１０において１つの非被覆領域１１ｂを間に挟む２つの非被覆領域１１ａ，１１ｃのそれぞれに抵抗測定用針５１，５２を接触させた状態において不純物領域１１の抵抗Ｒを測定する（ステップＳ１０４）。
このとき、ＳｉＣウエハ４０においては、アルミ配線による電極を形成する事なしに、不純物領域（基板）に抵抗測定用針を直接接触させる事で抵抗を測定できる。従って、本実施の形態１では、エッチング工程（即ちステップ１０３）の直後に抵抗Ｒを測定することが可能である。
なお、図２においては２本の抵抗測定用針５１，５２を用いて抵抗Ｒの測定を行っているが、例えば４本の抵抗測定用針を用いて４端子測定法により抵抗Ｒの測定を行ってもよい。
次に、ステップＳ１０４において測定した抵抗Ｒに基づいて、ＳｉＣウエハ４０のエッチングにより削れた深さＤを推定する（ステップＳ１０５）。図５は、評価用素子１０におけるＳｉＣウエハ４０の削れた深さＤと抵抗Ｒの関係を示す図である。また、図５に、ＳｉＣウエハ４０の深さと不純物濃度の関係を示す。図５に示すように、抵抗Ｒは、ＳｉＣウエハ４０の削れた深さＤに依存する。なぜならば、ＳｉＣウエハ４０の削れた深さＤが変化すると、抵抗値の低い不純物領域１１の厚さが変化するためである。
図５に示すように、ＳｉＣウエハ４０の削れた深さＤと抵抗Ｒの関係を表す特性曲線（以下ではＤ−Ｒ曲線とも呼ぶ）を実験またはシミュレーションにより予め求めておく。Ｄ−Ｒ曲線を参照することにより、測定した抵抗ＲからＳｉＣウエハの削れた深さＤを推定することが可能となる。
次に、ＳｉＣウエハ４０の犠牲酸化を行う（ステップＳ１０６）。このとき、ステップＳ１０５において推定した深さＤに応じて犠牲酸化の熱処理時間を調整する。つまり、ステップＳ１０５において推定した深さＤが小さい場合は、熱処理時間をより長く設定して犠牲酸化によって形成される酸化膜の膜厚をより大きくする。一方、ステップＳ１０５において推定した深さＤが大きい場合は、熱処理時間をより短く設定して犠牲酸化によって形成される酸化膜の膜厚をより小さくする。
次に、犠牲酸化により形成された酸化膜をエッチングにより除去する（ステップＳ１０７）。エッチングはウエットエッチングにより行われる。このとき、ステップＳ１０６における熱処理時間、すなわち犠牲酸化膜の厚さに応じてウエットエッチングの処理時間を調整する。これら犠牲酸化と酸化膜エッチングの工程（ステップＳ１０６とステップＳ１０７）を通して、ＳｉＣウエハの表面に生じた欠陥等が取り除かれる。
そして、ＳｉＣトランジスタ素子３０の製造工程を引き続き行い、ＳｉＣウエハ４０上にＳｉＣトランジスタ素子３０が形成される（ステップＳ１０８）。引き続いて行うＳｉＣトランジスタ素子形成のための主要な製造工程（一例）としては、先の酸化膜エッチング（ステップＳ１０７）後、熱酸化によるゲート酸化膜を形成し、その上にゲート電極をポリシリコンで形成する。ゲート電極形成後は、ＣＶＤ法によるＴＥＯＳ膜を層間絶縁膜として設け、電極部にコンタクトホールを形成した後、スパッタ法によりアルミなどの金属配線を形成する。さらに、表面に保護膜、そして裏面側にも電極を設けてＳｉＣトランジスタ素子をＳｉＣウエハ４０に形成する工程は完了する。そして、ダイシングライン３１に沿ってＳｉＣウエハ４０を切断することにより、個々のＳｉＣトランジスタ３０素子がウエハから分離される。
ステップＳ１０７が終了した後におけるＳｉＣウエハ４０の削れた深さは、ステップＳ１０３におけるエッチングにより削れた深さＤと、ステップＳ１０７のエッチングにより削れた深さの合計となる。そこで、本実施の形態１においては、ステップＳ１０３におけるエッチングの後に、評価用素子１０の抵抗Ｒに基づいて深さＤを推定し、推定した深さＤに応じて、後の工程における犠牲酸化の条件又は酸化膜のエッチングの条件を調整する。このように調整を行うことにより、ステップＳ１０７が終了した後におけるＳｉＣウエハ４０の削れた深さを所望の深さに精度良く近づけることが可能である。
また、ステップＳ１０５において推定した深さＤに応じて、後続のロットの半導体装置の製造工程においてエッチング工程（ステップＳ１０３）の条件を調整してもよい。つまり、先行ロットのステップＳ１０５において推定した深さＤが予め定めた深さよりも大きかった場合は、後続ロットのエッチング工程（ステップＳ１０３）における処理時間をより短くする。一方、先行ロットのステップＳ１０５において推定した深さＤが予め定めた深さよりも小さかった場合は、後続ロットのエッチング工程（ステップＳ１０３）における処理時間をより長くする。これにより、ロット間においてＳｉＣウエハ４０の削れた深さＤがばらつくことを抑制することが可能である。
＜効果＞
本実施の形態１における半導体装置は、ＳｉＣウエハ４０上に形成された少なくとも１つの評価用素子１０を備え、評価用素子１０は、ＳｉＣウエハ４０に不純物元素が添加された不純物領域１１と、不純物領域１１を部分的に覆う絶縁膜１２と、を備え、絶縁膜１２は複数の部分絶縁膜１２ａ，１２ｂを備え、不純物領域１１は、平面視で、複数の部分絶縁膜１２ａ，１２ｂにより区分された複数の領域（即ち、非被覆領域１１ａ，１１ｂ，１１ｃ）を備える。
従って、ＳｉＣウエハ４０に評価用素子１０を設けることにより、評価用素子１０の抵抗Ｒを測定し、その抵抗Ｒに基づいてＳｉＣウエハ４０の削れた深さＤを推定することが可能となる。
また、本実施の形態１における半導体装置において、絶縁膜１２は、一続きの絶縁膜を部分的にエッチングすることにより形成されたものである。従って、ＳｉＣウエハ４０上において絶縁膜１２の膜厚は場所によらずほぼ均一である。
また、本実施の形態１における半導体装置の製造方法は、少なくとも１つのＳｉＣトランジスタ素子３０をＳｉＣウエハ４０上に形成する工程において、（ａ）少なくとも１つの評価用素子１０をＳｉＣウエハ４０上に形成する工程を備え、工程（ａ）は、（ａ１）ＳｉＣウエハ４０に不純物元素を添加して不純物領域１１を形成する工程と、（ａ２）不純物領域１１を覆うように絶縁膜１２を形成する工程と、（ａ３）絶縁膜１２を部分的にエッチングして複数の部分絶縁膜１２ａ，１２ｂを形成する工程と、を備え、評価用素子１０において、不純物領域１１は、平面視で、複数の部分絶縁膜１２ａ，１２ｂにより区分された複数の非被覆領域１１ａ，１１ｂ，１１ｃを備え、（ａ４）工程（ａ３）の後、評価用素子１０において１つの非被覆領域１１ｂを間に挟む複数の非被覆領域１１ａ，１１ｃのそれぞれに抵抗測定用針５１，５２を接触させた状態において不純物領域１１の抵抗Ｒを測定する工程と、（ａ５）工程（ａ４）において測定した抵抗Ｒに基づいて、ＳｉＣウエハ４０のエッチングにより削れた深さＤを推定する工程と、（ａ６）工程（ａ５）の後、ＳｉＣウエハ４０を犠牲酸化する工程と、（ａ７）工程（ａ６）の犠牲酸化により形成された酸化膜をエッチングにより除去する工程と、をさらに備える。
本実施の形態１では、評価用素子１０の抵抗に基づいてＳｉＣウエハ４０の削れた深さＤを推定するため、絶縁膜１２の膜厚の影響を受けずに深さＤを求めることが可能となる。よって、測定値が絶縁膜１２の厚みのばらつきの影響を受ける段差測定器による測定と比較して、絶縁膜１２の厚みのばらつきの影響を受けずに、ＳｉＣウエハ４０の削れた深さＤをより高精度に求めることが可能である。
また、本実施の形態１においては、ＳｉＣトランジスタ素子３０の製造工程に新たな製造工程を追加することなく評価用素子１０の形成が可能である。
さらに、本実施の形態１では、エッチング工程（即ち工程（ａ３））の終了後、即座に評価用素子１０の抵抗Ｒを測定することが可能である。従って、抵抗Ｒから推定したＳｉＣウエハ４０の削れた深さＤに応じて後の工程における処理条件を調整することが可能となる。
具体的には、本実施の形態１における半導体装置の製造方法において、工程（ａ５）で推定した深さＤに基づいて、工程（ａ６）における犠牲酸化の条件又は、工程（ａ７）における酸化膜のエッチングの条件を調整する。
それによって、最終的なＳｉＣウエハ４０の削れた深さを所望の値に高精度で近づけることが可能となる。従って、ＳｉＣトランジスタ素子３０の電気的特性を設計値に高精度で近づけることが可能となる。
また、本実施の形態１における半導体装置の製造方法において、工程（ａ５）で推定した深さＤに基づいて、後続のロットのＳｉＣトランジスタ素子３０の製造において工程（ａ３）における絶縁膜１２のエッチングの条件を調整する。
よって、ＳｉＣウエハ４０の削れた深さＤがロット間でばらつくことを抑制することが可能である。従って、ＳｉＣトランジスタ素子３０の電気的特性がロット間でばらつくことを抑制可能である。
＜実施の形態２＞
＜構成＞
図６は、本実施の形態２における基準抵抗評価用素子２０の断面図である。また、図７は基準抵抗評価用素子２０の平面図である。なお、図６は、図７の線分Ｂ−Ｂに沿った断面図である。
本実施の形態２における半導体装置は、少なくとも１つの基準抵抗評価用素子２０をさらに備える。基準抵抗評価用素子２０は、評価用素子１０が形成されているＳｉＣウエハ４０と同一のＳｉＣウエハにおいて、チップ作成領域３２、ダイシングライン３１上、チップ作成領域３２とＳｉＣウエハ４０の縁との間の領域などに形成される。
基準抵抗評価用素子２０は、不純物領域１１と、不純物領域１１を部分的に覆う絶縁膜１２とを備える。不純物領域１１は、平面視で、絶縁膜１２により２つに区分された領域（即ち、非被覆領域１１ａ，１１ｃ）を備える。ここで、非被覆領域１１ａ，１１ｃとは絶縁膜１２により被覆されていない領域である。つまり、非被覆領域１１ａ，１１ｃの間の不純物領域１１は平面視で絶縁膜１２に覆われている。
＜製造方法＞
本実施の形態２における半導体装置の製造方法では、図４のステップＳ１０１〜Ｓ１０３において、評価用素子１０と同時に基準抵抗評価用素子２０もＳｉＣウエハ４０上に形成される。次に、図４のステップＳ１０４において、評価用素子１０の抵抗Ｒを測定することに加えて、基準抵抗評価用素子２０の基準抵抗Ｒ０を測定する。具体的には、図６に示すように、基準抵抗評価用素子２０において２つの非被覆領域１１ａ，１１ｃのそれぞれに抵抗測定用針５１，５２を接触させた状態において不純物領域１１の抵抗Ｒ０（以降では、基準抵抗Ｒ０とも記載する）を測定する。
なお、図６においては２本の抵抗測定用針５１，５２を用いて基準抵抗Ｒ０の測定を行っているが、例えば４本の抵抗測定用針を用いて４端子測定法により基準抵抗Ｒ０の測定を行ってもよい。
次に、ステップＳ１０５において評価用素子１０の抵抗Ｒと、基準抵抗評価用素子２０の基準抵抗Ｒ０に基づいて、ＳｉＣウエハ４０のエッチングにより削れた深さＤを推定する。
本実施の形態２では、基準抵抗Ｒ０を、ＳｉＣウエハ４０の削れた深さＤがゼロにおける抵抗とみなして、図５のＤ−Ｒ曲線を基準抵抗Ｒ０で相対値化する。つまり、図５におけるＤ−Ｒ曲線の縦軸の抵抗ＲをＲ／Ｒ０に置きかえる。そして、実際に測定した抵抗ＲをＲ０で相対値化した値（即ちＲ／Ｒ０）における深さＤの値を読み取って、この深さＤをＳｉＣウエハ４０の削れた深さと推定する。
ＳｉＣウエハ４０自体の品質による抵抗値のばらつき、注入した不純物を活性化させるためのアニール工程の温度のばらつき等により、実際のＳｉＣウエハ４０の電気的特性と、Ｄ−Ｒ曲線には実験条件（測定条件）に差が生じる。しかしながら、本実施の形態２では、実際に測定した抵抗ＲとＤ−Ｒ曲線のそれぞれを基準抵抗Ｒ０で相対値化することにより、両者の測定条件のずれの影響を抑制することが可能である。
以降の製造工程（図４のステップＳ１０６〜Ｓ１０８）は実施の形態１と同じため、説明を省略する。
＜効果＞
本実施の形態２における半導体装置は、評価用素子１０が形成されているＳｉＣウエハ４０と同一のＳｉＣウエハ４０上に形成された少なくとも１つの基準抵抗評価用素子２０をさらに備え、基準抵抗評価用素子２０は、ＳｉＣウエハ４０に不純物元素が添加された不純物領域１１と、不純物領域１１を部分的に覆う絶縁膜１２と、を備え、不純物領域１１は、平面視で、絶縁膜１２により２つに区分された非被覆領域１１ａ，１１ｃを備える。
従って、ＳｉＣウエハ４０上に、評価用素子１０に加えて基準抵抗評価用素子２０をさらに設けることにより、ＳｉＣウエハ４０が削れていない状態における抵抗を測定することが可能となる。
また、本実施の形態２における半導体装置の製造方法は、少なくとも１つのＳｉＣトランジスタ素子３０をＳｉＣウエハ４０上に形成する工程において、（ｂ）少なくとも１つの基準抵抗評価用素子２０をＳｉＣウエハ４０上に評価用素子１０とは別にさらに形成するものとし、基準抵抗評価用素子２０において、不純物領域１１は、平面視で２つの非被覆領域１１ａ，１１ｃを備え、２つの非被覆領域１１ａ，１１ｃの間の不純物領域１１は平面視で絶縁膜１２に覆われており、（ｂ１）工程（ａ３）の後、基準抵抗評価用素子２０の２つの非被覆領域１１ａ，１１ｃのそれぞれに抵抗測定用針５１，５２を接触させた状態において不純物領域１１の基準抵抗Ｒ０を測定する工程をさらに備え、工程（ａ５）において、基準抵抗Ｒ０を、ＳｉＣウエハ４０の削れた深さがゼロにおける抵抗値として用いて、評価用素子１０においてＳｉＣウエハ４０がエッチングにより削れた深さＤを推定する。
従って、基準抵抗評価用素子２０において基準抵抗Ｒ０を測定し、この値をＳｉＣウエハ４０の削れた深さがゼロにおける抵抗値として用いることにより、抵抗Ｒを基準抵抗Ｒ０で相対値化することが可能となる。この相対値化により、ＳｉＣウエハ４０自体の品質による抵抗値のばらつき、注入した不純物を活性化させるためのアニール工程の温度のばらつき等の影響をＳｉＣウエハ４０の削れた深さＤの推定値が受けることを抑制可能である。よって、より高精度にＳｉＣウエハ４０の削れた深さＤを推定することが可能となる。
＜実施の形態３＞
図８は、本実施の形態３における評価用素子の断面図である。図８に示すように、本実施の形態３においてＳｉＣウエハ４０には、２つの評価用素子１０Ａ，１０Ｂが形成されている。この２つの評価用素子１０Ａ，１０Ｂは、不純物領域１１が１つに繋がるように並べて配置されている。つまり、２つの評価用素子１０Ａ，１０Ｂは、抵抗Ｒが直列に接続されるように配置されている。
本実施の形態３では、図４のステップＳ１０４において直列接続された抵抗を測定する。つまり、図８に示すように評価用素子１０Ａの非被覆領域１１ａと、評価用素子１０Ｂの非被覆領域１１ｃのそれぞれに抵抗測定用針５１，５２を接触させた状態において直列接続された抵抗を測定する。そして、測定した抵抗を２で割ることにより、評価用素子１０の１つあたりの抵抗Ｒを算出する。
なお、本実施の形態３では２つの評価用素子１０Ａ，１０Ｂを直列接続するように配置したが、直列接続する評価用素子の個数は２に限らない。直列接続する評価用素子の個数をさらに増やすことにより、評価用素子１つあたりの抵抗Ｒをさらに精度良く測定することが可能である。
以降の製造工程（図４のステップＳ１０５〜Ｓ１０８）は実施の形態１と同じため、説明を省略する。
なお、本実施の形態３では複数の評価用素子１０Ａ，１０Ｂを直列接続するように配置したが、複数の基準抵抗評価用素子２０を直列接続するように配置してもよい。そして、評価用素子と同様の方法で基準抵抗評価用素子１つあたりの基準抵抗Ｒ０を測定することにより、基準抵抗Ｒ０をより精度良く測定することが可能である。
＜効果＞
本実施の形態３における半導体装置において、少なくとも１つの評価用素子１０は複数であり、複数の評価用素子１０Ａ，１０Ｂは、不純物領域１１が１つに繋がるように並べて配置される。
従って、複数の評価用素子１０Ａ，１０Ｂを、不純物領域１１が１つに繋がるように並べて配置することにより、複数の評価用素子１０Ａ，１０Ｂの直列接続された抵抗を測定することが可能である。
また、本実施の形態３における半導体装置の製造方法において、少なくとも１つの評価用素子１０は複数であり、複数の評価用素子１０Ａ，１０Ｂは、不純物領域１１が１つに繋がるように並べて配置されており、工程（ａ４）において、複数の評価用素子１０Ａ，１０Ｂの直列接続された抵抗を測定する。
本実施の形態３においては、複数の評価用素子１０Ａ，１０Ｂを、抵抗が直列接続されるように形成し、直列接続された抵抗を測定することにより、評価用素子１つあたりの抵抗をより高精度に測定することが可能となる。従って、ＳｉＣウエハ４０の削れた深さＤをより高精度に推定することが可能となる。
＜実施の形態４＞
図９は、本実施の形態４における評価用素子の断面図である。図９に示すように、本実施の形態４においてＳｉＣウエハ４０には、２つの評価用素子１０Ｃ，１０Ｄが形成されている。評価用素子１０Ｃにおける不純物領域１１１は、ＳｉＣウエハ４０にＰ型の導電型の不純物（例えばアルミニウム）が注入されたＰ＋領域である。一方、評価用素子１０Ｄにおける不純物領域１１２は、ＳｉＣウエハ４０にＮ型の導電型の不純物（例えば窒素）が注入されたＮ＋領域である。また、不純物領域１１１と不純物領域１１２とでは不純物濃度も異なっている。
本実施の形態４の半導体装置の製造方法においては、図４のステップＳ１０１〜Ｓ１０３により、評価用素子１０Ｃと評価用素子１０Ｄが形成される。次に、図４のステップＳ１０４において、評価用素子１０Ｃの抵抗Ｒ１と、評価用素子１０Ｄの抵抗Ｒ２が測定される。抵抗Ｒ１，Ｒ２の測定方法は実施の形態１と同様である。
次に、図４のステップＳ１０５において、測定した抵抗Ｒ１に基づいてＳｉＣウエハ４０の削れた深さＤ１を推定する。また、測定した抵抗Ｒ２に基づいてＳｉＣウエハ４０の削れた深さＤ２を推定する。そして、Ｄ１とＤ２の加算平均をとることにより、ＳｉＣウエハ４０の削れた深さＤを決定する。
以降の製造工程（図４のステップＳ１０６〜Ｓ１０８）は実施の形態１と同じため、説明を省略する。
なお、本実施の形態４においては、不純物領域の条件（即ち、不純物領域の導電型、不純物元素の種類、不純物元素の添加濃度のうち少なくとも１つ）が異なる評価用素子１０Ｃ，１０Ｄを２つ形成したが、不純物領域の条件が互いに異なるｎ個の評価用素子を形成してもよい。ここでｎは２以上の整数である。この場合、各評価用素子から個別に深さＤ１、Ｄ２、…Ｄｎを推定し、例えば、最も大きい深さと最も小さい深さを除外した残りの深さの加算平均をとってＳｉＣウエハ４０の削れた深さＤを決定する。
なお、不純物領域の条件が異なる領域とは、ＳｉＣトランジスタ素子３０においては、ＧＲ（Ｇｕａｒｄ Ｒｉｎｇ）領域、Ｎウェル領域、Ｐウェル領域、ソース領域、Ｐ＋拡散領域などに相当する。
不純物領域の条件が異なると、ＳｉＣウエハ４０の削れた深さＤの推定値にばらつきが生じることがある。本実施の形態４においては、不純物領域の条件の違いがＳｉＣウエハ４０の削れた深さＤの推定に与える影響を抑制することが可能である。
また、本実施の形態４において、評価用素子１０Ｃと同じ条件の不純物領域１１１を備える基準抵抗評価用素子２０を形成し、評価用素子１０Ｄと同じ条件の不純物領域１１２を備える基準抵抗評価用素子２０を形成してもよい。ここで、不純物領域の条件が同じとは、不純物領域の電気的性質が等しいことを意味する。これにより、実施の形態２で説明したように、各評価用素子１０Ａ，１０Ｂにおける抵抗Ｒ１，Ｒ２のそれぞれを基準抵抗Ｒ０で相対値化することが可能となる。従って、さらに精度良く深さＤ１，Ｄ２を推定することが可能となる。
＜効果＞
本実施の形態４における半導体装置において、少なくとも１つの評価用素子１０は複数であり、複数の評価用素子１０Ｃ，１０Ｄにおいて、不純物領域１１（即ち不純物領域１１１，１１２）の導電型、不純物元素の種類又は不純物元素の添加濃度のうち少なくとも１つが互いに異なっている。
従って、不純物領域１１の条件が異なる複数の評価用素子１０Ｃ，１０Ｄを形成することにより、不純物領域１１の条件が異なる複数の評価用素子１０Ｃ，１０ＤからＳｉＣウエハ４０の削れた深さＤを推定することが可能となる。
また、本実施の形態４における半導体装置において、少なくとも１つの評価用素子１０は複数であり、複数の評価用素子１０Ｃ，１０Ｄにおいて、不純物領域１１（即ち不純物領域１１１，１１２）の導電型、不純物元素の種類又は不純物元素の添加濃度のうち少なくとも１つが互いに異なっており、少なくとも１つの基準抵抗評価用素子２０は複数であり、複数の基準抵抗評価用素子２０のそれぞれの不純物領域１１は、複数の評価用素子１０Ｃ，１０Ｄのそれぞれの不純物領域１１と同じ電気的性質を有する。
従って、同じ電気的性質を有する不純物領域１１に対して、評価用素子１０と基準抵抗評価用素子２０がペアで形成されるため、評価用素子１０において測定する抵抗Ｒを、基準抵抗評価用素子２０において測定する基準抵抗Ｒ０で相対値化することが可能となる。
また、本実施の形態４における半導体装置の製造方法において、少なくとも１つの評価用素子１０は複数であり、複数の評価用素子１０Ｃ，１０Ｄにおいて、不純物領域１１（即ち不純物領域１１１，１１２）の導電型、不純物元素の種類又は不純物元素の添加濃度のうち少なくとも１つが互いに異なっており、工程（ａ４）において、複数の評価用素子１０Ｃ，１０Ｄのそれぞれにおいて抵抗Ｒ１，Ｒ２を測定する。
本実施の形態４においては、不純物領域の条件の異なる複数の評価用素子１０Ｃ，１０Ｄのそれぞれにおいて抵抗Ｒ１，Ｒ２を測定し、それに基づいてＳｉＣウエハ４０の削れた深さＤ１，Ｄ２を推定する。そして、例えばＤ１とＤ２の加算平均をとることにより、不純物領域の条件の違いがＳｉＣウエハ４０の深さＤに与える影響を抑制することが可能である。従って、ＳｉＣウエハ４０の削れた深さＤをより高精度に推定することが可能となる。
また、本実施の形態４における半導体装置の製造方法において、少なくとも１つの評価用素子１０は複数であり、複数の評価用素子１０Ｃ，１０Ｄにおいて、不純物領域１１（即ち不純物領域１１１，１１２）の導電型、不純物元素の種類又は不純物元素の添加濃度のうち少なくとも１つが互いに異なっており、工程（ａ４）において、複数の評価用素子１０Ｃ，１０Ｄのそれぞれにおいて抵抗Ｒ１，Ｒ２を測定し、少なくとも１つの基準抵抗評価用素子２０は複数であり、複数の基準抵抗評価用素子２０のそれぞれの不純物領域１１は、複数の評価用素子１０Ｃ，１０Ｄのそれぞれの不純物領域１１と同じ電気的性質を有し、工程（ｂ１）において、複数の基準抵抗評価用素子２０のそれぞれにおいて基準抵抗Ｒ０を測定する。
従って、不純物領域の条件の異なる複数の評価用素子１０Ｃ，１０Ｄの抵抗Ｒ１，Ｒ２のそれぞれを、基準抵抗で相対値化することが可能となる。この相対値化により、ＳｉＣウエハ４０の削れた深さＤをより高精度に求めることが可能である。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能であり、例えば、評価用素子を小型化するために、評価用素子における不純物領域上の絶縁膜（複数の部分絶縁膜）を省略してもよい。
１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ 評価用素子、１１，１１１，１１２ 不純物領域、１１ａ，１１ｂ，１１ｃ 非被覆領域、１２ 絶縁膜、１２ａ，１２ｂ 部分絶縁膜、２０ 基準抵抗評価用素子、３０ ＳｉＣトランジスタ素子、３１ ダイシングライン、３２ チップ作成領域、４０ ＳｉＣウエハ、５１，５２ 抵抗測定用針。

Claims (13)

  1. ＳｉＣウエハ上に形成された少なくとも１つの評価用素子を備え、
    前記評価用素子は、
    前記ＳｉＣウエハに不純物元素が添加された不純物領域と、
    前記不純物領域を部分的に覆う絶縁膜と、
    を備え、
    前記絶縁膜は複数の部分絶縁膜を備え、
    前記不純物領域は、平面視で、前記複数の部分絶縁膜により区分された複数の領域を備える、
    半導体装置。
  2. 前記評価用素子が形成されている前記ＳｉＣウエハと同一のＳｉＣウエハ上に形成された少なくとも１つの基準抵抗評価用素子をさらに備え、
    前記基準抵抗評価用素子は、
    前記ＳｉＣウエハに不純物元素が添加された不純物領域と、
    前記不純物領域を部分的に覆う絶縁膜と、
    を備え、
    前記不純物領域は、平面視で、前記絶縁膜により２つに区分された領域を備える、
    請求項１に記載の半導体装置。
  3. 前記絶縁膜は、一続きの絶縁膜を部分的にエッチングすることにより形成されたものである、
    請求項１又は請求項２に記載の半導体装置。
  4. 前記少なくとも１つの評価用素子は複数であり、
    前記複数の評価用素子は、前記不純物領域が１つに繋がるように並べて配置される、
    請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 前記少なくとも１つの評価用素子は複数であり、
    複数の前記評価用素子において、前記不純物領域の導電型、前記不純物元素の種類又は前記不純物元素の添加濃度のうち少なくとも１つが互いに異なっている、
    請求項１から請求項３のいずれか一項に記載の半導体装置。
  6. 前記少なくとも１つの評価用素子は複数であり、
    複数の前記評価用素子において、前記不純物領域の導電型、前記不純物元素の種類又は前記不純物元素の添加濃度のうち少なくとも１つが互いに異なっており、
    前記少なくとも１つの基準抵抗評価用素子は複数であり、
    複数の前記基準抵抗評価用素子のそれぞれの前記不純物領域は、複数の前記評価用素子のそれぞれの前記不純物領域と同じ電気的性質を有する、
    請求項２に記載の半導体装置。
  7. 少なくとも１つのＳｉＣトランジスタ素子をＳｉＣウエハ上に形成する工程において、（ａ）少なくとも１つの評価用素子を前記ＳｉＣウエハ上に形成する工程を備え、
    前記工程（ａ）は、
    （ａ１）前記ＳｉＣウエハに不純物元素を添加して不純物領域を形成する工程と、
    （ａ２）前記不純物領域を覆うように絶縁膜を形成する工程と、
    （ａ３）前記絶縁膜を部分的にエッチングして複数の部分絶縁膜を形成する工程と、
    を備え、
    前記評価用素子において、前記不純物領域は、平面視で、前記複数の部分絶縁膜により区分された複数の非被覆領域を備え、
    （ａ４）前記工程（ａ３）の後、前記評価用素子において１つの前記非被覆領域を間に挟む複数の前記非被覆領域のそれぞれに抵抗測定用針を接触させた状態において前記不純物領域の抵抗を測定する工程と、
    （ａ５）前記工程（ａ４）において測定した前記抵抗に基づいて、前記ＳｉＣウエハのエッチングにより削れた深さを推定する工程と、
    （ａ６）前記工程（ａ５）の後、前記ＳｉＣウエハを犠牲酸化する工程と、
    （ａ７）前記工程（ａ６）の犠牲酸化により形成された酸化膜をエッチングにより除去する工程と、
    をさらに備える、
    半導体装置の製造方法。
  8. 前記工程（ａ５）で推定した深さに基づいて、前記工程（ａ６）における犠牲酸化の条件又は、前記工程（ａ７）における前記酸化膜のエッチングの条件を調整する、
    請求項７に記載の半導体装置の製造方法。
  9. 前記工程（ａ５）で推定した深さに基づいて、後続のロットの前記ＳｉＣトランジスタ素子の製造工程において、前記工程（ａ３）における前記絶縁膜のエッチングの条件を調整する、
    請求項７又は請求項８に記載の半導体装置の製造方法。
  10. 前記少なくとも１つのＳｉＣトランジスタ素子を前記ＳｉＣウエハ上に形成する工程において、（ｂ）少なくとも１つの基準抵抗評価用素子を前記ＳｉＣウエハ上に形成する工程をさらに備え、
    前記基準抵抗評価用素子において、前記不純物領域は、平面視で２つの非被覆領域を備え、前記２つの非被覆領域の間の前記不純物領域は平面視で前記絶縁膜に覆われており、
    （ｂ１）前記工程（ａ３）の後、前記基準抵抗評価用素子の２つの前記非被覆領域のそれぞれに抵抗測定用針を接触させた状態において前記不純物領域の基準抵抗を測定する工程をさらに備え、
    前記工程（ａ５）において、前記基準抵抗を、前記ＳｉＣウエハの削れた深さがゼロにおける抵抗値として用いて、前記評価用素子において前記ＳｉＣウエハがエッチングにより削れた深さを推定する、
    請求項７から請求項９のいずれか一項に記載の半導体装置の製造方法。
  11. 前記少なくとも１つの評価用素子は複数であり、
    複数の前記評価用素子は、前記不純物領域が１つに繋がるように並べて配置されており、
    前記工程（ａ４）において、複数の前記評価用素子の直列接続された抵抗を測定する、
    請求項７から請求項１０のいずれか一項に記載の半導体装置の製造方法。
  12. 前記少なくとも１つの評価用素子は複数であり、
    複数の前記評価用素子において、前記不純物領域の導電型、前記不純物元素の種類又は前記不純物元素の添加濃度のうち少なくとも１つが互いに異なっており、
    前記工程（ａ４）において、複数の前記評価用素子のそれぞれにおいて前記抵抗を測定する、
    請求項７から請求項１０のいずれか一項に記載の半導体装置の製造方法。
  13. 前記少なくとも１つの評価用素子は複数であり、
    複数の前記評価用素子において、前記不純物領域の導電型、前記不純物元素の種類又は前記不純物元素の添加濃度のうち少なくとも１つが互いに異なっており、
    前記工程（ａ４）において、複数の前記評価用素子のそれぞれにおいて前記抵抗を測定し、
    前記少なくとも１つの基準抵抗評価用素子は複数であり、
    複数の前記基準抵抗評価用素子のそれぞれの前記不純物領域は、複数の前記評価用素子のそれぞれの前記不純物領域と同じ電気的性質を有し、
    前記工程（ｂ１）において、複数の前記基準抵抗評価用素子のそれぞれにおいて前記基準抵抗を測定する、
    請求項１０に記載の半導体装置の製造方法。
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