DE102017208223B4

DE102017208223B4 - Halbleiteranordnung und Verfahren zum Herstellen derselben

Info

Publication number: DE102017208223B4
Application number: DE102017208223.2A
Authority: DE
Inventors: Nobuaki Yamanaka; Daisuke CHIKAMORI; Toru JOKAKU
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2016-06-03
Filing date: 2017-05-16
Publication date: 2022-02-10
Anticipated expiration: 2037-05-17
Also published as: JP6541620B2; JP2017220472A; DE102017208223A1; US20170352600A1; US10074578B2

Abstract

Halbleiteranordnung, aufweisend• wenigstens ein Auswertungselement (10), das an einem Siliciumcarbid(SiC)-Wafer (40) angeordnet ist,• wobei das wenigstens eine Auswertungselement (10)• einen dotierten Bereich (11), der mit einem Dotierstoff an dem SiC-Wafer (40) dotiert ist, und• eine Isolierschicht (12), die den dotierten Bereich (11) teilweise abdeckt, aufweist,• wobei die Isolierschicht (12) eine Vielzahl von Teilisolierschichten (12a, 12b) aufweist,• wobei der dotierte Bereich (11) eine Vielzahl von Bereichen aufweist, die in einer Draufsicht durch die Vielzahl von Teilisolierschichten (12a, 12b) unterteilt sind,• wobei das wenigstens eine Auswertungselement (10) eine Vielzahl von Auswertungselementen (10C, 10D) aufweist, und• wobei die Vielzahl von Auswertungselementen (10C, 10D) sich voneinander unterscheiden in wenigstens einem aus einem Leitfähigkeitstyp des dotierten Bereichs (11), einer Art des Dotierstoffs und einer Dotierkonzentration des Dotierstoffs.

Description

Hintergrund der Erfindung
Gebiet der Erfindung
Die vorliegende Erfindung betrifft Halbleiteranordnungen und Verfahren zum Herstellen derselben, insbesondere eine Halbleiteranordnung, die einen Siliziumcarbid(SiC)-Wafer als ein Substrat aufweist, und ein Verfahren zum Herstellen derselben.
Beschreibung des Standes der Technik
Ein Beispiel für Prozessschritte zum Herstellen eines Metall-Oxid-Halbleiter-Feldeffekttransistors (MOSFET) an dem SiC-Wafer wird in der japanischen JP 2013 - 26 563 A beschrieben; das heißt ein Implantieren eines Fremdstoffs in den SiC-Wafer vor einer Ausbildung einer Zwischenschichtisolierschicht an einer Oberfläche des SiC-Wafers, dann ein Trockenätzen der Zwischenschichtisolierschicht zur teilweisen Entfernung und dann ein Herstellen einer Struktur zur Ausbildung einer Feldoxidschicht. Hierbei wird das Ätzen der Zwischenschichtisolierschicht von dem Entfernen der Oberfläche des SiC-Wafers begleitet. Hierin ist ein nicht einschränkendes Beispiel für die Zwischenschichtisolierschicht eine Tetraethylorthosilicat(TEOS)-Schicht, die durch chemische Gasphasenabscheidung (CVD) gebildet wird.
Eine Änderung der Abtragungstiefe des SiC-Wafers ändert die Dicke einer implantierten Schicht. Dies verursacht eine Schwankung einer Eigenschaft einer Schwellenspannung Vth des MOSFET.
Ein Beispiel für eine herkömmliche Technik zum Regulieren der Abtragungstiefe des SiC-Wafers ist eine Messung einer Abtragungstiefe eines Substrats unter Verwendung eines Stufenmessinstruments. Des Weiteren beschreibt die japanische JP 2014 - 116 449 A ein Beispiel eines bekannten Verfahrens zum Inkontaktbringen eines Messfühlers mit dem SiC-Wafer, um eine elektrische Eigenschaft des SiC-Wafers zu messen.
Bei dem Bestreben, die Abtragungstiefe des SiC-Wafers unter Verwendung des Stufenmessinstruments zu messen, ist es schwierig, bei der Messung eine ausreichende Genauigkeit zur Regulierung der Eigenschaft der Schwellenspannung Vth zu erreichen, da die Genauigkeit bei der Messung abnimmt, je kleiner die Abtragungstiefe ist, da die Oberfläche des Wafers direkt durch den Messfühler gescannt wird, um eine Stufe zu messen (das heißt die Abtragungstiefe). Des Weiteren beläuft sich eine mit dem Stufenmessinstrument gemessene Tiefe auf die Summe aus der Dicke der Zwischenschichtisolierschicht und der Abtragungstiefe des SiC-Wafers. Dadurch wird ein gemessener Wert nachteiliger Weise durch Schwankungen der Dicker der Zwischenschichtisolierschicht beeinflusst.
Bei dem Bestreben, die Dicke der Zwischenschichtisolierschicht allein unter Verwendung des Stufenmessinstruments zu messen, sind zusätzliche Prozessschritte erforderlich, um eine Oxidschicht um eine Struktur herum zu ätzen, die ein Ziel der Stufenmessung ist.
Aus der JP 2015 - 46 455 A ist ein Halbleiterwafer bekannt, in welchem eine Schneidlinie zum Trennen benachbarter Zweihalbleiterbauelemente vorgesehen ist. In der Schneidlinie ist ein Würfelbereich vorgesehen. Mit einem Testelement ist eine Elektrode, die aus einem Aluminiumfilm besteht, elektrisch verbunden. Die Elektrode ist so ausgebildet, dass sie über den Würfelbereich in der Würfellinie läuft. Eine Dicke des Aluminiumfilms in dem Schneidbereich ist kleiner als die eines Aluminiumfilms, der in dem Halbleiterbauelement enthalten ist.
Aus der US 2015 / 0 041 828 A1 ist eine Halbleitervorrichtung bekannt, welche umfasst: eine SiC-Schicht vom n-Typ mit einer ersten Oberfläche, einer zweiten Oberfläche und Endflächen, eine Spannungsrelaxationsschicht vom p-Typ, die in der SiC-Schicht so ausgebildet ist, dass sie ist dem Endabschnitt der ersten Oberfläche der SiC-Schicht ausgesetzt, einer Isolierschicht, die auf der SiC-Schicht ausgebildet ist, um die spannungsrelaxierende Schicht zu bedecken, und einer Anodenelektrode, die mit der ersten Oberfläche verbunden ist.
Zusammenfassung der Erfindung
Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleiteranordnung, die zum Messen einer Abtragungstiefe eines SiC-Wafers mit hoher Genauigkeit über einfache Schritte geeignet ist, und ein Verfahren zum Herstellen der Halbleiteranordnung bereitzustellen.
Die Lösung dieser Aufgabe erfolgt durch die Merkmale der unabhängigen Ansprüche. Die Unteransprüche haben vorteilhafte Ausgestaltungen der Erfindung zum Inhalt.Die Halbleiteranordnung gemäß dem Aspekt der vorliegenden Erfindung umfasst das an dem SiC-Wafer angeordnete Auswertungselement. Eine erfindungsgemäße Konfiguration erlaubt es, einen Widerstand der Auswertungselemente zu messen, und ermöglicht eine Abschätzung der Abtragungstiefe des SiC-Wafers unter Verwendung des gemessenen Widerstands.
Diese und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden deutlicher aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung im Zusammenhang mit den anliegenden Zeichnungen.
Figurenliste

1 ist eine Draufsicht eines SiC-Wafers, an dem eine Halbleiteranordnung gemäß einem nicht erfindungsgemäßen ersten Ausführungsbeispiel angeordnet ist;
2 ist eine Querschnittsdarstellung eines Auswertungselements gemäß dem ersten Ausführungsbeispiel;
3 ist eine Draufsicht des Auswertungselements gemäß dem ersten Ausführungsbeispiel;
4 ist ein Ablaufdiagramm eines erfindungsgemäßen Verfahrens zum Herstellen der Halbleiteranordnung gemäß dem ersten Ausführungsbeispiel;
5 ist eine Darstellung, die eine Beziehung zwischen einer Abtragungstiefe des SiC-Wafers und eines Widerstands für das Auswertungselement gemäß dem ersten Ausführungsbeispiel zeigt;
6 ist eine Querschnittsdarstellung eines Referenzwiderstand-Auswertungselements gemäß einem nicht erfindungsgemäßen zweiten Ausführungsbeispiel;
7 ist eine Draufsicht des Referenzwiderstand-Auswertungselements gemäß dem zweiten Ausführungsbeispiel;
8 ist eine Querschnittdarstellung eines Auswertungselements gemäß einem erfindungsgemäßen dritten bevorzugten Ausführungsbeispiel; und
9 ist eine Querschnittdarstellung eines Auswertungselements gemäß einem erfindungsgemäßen vierten bevorzugten Ausführungsbeispiel.

Beschreibung der erfindungsgemäßen und nicht erfindungsgemäßen Ausführungsbeispiele einer Halbleitervorrichtung
<Nicht erfindungsgemäßes erstes Ausführungsbeispiel>
<Aufbau>
1 ist eine Draufsicht eines SiC-Wafers, an dem eine Halbleiteranordnung gemäß einem nicht erfindungsgemäßen ersten Ausführungsbeispiel angeordnet ist. Die Halbleiteranordnung ist an einem SiC-Wafer 40 angeordnet. Der SiC-Wafer 40 umfasst eine Vielzahl von Chipausbildungsbereichen 32, die durch Würfelungslinien 31 unterteilt sind. SiC-Transistoren 30 sind auf den Chipausbildungsbereichen 32 ausgebildet. Wenigstens ein Auswertungselement 10 ist an dem SiC-Wafer 40 angeordnet. Dieses Auswertungselement 10 kann in dem Chipausbildungsbereich 32, auf der Würfelungslinie 31 oder in einem Bereich zwischen dem Chipausbildungsbereich 32 und dem Rand des SiC-Wafers 40 angeordnet sein. 1 zeigt zwei Auswertungselemente 10 zeigt, ist die Bereitstellung von wenigstens einem Auswertungselement 10 erforderlich.
Bei dem ersten Ausführungsbeispiel ist ein Beispiel für den SiC-Transistor 30 ein MOSFET. Die Beschreibung eines Aufbaus des SiC-Transistors 30 wird weggelassen.
2 ist eine Querschnittdarstellung des Auswertungselements 10 gemäß dem nicht erfindungsgemäßen ersten Ausführungsbeispiel. 3 ist eine Draufsicht des Auswertungselements 10. 2 ist die Querschnittdarstellung, genommen entlang Linie A-A aus 3. Es wird vermutet, dass das in diesen Zeichnungen gezeigte Auswertungselement 10 auf der Würfelungslinie 31 angeordnet ist.
Wie in den 2 und 3 gezeigt, umfasst das Auswertungselement 10 einen dotierten Bereich 11 und eine Isolierschicht 12. Der dotierte Bereich 11 ist an dem SiC-Wafer 40 mit einem Dotierstoff dotiert. Hierbei umfassen Beispiele für den Dotierstoff Stickstoff (N) und Phosphor (P), die negativ sind, und Aluminium (AI) und Bor (B), die positiv sind.
Wie in den 2 und 3 gezeigt, umfasst die Isolierschicht 12 eine Vielzahl von Teilisolierschichten 12a und 12b zumindest an dem dotierten Bereich 11. Dementsprechend umfasst der dotierte Bereich 11 eine Vielzahl von Bereichen (das heißt nicht abgedeckte Bereiche 11a, 11b und 11c), die in einer Draufsicht durch die Vielzahl von Teilisolierschichten 12a und 12b unterteilt sind. Hierbei sind die nicht abgedeckten Bereiche 11a, 11b und 11c Bereiche, die nicht mit der Isolierschicht 12 abgedeckt sind.
<Erfindungsgemäßes Herstellungsverfahren>
4 ist ein Ablaufdiagramm eines erfindungsgemäßen Verfahrens zum Herstellen der Halbleiteranordnung. Bei dem ersten Ausführungsbeispiel wird das Auswertungselement 10 in dem Schritt zur Ausbildung des SiC-Transistors 30 an dem SiC-Wafer 40 zeitgleich an demselben SiC-Wafer 40 ausgebildet.
Der erste Schritt (Schritt S101) ist ein Dotieren des SiC-Wafers 40 mit dem Dotierstoff, um den dotierten Bereich 11 auszubilden. Der dotierte Bereich 11 wird beispielsweise durch Ionenimplantation ausgebildet. Der spezielle Prozess zu dieser Ausbildung beginnt mit einer Ausbildung einer gewünschten Maske an dem SiC-Wafer durch einen Photolithographie-Prozess, gefolgt von einem Dotieren einer Oberfläche des SiC-Wafers mit einem Fremdstoff durch Ionenimplantation durch die Maske. Der nächste Schritt ist ein Wiederholen des Dotierschritts in Übereinstimmung mit verschiedenen Bedingungen, die üblicherweise vielfältige Bedingungen sind, umfassend einen Fremdstoff, gefolgt von einem Hochtemperaturglühen, um den Fremdstoff zu aktiven. Dies komplettiert die Ausbildung des dotierten Bereichs. Hierbei werden verschiedene Bedingungen, aufweisend eine Art, einen Leitfähigkeitstyp und eine Konzentration des zu dotierenden Dotierstoffs, durch einen Aufbau des herzustellenden SiC-Transistors 30 festgelegt.
Der nächste Schritt (Schritt S102) ist ein Ausbilden der Isolierschicht 12 über den gesamten SiC-Wafer 40, einschließlich des dotierten Bereichs 11. Ein Beispiel der Isolierschicht 12 ist eine TEOS-Schicht, die durch CVD an der Oberfläche des SiC-Wafers 40 ausgebildet wird.
Der folgende Schritt (Schritt S103) ist ein teilweises Ätzen der Isolierschicht 12 an dem dotierten Bereich 11, der das Auswertungselement 10 bildet, um die Vielzahl von Teilisolierschichten 12a und 12b auszubilden. Hierbei wird die Isolierschicht 12 auch in dem SiC-Transistor 30 teilweise geätzt, um eine gewünschte Struktur auszubilden.
Der Schritt S103 umfasst: Aufbringen eines Photolacks auf die Isolierschicht 12, beispielsweise während der SiC-Wafer 40 gedreht wird; Belichten des Photolacks durch eine Photomaske, an der eine vorgegebenen Struktur vorhanden ist, um lichtempfindlich zu sein; Auflösen eines empfindlich gemachten Abschnitts des Photolacks (für einen positiven Photolack); und Trockenätzen der Isolierschicht 12 durch eine Photolackstruktur. Wenn die Isolierschicht 12 dem Trockenätzen unterworfen wird, wird auch eine Oberfläche des dotierten Bereichs 11 unter der Isolierschicht 12 um eine in 2 angedeutete Tiefe D als ein Ergebnis des Trockenätzens entfernt.
Das Auswertungselement 10 wird durch die vorgenannten Schritte S101 bis S103 ausgebildet. Wie in den 2 und 3 gezeigt, umfasst der dotierte Bereich 11 des Auswertungselements 10 die Vielzahl von nicht abgedeckten Bereichen 11a, 11 b und 11c, die in einer Draufsicht durch die Vielzahl von Teilisolierschichten 12a und 12b unterteilt sind.
Der nächste Schritt (S104) ist ein Messen eines Widerstands R des dotierten Bereichs 11 durch Inkontaktbringen der beiden Bereiche 11a und 11c der Vielzahl von nicht abgedeckten Bereichen, die einen Bereich 11b der Vielzahl von nicht abgedeckten Bereichen an dem Auswertungselement 10 zwischen sich aufnehmen, mit Widerstandsmessnadeln 51 und 52, wie in 2 gezeigt.
Zu dieser Zeit wird für den SiC-Wafer 40 eine Widerstandsmessnadel in Kontakt mit einem dotierten Bereich (Substrat) gebracht, ohne eine Elektrode, die einen Aluminiumdraht umfasst, der nicht ausgebildet ist. Dies ermöglicht eine Messung eines Widerstands des dotierten Bereichs. Dadurch ermöglicht das erste bevorzugte Ausführungsbeispiel die Messung des Widerstands R direkt nach dem Ätzschritt (das heißt Schritt S103).
Obwohl 2 die Messung des Widerstands R unter Verwendung von zwei Widerstandsmessnadeln 51 und 52 zeigt, kann der Widerstand R beispielsweise durch ein vierpoliges Messverfahren unter Verwendung von vier Widerstandsmessnadeln gemessen werden.
Der nächste Schritt (Schritt S105) ist ein Abschätzen der Tiefe D der Abtragung des SiC-Wafers 40 als ein Ergebnis des Ätzens unter Verwendung des in dem Schritt S104 gemessenen Widerstands R. 5 ist ein Diagramm, das eine Beziehung zwischen der Abtragungstiefe des SiC-Wafers 40 und dem Widerstand R für das Auswertungselement 10 zeigt. 5 zeigt eine Beziehung zwischen der Tiefe des SiC-Wafers 40 und einer Fremdstoffkonzentration. Wie in 5 gezeigt, hängt der Widerstand R von der Tiefe D der Abtragung des SiC-Wafers 40 ab, da eine Änderung der Tiefe D der Abtragung des SiC-Wafers 40 die Dicke des dotierten Bereichs 11, der einen geringen Widerstand aufweist, ändert.
Wie in 5 gezeigt, wird eine Kennlinie, die die Beziehung zwischen der Tiefe D der Abtragung des SiC-Substrats 40 und dem Widerstand R anzeigt (nachfolgend als eine D-R-Linie bezeichnet) durch ein Experiment oder eine Simulation vorab erhalten. Das Bezugnehmen auf die D-R-Linie ermöglicht eine Abschätzung der Tiefe D der Abtragung des SiC-Wafers aus dem gemessenen Widerstand R.
Der nächste Schritt (S106) ist eine Durchführung einer opfernden Oxidierung des SiC-Wafers 40. Zu dieser Zeit wird eine Heizzeit der opfernden Oxidierung in Übereinstimmung mit der im Schritt S105 abgeschätzten Tiefe D eingestellt. Mit anderen Worten wird, wenn die in dem Schritt S105 abgeschätzte Tiefe D klein ist, die Heizzeit länger festgelegt, so dass eine durch die opfernde Oxidierung ausgebildete Oxidschicht eine größere Dicke aufweist. Auf der anderen Seite wird, wenn die in dem Schritt S105 abgeschätzte Tiefe D groß ist, die Heizzeit kürzer festgelegt, so dass die durch die opfernde Oxidierung ausgebildete Oxidschicht eine geringere Dicke aufweist.
Der nächste Schritt (S107) ist ein Ätzen der aus der opfernden Oxidierung resultierenden Oxidschicht zum Entfernen. Das Ätzen wird durch Nassätzen durchgeführt. Zu dieser Zeit wird eine Zeit für das Nassätzen in Übereinstimmung mit der Heizzeit aus dem Schritt S106 eingestellt, das heißt in Übereinstimmung mit der Dicke der opfernd oxidierten Schicht. Fehler an der Oberfläche des SiC-Wafers werden durch den opfernden Oxidierschritt (Schritt S106) und den Oxidfilm-Ätzschritt (Schritt S107) entfernt.
Dann werden Schritte zur Ausbildung des SiC-Transistors 30 ununterbrochen durchgeführt, um die Ausbildung des SiC-Transistors 30 an dem SiC-Wafer 40 abzuschließen (Schritt S108). Ein Beispiel für wesentliche aufeinanderfolgende Schritte zur Ausbildung des SiC-Transistors sind ein Ausbilden einer Gate-Oxidschicht durch thermische Oxidierung nach der vorhergehenden Ätzung der Oxidschicht (Schritt S107), gefolgt von einem Ausbilden einer Gate-Elektrode, die aus Polysilizium hergestellt wird, an der Gate-Oxidschicht. Nach der Ausbildung der Gate-Elektrode ist der nächste Schritt ein Bereitstellen der TEOS-Schicht, die durch CVD als eine Zwischenschichtisolierschicht ausgebildet wird, gefolgt von einem Ausbilden eines Kontaktlochs in einem Elektrodenabschnitt der TEOS-Schicht, gefolgt von einem Ausbilden eines Drahts, der aus einem Metall, wie beispielsweise Aluminium, durch Sputtern hergestellt wird. Der nächste Schritt ist dann ein Ausbilden einer Schutzschicht an einer Vorderseite der TEOS-Schicht und einer Elektrode an einer Rückseite der TEOS-Schicht. Diese Schritte schließen die Ausbildung des SiC-Transistors 30 an dem SiC-Wafer 40 ab. Dann wird der SiC-Wafer 40 entlang der Würfelungslinien 31 in die einzelnen SiC-Transistoren 30, die nun von dem Wafer getrennt sind, zerschnitten.
Eine Abtragungstiefe des SiC-Wafers 40 nach dem Abschluss des Schritts S107 beläuft sich auf die Summe aus der Tiefe D der Abtragung als ein Ergebnis der Ätzung in Schritt S103 und der Abtragungstiefe als ein Ergebnis der Ätzung in dem Schritt S107. Dementsprechend wird bei dem ersten bevorzugten Ausführungsbeispiel die Tiefe D unter Verwendung des Widerstands R des Auswertungselements 10 nach der Ätzung in dem Schritt S103 abgeschätzt. Zudem wird eine Bedingung der opfernden Oxidierung oder eine Bedingung der Ätzung der Oxidschicht in einem nachfolgenden Schritt in Übereinstimmung mit der abgeschätzten Tiefe D eingestellt. Eine solche Einstellung ermöglicht es, dass sich die Abtragungstiefe des SiC-Wafers 40 nach dem Abschluss des Schritts S107 genau einer gewünschten Tiefe annähert.
Eine Bedingung für den Ätzschritt (Schritt S103) kann in dem Schritt der Herstellung einer Halbleiteranordnung in einer nachfolgenden Fertigung in Übereinstimmung mit der in dem Schritt S105 abgeschätzten Tiefe D eingestellt werden. Mit anderen Worten wird, wenn die in dem Schritt S105 abgeschätzte Tiefe D in einer vorhergehenden Fertigung größer als eine vorgegebene Tiefe ist, eine Bearbeitungszeit in dem Ätzschritt (Schritt S103) in der nachfolgenden Fertigung kürzer festgelegt. Auf der anderen Seite wird, wenn die in dem Schritt S105 abgeschätzte Tiefe D in der vorhergehenden Fertigung geringer als eine vorgegebene Tiefe ist, die Bearbeitungszeit in dem Ätzschritt (Schritt S103) in der nachfolgenden Fertigung länger festgelegt. Eine solche Einstellung reduziert oder eliminiert eine Differenz zwischen der Tiefe D der Abtragung des SiC-Wafers 40 in der nachfolgenden Fertigung und der Tiefe D der Abtragung des SiC-Wafers 40 in der vorhergehenden Fertigung.
<Effekt>
Die Halbleiteranordnung gemäß dem nicht erfindungsgemäßen ersten Ausführungsbeispiel umfasst wenigstens ein Auswertungselement 10, das an dem SiC-Wafer 40 angeordnet ist. Das wenigstens eine Auswertungselement 10 umfasst den dotierten Bereich 11, der an dem SiC-Substrat 40 mit dem Dotierstoff dotiert ist, und die Isolierschicht 12, die den dotierten Bereich 11 teilweise abdeckt. Die Isolierschicht 12 umfasst die Vielzahl von Teilisolierschichten 12a und 12b. Der dotierte Bereich 11 umfasst die Vielzahl von Bereichen (das heißt nicht abgedeckte Bereiche 11a, 11b und 11c), die durch die Vielzahl von Teilisolierschichten 12a und 12b in einer Draufsicht unterteilt sind.
Dementsprechend ermöglicht die Ausbildung des Auswertungselements 10 an dem SiC-Wafer 40 die Messung des Widerstands R des Auswertungselements 10 und die Abschätzung der Tiefe D der Abtragung des SiC-Wafers 40 unter Verwendung des Widerstands R.
Bei der Halbleiteranordnung gemäß dem ersten Ausführungsbeispiel wird die Isolierschicht 12 durch teilweises Ätzen einer durchgehenden Isolierschicht ausgebildet. Somit hat die Isolierschicht 12 eine überall an dem SiC-Wafer 40 annähernd einheitliche Dicke.
Das Verfahren zum erfindungsgemäßen Herstellen der Halbleiteranordnung gemäß dem ersten Ausführungsbeispiel umfasst das Ausbilden des wenigstens einen SiC-Transistors 30 an dem SiC-Wafer 40. Das Ausbilden des wenigstens einen SiC-Transistors umfasst (a) ein Ausbilden des wenigstens einen Auswertungselements 10 an dem SiC-Wafer 40. Der Schritt (a) umfasst: (a1) Dotieren des SiC-Wafers 40 mit dem Dotierstoff zur Ausbildung des dotierten Bereichs 11; (a2) Ausbilden der Isolierschicht 12 über dem dotierten Bereich 11; und (a3) teilweises Ätzen der Isolierschicht 12 zur Ausbildung der Vielzahl von Teilisolierschichten 12a und 12b. Bei dem Auswertungselement 10 umfasst der dotierte Bereich 11 die Vielzahl von nicht abgedeckten Bereichen 11a, 11b und 11c, die in einer Draufsicht durch die Vielzahl von Teilisolierschichten 12a und 12b unterteilt sind. Der Schritt (a) umfasst zudem: (a4) nach dem Schritt (a3), Messen des Widerstands R des dotierten Bereichs 11 durch Inkontaktbringen der Vielzahl von nicht abgedeckten Bereichen 11a und 11c, die den einen Bereich 11d der Vielzahl von nicht abgedeckten Bereichen zwischen sich aufnehmen, jeweils mit den Widerstandsmessnadeln 51 und 52; (a5) Abschätzen der Abtragungstiefe des SiC-Wafers 40 als ein Ergebnis der Ätzung unter Verwendung des in Schritt (a4) gemessenen Widerstands; (a6) nach dem Schritt (a5), Durchführen einer opfernden Oxidierung des SiC-Wafers 40; und (a7) Ätzen der Oxidschicht, die als ein Ergebnis der opfernden Oxidierung in dem Schritt (a6) ausgebildet wird, zur Entfernung.
Bei der erfindungsgemäßen Herstellung wird die Tiefe D der Abtragung des SiC-Wafers 40 unter Verwendung des Widerstands des Auswertungselements 10 abgeschätzt. Eine solche Konfiguration ermöglicht es, dass die Tiefe D ohne einen Einfluss durch die Dicke der Isolierschicht 12 erhalten wird. Dies ermöglicht es, dass die Tiefe D der Abtragung des SiC-Wafers 40 mit hoher Genauigkeit und ohne Einfluss durch eine Dickenschwankung der Isolierschicht 12 erhalten wird, im Vergleich zur Messung mittels eines Stufenmessinstruments, bei der ein gemessener Wert durch die Dickenschwankung der Isolierschicht 12 beeinflusst wird.
Bei der erfindungsgemäßen Herstellung wird das Auswertungselement 10 ohne einen weiteren Ausbildungsschritt zusätzlich zu dem Schritt der Ausbildung des SiC-Transistors 30 ausgebildet.
Bei der erfindungsgemäßen Herstellung wird der Widerstand R des Auswertungselements 10 früh nach dem Abschluss des Ätzschritts (das heißt Schritt (a3)) gemessen. Dies ermöglicht die Einstellung einer Bearbeitungsbedingung in den nachfolgenden Schritten in Übereinstimmung mit der aus dem Widerstand D abgeschätzten Tiefe D der Abtragung des SiC-Wafers 40.
Insbesondere umfasst das erfindungsgemäße Verfahren zum Herstellen der Halbleiteranordnung gemäß dem ersten Ausführungsbeispiel das Einstellen einer Bedingung der opfernden Oxidierung in dem Schritt (a6) oder einer Bedingung der Ätzung der Oxidschicht in dem Schritt (a7) in Übereinstimmung mit der in dem Schritt (a5) abgeschätzten Tiefe D.
Diese Einstellung ermöglicht es, dass eine finale Abtragungstiefe des SiC-Wafers 40 einen gewünschten Wert mit hoher Genauigkeit erreicht. Dies ermöglicht es, dass eine elektrische Eigenschaft des SiC-Transistors 30 einen Bemessungswert sehr genau erreicht.
Das erfindungsgemäße Verfahren zum Herstellen der Halbleiteranordnung gemäß dem ersten Ausführungsbeispiel umfasst zudem das Einstellen einer Bedingung der Ätzung der Isolierschicht 12 in dem Schritt (a3) bei der Ausbildung des SiC-Transistors 30 in der nachfolgenden Fertigung in Übereinstimmung mit der in dem Schritt (a5) gemessenen Tiefe D.
Eine solche Einstellung reduziert oder eliminiert die Differenz zwischen den Fertigungen bezüglich der Tiefe D der Abtragung des SiC-Wafers 40. Dies reduziert oder eliminiert eine Differenz zwischen den Fertigungen bezüglich der elektrischen Eigenschaft des SiC-Transistors 30.
<Nicht erfindungsgemäßes zweites Ausführungsbeispiel>
<Aufbau>
6 ist eine Querschnittdarstellung des Referenzwiderstand-Auswertungselements 20 gemäß einem nicht erfindungsgemäßen zweiten Ausführungsbeispiel. 7 ist eine Draufsicht des Referenzwiderstand-Auswertungselements 20. 6 ist eine Querschnittdarstellung, genommen entlang Linie B-B aus 7.
Die Halbleiteranordnung gemäß dem zweiten Ausführungsbeispiel umfasst zudem wenigstens ein Referenzwiderstand-Auswertungselement 20. Das Referenzwiderstand-Auswertungselement 20 ist an demselben SiC-Wafer 40 angeordnet, an dem das Auswertungselement 10 angeordnet ist, wo das Referenzwiderstand-Auswertungselement 20 in den Chipausbildungsbereichen 32, auf den Würfelungslinien 31 und in einem Bereich zwischen den Chipausbildungsbereichen 32 und dem Rand des SiC-Wafers 40 angeordnet ist.
Das Referenzwiderstand-Auswertungselement 20 umfasst den dotierten Bereich 11 und die Isolierschicht 12, die den dotierten Bereich 11 teilweise abdeckt. Der dotierte Bereich 11 umfasst zwei Bereiche (das heißt nicht abgedeckte Bereiche 11a und 11c), die in einer Draufsicht durch die Isolierschicht 12 unterteilt sind. Hierbei sind die nicht abgedeckten Bereiche 11a und 11c Bereiche, die nicht mit der Isolierschicht 12 abgedeckt sind. Mit anderen Worten ist der dotierte Bereich 11 zwischen den nicht dotierten Bereichen 11a und 11c in einer Draufsicht mit der Isolierschicht 12 abgedeckt.
<Erfindungsgemäßes Herstellungsverfahren>
Das erfindungsgemäße Verfahren zum Herstellen der Halbleiteranordnung gemäß dem nicht erfindungsgemäßen zweiten Ausführungsbeispiel umfasst das Ausbilden des Referenzwiderstand-Auswertungselements 20 an dem SiC-Wafer 40 zeitgleich mit dem Auswertungselement 10 in den Schritten S101 bis S103 aus 4. Als nächstes umfasst der Schritt S104 aus 4 ein Messen eines Referenzwiderstands R₀ des Referenzwiderstand-Auswertungselements 20 zusätzlich zu der Messung des Widerstands R des Auswertungselements 10. Wie in 6 gezeigt, umfasst das Verfahren insbesondere ein Messen eines Widerstands R₀ des dotierten Bereichs 11 (nachfolgend als ein Referenzwiderstand R₀ bezeichnet) durch Inkontaktbringen der beiden nicht abgedeckten Bereiche 11a und 11c jeweils mit den Widerstandsmessnadeln 51 und 52 bei dem Referenzwiderstand-Auswertungselement 20.
Obwohl 6 die Messung des Referenzwiderstands R₀ unter Verwendung der beiden Widerstandsmessnadeln 51 und 52 zeigt, kann die Messung des Referenzwiderstands R₀ durch ein vierpoliges Messverfahren beispielsweise unter Verwendung von vier Widerstandsmessnadeln durchgeführt werden.
Als nächstes umfasst der Schritt S105 das Abschätzen der Tiefe D der Abtragung des SiC-Wafers 40 als ein Ergebnis der Ätzung unter Verwendung des Widerstands R des Auswertungselements 10 und des Referenzwiderstands R₀ des Referenzwiderstand-Auswertungselements 20.
Bei der erfindungsgemäßen Herstellung wird der Referenzwiderstand R₀ als ein Widerstandswert betrachtet, der bei der Tiefe D der Abtragung des SiC-Wafers 40 null ist, und die D-R-Linie aus 5 wird durch den Referenzwiderstand R₀ relativiert. Mit anderen Worten wird der Widerstand R auf einer vertikalen Achse der D-R-Linie aus 5 durch R/R₀ ersetzt. Dann wird die Tiefe D bei einem Wert, bei dem ein tatsächlich gemessener Widerstand R durch den Referenzwiderstand R₀ relativiert ist (das heißt R/R₀), abgelesen. Dementsprechend wird die Tiefe D als eine Abtragungstiefe des SiC-Wafers 40 abgeschätzt.
Es existiert ein Unterschied zwischen einer experimentellen Bedingung (Messbedingung) für eine tatsächliche elektrische Eigenschaft des SiC-Wafers 40 und einer experimentellen Bedingung (Messbedingung) für die D-R-Linie aufgrund einer Schwankung, wie beispielsweise einer Schwankung des Widerstandswerts, die durch die Qualität des SiC-Wafers 40 selbst verursacht ist, oder einer Temperaturschwankung in einem Glühprozess zur Aktivierung eines dotierten Fremdstoffs. Jedoch wird bei dem zweiten bevorzugten Ausführungsbeispiel sowohl der tatsächlich gemessene Widerstand R als auch die D-R-Linie durch den Referenzwiderstand R₀ relativiert. Dies reduziert oder eliminiert den Einfluss des Unterschieds zwischen beiden Messbedingungen.
Die nachfolgenden Schritte (Schritte S106 bis S108 aus 4) sind dieselben wie diejenigen des ersten Ausführungsbeispiels. Daher wird die Beschreibung dieser Schritte weggelassen.
<Effekt>
Die Halbleiteranordnung gemäß dem nicht erfindungsgemäßen zweiten Ausführungsbeispiel umfasst zudem das wenigstens eine Referenzwiderstand-Auswertungselement 20, das an demselben SiC-Wafer 40 angeordnet ist, an dem das Auswertungselement 10 angeordnet ist. Das Referenzwiderstand-Auswertungselement 20 umfasst den dotierten Bereich 11, der an dem SiC-Wafer 40 mit dem Dotierstoff dotiert ist, und die Isolierschicht 12, die den dotierten Bereich 11 teilweise abdeckt. Der dotierte Bereich 11 umfasst die beiden nicht abgedeckten Bereiche 11a und 11c, die in einer Draufsicht durch die Isolierschicht 12 unterteilt sind.
Dementsprechend ermöglicht die zusätzliche Anordnung des Referenzwiderstand-Auswertungselements 20 an dem SiC-Wafer 40 zusätzlich zu dem Auswertungselement 10 die Messung eines Widerstands des noch zu entfernenden SiC-Wafers 40.
Das erfindungsgemäße Verfahren zum Herstellen der Halbleiteranordnung gemäß dem zweiten Ausführungsbeispiel umfasst das Ausbilden des wenigstens einen SiC-Transistors 30 an dem SiC-Wafer 40. Das Ausbilden des wenigstens einen SiC-Transistors 30 umfasst (b) ein weiteres Ausbilden des wenigstens einen Referenzwiderstand-Auswertungselements 20 an dem SiC-Wafer 40 separat von der Ausbildung des Auswertungselements 10. Bei dem Referenzwiderstand-Auswertungselement 20 umfasst der dotierte Bereich 11 in einer Draufsicht die beiden nicht abgedeckten Bereiche 11a und 11c. Der dotierte Bereich 11 zwischen den beiden nicht abgedeckten Bereichen 11a und 11c ist in einer Draufsicht mit der Isolierschicht 12 abgedeckt. Der Schritt (b) umfasst des Weiteren (b1), nach dem Schritt (a3), ein Messen des Referenzwiderstands R₀ des dotierten Bereichs 11 durch Inkontaktbringen der beiden nicht abgedeckten Bereiche 11a und 11c des Referenzwiderstand-Auswertungselements 20 jeweils mit den Widerstandsmessnadeln 51 und 52. Der Schritt (a5) umfasst das Messen der Tiefe D der Abtragung des SiC-Wafers 40 als ein Ergebnis der Ätzung an dem Auswertungselement 10 unter Verwendung des Referenzwiderstands R₀ als den Widerstandswert, der bei der Abtragungstiefe des SiC-Wafers 40 null ist.
Das Messen des Referenzwiderstands R₀ an dem Referenzwiderstand-Auswertungselement 20 und die Verwendung eines gemessenen Werts als den Widerstandswert, der bei der Abtragungstiefe des SiC-Wafers 40 null ist, ermöglichen die Relativierung des Widerstands R durch den Referenzwiderstand R₀. Diese Relativierung reduziert oder eliminiert den Einfluss der Schwankung, wie beispielsweise die Widerstandswertschwankung, die durch die Qualität des SiC-Wafers 40 selbst verursacht wird, oder die Temperaturschwankung in dem Glühprozess zur Aktivierung des dotierten Fremdstoffs auf Basis eines abgeschätzten Werts der Tiefe D der Abtragung des SiC-Wafers 40. Dies ermöglicht eine genauere Abschätzung der Tiefe D der Abtragung des SiC-Wafers 40.
<Erfindungsgemäßes drittes bevorzugtes Ausführungsbeispiel>
8 ist eine Querschnittdarstellung des Auswertungselements gemäß einem erfindungsgemäßen dritten bevorzugten Ausführungsbeispiel. Wie in 8 gezeigt, umfasst der SiC-Wafer 40 bei dem dritten bevorzugten Ausführungsbeispiel zwei Auswertungselemente 10a und 10b. Diese beiden Auswertungselemente 10a und 10b sind nebeneinander angeordnet, so dass der dotierte Bereich durchgehend ist; das heißt, die beiden Auswertungselemente 10A und 10B sind angeordnet, so dass die Widerstände R in Reihe geschaltet sind.
Bei dem dritten bevorzugten Ausführungsbeispiel umfasst der Schritt S104 aus 4 das Messen des Reihenwiderstands. Mit anderen Worten umfasst der Schritt S104 das Messen des Reihenwiderstands durch Inkontaktbringen, wie in 8 gezeigt, des nicht abgedeckten Bereichs 11a des Auswertungselements 10A und des nicht abgedeckten Bereichs 11c des Auswertungselements 10B jeweils mit den Widerstandsmessnadeln 51 und 52. Dann wird ein gemessener Widerstand durch zwei geteilt, um den Widerstand R pro Auswertungselement 10 zu berechnen.
Obwohl die beiden Auswertungselemente 10A und 10B bei dem dritten bevorzugten Ausführungsbeispiel in Reihe geschaltet sind, können mehr als zwei Auswertungselemente in Reihe geschaltet sein. Die Reihenschaltung von mehreren Auswertungselementen ermöglicht eine genauere Messung des Widerstands R pro Auswertungselement.
Die nachfolgenden Schritte (Schritte S105 bis S108 aus 4) sind dieselben wie diejenigen des ersten Ausführungsbeispiels. Daher wird die Beschreibung dieser Schritte weggelassen.
Obwohl bei dem dritten bevorzugten Ausführungsbeispiel die Vielzahl von Auswertungselementen 10A und 10B in Reihe geschaltet ist, kann eine Vielzahl von Referenzwiderstand-Auswertungselementen 20 in Reihe geschaltet sein. Dann wird der Referenzwiderstand R₀ pro Referenzwiderstand-Auswertungselement auf dieselbe Weise wie der Widerstand R pro Auswertungselement gemessen. Dies ermöglicht eine genauere Messung des Referenzwiderstands Ro.
<Effekt>
Bei der Halbleiteranordnung gemäß dem dritten bevorzugten Ausführungsbeispiel umfasst das wenigstens eine Auswertungselement 10 eine Vielzahl von Auswertungselementen, und die Vielzahl von Auswertungselementen 10A und 10B sind nebeneinander angeordnet, so dass der dotierte Bereich 11 durchgehend ist.
Dementsprechend ermöglicht die Anordnung der Vielzahl von Auswertungselementen 10A und 10B nebeneinander, so dass der dotierte Bereich 11 durchgehend ist, die Messung des Reihenwiderstands der Vielzahl von Auswertungselementen 10A und 10B.
Bei dem erfindungsgemäßen Verfahren zum Herstellen der Halbleiteranordnung gemäß dem dritten bevorzugten Ausführungsbeispiel umfasst das wenigstens eine Auswertungselement 10 eine Vielzahl von Auswertungselementen. Zudem sind die Vielzahl von Auswertungselementen 10A und 10B nebeneinander angeordnet, so dass der dotierte Bereich 11 durchgehend ist. Des Weiteren umfasst der Schritt (a4) das Messen des Reihenwiderstands der Vielzahl von Auswertungselementen 10A und 10B.
Bei dem dritten bevorzugten Ausführungsbeispiel werden die Vielzahl von Auswertungselementen 10A und 10B bereitgestellt, um den Reihenwiderstand einzuführen, und der Reihenwiderstand wird gemessen. Eine solche Konfiguration ermöglicht die Messung des Widerstands pro Auswertungselement mit höherer Genauigkeit. Folglich wird die Tiefe D der Abtragung des SiC-Wafers 40 mit höherer Genauigkeit gemessen.
<Erfindungsgemäßes viertes bevorzugtes Ausführungsbeispiel>
9 ist eine Querschnittdarstellung des Auswertungselements gemäß einem erfindungsgemäßen vierten bevorzugten Ausführungsbeispiel. Wie in 9 gezeigt, umfasst der SiC-Wafer 40 bei dem vierten bevorzugten Ausführungsbeispiel zwei Auswertungselemente 10C und 10D. Ein dotierter Bereich 111 des Auswertungselements 10C ist ein P⁺-Bereich, der mit einem Fremdstoff mit positiver Leitfähigkeit (z.B. Aluminium) an dem SiC-Wafer 40 dotiert ist. Des Weiteren ist ein dotierter Bereich 112 des Auswertungselements 10D ein N⁺ Bereich, der mit einem Fremdstoff mit negativer Leitfähigkeit (z.B. Stickstoff) an dem SiC-Wafer 40 dotiert ist. Der dotierte Bereich 111 und der dotierte Bereich 112 haben verschiedene Fremdstoffkonzentrationen.
Bei dem erfindungsgemäßen Verfahren zum Herstellen der Halbleiteranordnung gemäß dem vierten bevorzugten Ausführungsbeispiel werden das Auswertungselement 10C und das Auswertungselement 10D durch die Schritte S101 bis S103 aus 4 ausgebildet. Als nächstes umfasst der Schritt S104 aus 4 ein Messen eines Widerstands R1 des Auswertungselements 10C und eines Widerstands R2 des Auswertungselements 10D. Ein Verfahren zum Messen der Widerstände R1 und R2 ist dasselbe wie dasjenige des ersten Ausführungsbeispiels.
Als nächstes umfasst der Schritt S105 aus 4 ein Abschätzen einer Tiefe D1 der Abtragung des SiC-Wafers 40 unter Verwendung des gemessenen Widerstands R1. Der Schritt S105 umfasst zudem ein Abschätzen einer Tiefe D2 der Abtragung des SiC-Wafers 40 unter Verwendung des gemessenen Widerstands R2. Dann umfasst der Schritt S105 das Bilden des Mittelwerts aus der Tiefe D1 und der Tiefe D2, um hierdurch die Tiefe D der Abtragung des SiC-Wafers 40 zu ermitteln.
Die nachfolgenden Prozessschritte (S106 bis S108 aus 4) sind dieselben wie diejenigen des ersten Ausführungsbeispiels. Daher wird die Beschreibung dieser Schritte weggelassen.
Bei dem vierten bevorzugten Ausführungsbeispiel werden die zwei Auswertungselemente 10C und 10D ausgebildet, die sich in einem Zustand des dotierten Bereichs (das heißt wenigstens einem aus einem Leitfähigkeitstyp des dotierten Bereichs, einer Art des Dotierstoffs und einer Dotierkonzentration des Dotierstoffs) voneinander unterscheiden. Eine Anzahl n von Auswertungselementen kann ausgebildet sein, die sich in dem Zustand des dotierten Bereichs voneinander unterscheiden. Hierbei ist „n“ eine ganze Zahl gleich oder größer als zwei. In diesem Fall werden die Tiefen D1, D2, ... und Dn für jedes Auswertungselement separat abgeschätzt, und dann wird der Mittelwert aus überbleibenden Tiefen, ausgenommen beispielsweise einer maximalen Tiefe und einer minimalen Tiefe, gebildet, um die Tiefe D der Abtragung des SiC-Wafers 40 zu ermitteln.
Ein Beispiel von Bereichen, deren Zustände der dotierten Bereiche unterschiedlich sind, umfassen einen Schutzring(GR)-Bereich, einen N-Quellbereich, einen P-Quellbereich, einen Source-Bereich und einen P⁺-Diffusionsbereich in dem SiC-Transistor 30.
Irgendwelche verschiedene Zustände des dotierten Bereichs können eine Schwankung des abgeschätzten Werts der Tiefe D der Abtragung des SiC-Wafers 40 verursachen. Das vierte bevorzugte Ausführungsbeispiel reduziert oder eliminiert den Einfluss solcher verschiedenen Zustände des dotierten Bereichs auf die Abschätzung der Tiefe D der Abtragung des SiC-Wafers 40.
Bei dem vierten bevorzugten Ausführungsbeispiel kann das Referenzwiderstand-Auswertungselement 20 ausgebildet werden, das den dotierten Bereich 111 umfasst, dessen Zustand derselbe ist wie derjenige des Auswertungselements 10C. Des Weiteren kann das Referenzwiderstand-Auswertungselement 20 ausgebildet werden, das den dotierten Bereich 112 umfasst, dessen Zustand derselbe ist wie derjenige des Auswertungselements 10D. Hierbei bedeutet derselbe Zustand des dotierten Bereichs dieselbe elektrische Eigenschaft des dotierten Bereichs. Folglich wird jeder der Widerstände R1 und R2 der jeweiligen Auswertungselemente 10A und 10B durch den Referenzwiderstand R₀ relativiert, wie bei dem zweiten bevorzugten Ausführungsbeispiel beschrieben. Dies ermöglicht eine genauere Abschätzung der Tiefen D1 und D2.
<Effekt>
Bei der Halbleiteranordnung gemäß dem vierten bevorzugten Ausführungsbeispiel umfasst das wenigstens eine Auswertungselement 10 eine Vielzahl von Auswertungselementen. Zudem unterscheiden sich die Vielzahl von Auswertungselementen 10C und 10D voneinander in wenigstens einem aus dem Leitfähigkeitstyp des dotierten Bereichs 11 (das heißt der dotierten Bereiche 111 und 112), der Art des Dotierstoffs und der Dotierkonzentration des Dotierstoff.
Dementsprechend ermöglicht die Ausbildung der Vielzahl der Auswertungselemente 10C und 10D, deren Zustände des dotierten Bereichs 11 verschieden voneinander sind, dass die Tiefe D der Abtragung des SiC-Wafers 40 aus der Vielzahl von Auswertungselementen 10C und 10D abgeschätzt wird, deren Zustände des dotierten Bereichs 11 verschieden voneinander sind.
Bei der Halbleiteranordnung gemäß dem vierten bevorzugten Ausführungsbeispiel umfasst das wenigstens eine Auswertungselement 10 eine Vielzahl von Auswertungselementen. Des Weiteren sind die Vielzahl von Auswertungselementen 10C und 10D verschieden voneinander in wenigstens einem aus dem Leitfähigkeitstyp des dotierten Bereichs 11 (das heißt der dotierten Bereiche 111 und 112), der Art des Dotierstoffs und der Dotierkonzentration des Dotierstoffs. Das wenigstens eine Referenzwiderstand-Auswertungselement 20 umfasst eine Vielzahl von Referenzwiderstand-Auswertungselementen. Der dotierte Bereich 11 von jedem der Vielzahl der Referenzwiderstand-Auswertungselemente 20 hat eine elektrische Eigenschaft, die identisch zu einer elektrischen Eigenschaft des dotierten Bereichs 11 von jedem der Vielzahl der Auswertungselemente 10C und 10D ist.
Dementsprechend sind das Auswertungselement 10 und das Referenzwiderstand-Auswertungselement 20 in einem Paar in dem dotierten Bereich 11 mit derselben elektrischen Eigenschaft ausgebildet. Dies ermöglicht es, dass der Widerstand R, der an dem Auswertungselement 10 gemessen wird, durch den Referenzwiderstand Ro, der an dem Referenzwiderstand-Auswertungselement 20 gemessen wird, relativiert wird.
Bei dem erfindungsgemäßen Verfahren zum Herstellen der Halbleiteranordnung gemäß dem vierten bevorzugten Ausführungsbeispiel umfasst das wenigstens eine Auswertungselement 10 eine Vielzahl von Auswertungselementen. Zudem sind die Auswertungselemente 10C und 10D verschieden voneinander in wenigstens einem aus dem Leitfähigkeitstyp des dotierten Bereichs 11 (das heißt der dotierten Bereichen 111 und 112), der Art des Dotierstoffs und der Dotierkonzentration des Dotierstoffs. Des Weiteren umfasst der Schritt (a4) das Messen der Widerstände R1 und R2 an den jeweiligen Auswertungselementen 10C und 10D.
Bei dem vierten bevorzugten Ausführungsbeispiel werden die Widerstände R1 und R2 an der jeweiligen Vielzahl von Auswertungselementen 10C und 10D gemessen, deren Zustände des dotierten Bereichs sich voneinander unterscheiden, und die Tiefen D1 und D2 der Abtragung des SiC-Wafers 40 werden unter Verwendung der jeweiligen gemessenen Widerstände abgeschätzt. Dann wird der Mittelwert der Tiefen D1 und D2 genommen, um somit beispielsweise den Einfluss des Unterschieds zwischen den Zuständen des dotierten Bereichs auf die Tiefe D des SiC-Wafers 40 zu reduzieren oder zu eliminieren. Dies ermöglicht eine genauere Abschätzung der Tiefe D der Abtragung des SiC-Wafers 40.
Bei dem Verfahren zum Herstellen der Halbleiteranordnung gemäß dem vierten bevorzugten Ausführungsbeispiel umfasst das wenigstens eine Auswertungselement 10 eine Vielzahl von Auswertungselementen. Die Vielzahl von Auswertungselementen 10C und 10D unterscheiden sich voneinander in wenigstens einem aus dem Leitfähigkeitstyp des dotierten Bereichs 11 (das heißt der dotierten Bereiche 111 und 112), der Art des Dotierstoffs und der Dotierkonzentration des Dotierstoffs. Zudem umfasst der Schritt (a4) das Messen der Widerstände R1 und R2 an der jeweiligen Vielzahl der Auswertungselemente 10C und 10D. Des Weiteren umfasst das wenigstens eine Referenzwiderstand-Auswertungselement 20 eine Vielzahl von Referenzwiderstand-Auswertungselementen. Zudem hat der dotierte Bereich von jedem der Vielzahl von Referenzwiderstand-Auswertungselementen 20 die elektrische Eigenschaft, die identisch ist zu der elektrischen Eigenschaft des dotierten Bereichs 11 von jedem der Auswertungselemente 10C und 10D. Des Weiteren umfasst der Schritt (b1) das Messen des Referenzwiderstands R₀ an jedem der Vielzahl von Referenzwiderstand-Auswertungselementen 20.
Folglich wird jeder der Widerstände R1 und R2 der jeweiligen Vielzahl von Auswertungselementen 10C und 10D, deren Zustände des dotierten Bereichs sich voneinander unterscheiden, durch den Referenzwiderstand relativiert. Eine solche Relativierung ermöglicht es, dass die Tiefe D der Abtragung des SiC-Wafers 40 mit höherer Genauigkeit erhalten werden kann.
Es wird angemerkt, dass bei der vorliegenden Erfindung die jeweiligen Ausführungsbeispiele innerhalb des Rahmens der vorliegenden Erfindung frei kombiniert oder angemessen abgewandelt und weggelassen werden können. Beispielsweise kann zur Verkleinerung des Auswertungselements die Isolierschicht (Vielzahl von Teilisolierschichten) an dem dotierten Bereich des Auswertungselements weggelassen werden.
Bezugszeichenliste

10: Auswertungselement
10A: Auswertungselement
10B: Auswertungselement
10C: Auswertungselement
10D: Auswertungselement
11: dotierter Bereich
11a: nicht abgedeckter Bereich
11b: nicht abgedeckter Bereich
11c: nicht abgedeckter Bereich
11d: nicht abgedeckter Bereich
12: Isolierschicht
12a: Teilisolierschicht
12b: Teilisolierschicht
20: Referenzwiderstand-Auswertungselement
30: SiC-Transistor
31: Würfelungslinie
32: Chipausbildungsbereich
40: SiC-Wafer
51: Widerstandsmessnadel
52: Widerstandsmessnadel
111: dotierter Bereich
112: dotierter Bereich
D: Abtragungstiefe
R: Widerstand
R0: Referenzwiderstand

Claims

Halbleiteranordnung, aufweisend • wenigstens ein Auswertungselement (10), das an einem Siliciumcarbid(SiC)-Wafer (40) angeordnet ist, • wobei das wenigstens eine Auswertungselement (10) • einen dotierten Bereich (11), der mit einem Dotierstoff an dem SiC-Wafer (40) dotiert ist, und • eine Isolierschicht (12), die den dotierten Bereich (11) teilweise abdeckt, aufweist, • wobei die Isolierschicht (12) eine Vielzahl von Teilisolierschichten (12a, 12b) aufweist, • wobei der dotierte Bereich (11) eine Vielzahl von Bereichen aufweist, die in einer Draufsicht durch die Vielzahl von Teilisolierschichten (12a, 12b) unterteilt sind, • wobei das wenigstens eine Auswertungselement (10) eine Vielzahl von Auswertungselementen (10C, 10D) aufweist, und • wobei die Vielzahl von Auswertungselementen (10C, 10D) sich voneinander unterscheiden in wenigstens einem aus einem Leitfähigkeitstyp des dotierten Bereichs (11), einer Art des Dotierstoffs und einer Dotierkonzentration des Dotierstoffs.
Halbleiteranordnung nach Anspruch 1, weiter aufweisend wenigstens ein Referenzwiderstand-Auswertungselement (20), das an demselben SiC-Wafer (40) angeordnet ist, an dem das wenigstens eine Auswertungselement (10) angeordnet ist, wobei das wenigstens eine Referenzwiderstand-Auswertungselement (20) einen dotierten Bereich (11), der mit dem Dotierstoff an dem SiC-Wafer (40) dotiert ist, und eine Isolierschicht (12), die den dotierten Bereich (11) teilweise abdeckt, aufweist, und wobei der dotierte Bereich (11) zwei Bereiche aufweist, die in einer Draufsicht durch die Isolierschicht (12) unterteilt sind.
Halbleiteranordnung nach Anspruch 1 oder 2, wobei die Isolierschicht (12) durch teilweises Ätzen einer durchgehenden Isolierschicht ausgebildet ist.
Halbleiteranordnung, aufweisend • wenigstens ein Auswertungselement (10), das an einem Siliciumcarbid(SiC)-Wafer (40) angeordnet ist, • wobei das wenigstens eine Auswertungselement (10) • einen dotierten Bereich (11), der mit einem Dotierstoff an dem SiC-Wafer (40) dotiert ist, und • eine Isolierschicht (12), die den dotierten Bereich (11) teilweise abdeckt, aufweist, • wobei die Isolierschicht (12) eine Vielzahl von Teilisolierschichten (12a, 12b) aufweist, • wobei der dotierte Bereich (11) eine Vielzahl von Bereichen aufweist, die in einer Draufsicht durch die Vielzahl von Teilisolierschichten (12a, 12b) unterteilt sind, • wobei die Bereiche in abgedeckte und freigelegte nicht abgedeckte (11a, 11b, 11c) Bereiche unterteilt sind, • wobei das wenigstens eine Auswertungselement (10) eine Vielzahl von Auswertungselementen (10A, 10B) aufweist, und • wobei die Vielzahl von Auswertungselementen (10A, 10B) nebeneinander angeordnet sind, so dass der dotierte Bereich (11) durchgehend ist.
Halbleiteranordnung nach Anspruch 4, weiter aufweisend wenigstens ein Referenzwiderstand-Auswertungselement (20), das an demselben SiC-Wafer (40) angeordnet ist, an dem das wenigstens eine Auswertungselement (10) angeordnet ist, wobei das wenigstens eine Referenzwiderstand-Auswertungselement (20) einen dotierten Bereich (11), der mit dem Dotierstoff an dem SiC-Wafer (40) dotiert ist, und eine Isolierschicht (12), die den dotierten Bereich (11) teilweise abdeckt, aufweist, und wobei der dotierte Bereich (11) zwei Bereiche aufweist, die in einer Draufsicht durch die Isolierschicht (12) unterteilt sind.
Halbleiteranordnung nach Anspruch 4 oder 5, wobei die Isolierschicht (12) durch teilweises Ätzen einer durchgehenden Isolierschicht ausgebildet ist.
Halbleiteranordnung, aufweisend • wenigstens ein Auswertungselement (10), das an einem Siliciumcarbid(SiC)-Wafer (40) angeordnet ist, • wobei das wenigstens eine Auswertungselement (10) • einen dotierten Bereich (11), der mit einem Dotierstoff an dem SiC-Wafer (40) dotiert ist, und • eine Isolierschicht (12), die den dotierten Bereich (11) teilweise abdeckt, aufweist, • wobei die Isolierschicht (12) eine Vielzahl von Teilisolierschichten (12a, 12b) aufweist, • wobei der dotierte Bereich (11) eine Vielzahl von Bereichen aufweist, die in einer Draufsicht durch die Vielzahl von Teilisolierschichten (12a, 12b) unterteilt sind, wobei die Halbleiteranordnung weiter wenigstens ein Referenzwiderstand-Auswertungselement (20) aufweist, das an demselben SiC-Wafer (40) angeordnet ist, an dem das wenigstens eine Auswertungselement (10) angeordnet ist, • wobei das wenigstens eine Referenzwiderstand-Auswertungselement (20) einen dotierten Bereich (11), der mit dem Dotierstoff an dem SiC-Wafer (40) dotiert ist, und eine Isolierschicht (12), die den dotierten Bereich (11) teilweise abdeckt, aufweist, und • wobei der dotierte Bereich (11) zwei Bereiche aufweist, die in einer Draufsicht durch die Isolierschicht (12) unterteilt sind, • wobei das wenigstens eine Auswertungselement (10) eine Vielzahl von Auswertungselementen (10C, 10D) aufweist, wobei die Vielzahl von Auswertungselementen (10C, 10D) sich voneinander unterscheiden in wenigstens einem aus einem Leitfähigkeitstyp des dotierten Bereichs (11), einer Art des Dotierstoffs und einer Dotierkonzentration des Dotierstoffs, wobei das wenigstens eine Referenzwiderstand-Auswertungselement (20) eine Vielzahl von Referenzwiderstand-Auswertungselemente (20) aufweist, und wobei eine elektrische Eigenschaft des dotierten Bereichs (11) von jedem der Vielzahl von Referenzwiderstand-Auswertungselementen (20) identisch mit einer elektrischen Eigenschaft des dotierten Bereichs (11) von jedem der Vielzahl von Auswertungselementen (10C, 10D) ist.
Verfahren zum Herstellen einer Halbleiteranordnung, aufweisend Ausbilden von wenigstens einem SiC-Transistors (30) an einem SiC-Wafer (40), wobei das Ausbilden des wenigstens einen SiC-Transistors (a) ein Ausbilden von wenigstens einem Auswertungselement (10) an dem SiC-Wafer (40) aufweist, wobei der Schritt (a) umfasst (a1) Dotieren des SiC-Wafers (40) mit einem Dotierstoff, um einen dotierten Bereich (11) auszubilden, (a2) Ausbilden einer Isolierschicht (12) über dem dotierten Bereich (11), und (a3) teilweises Ätzen der Isolierschicht (12) zur Ausbildung einer Vielzahl von Teilisolierschichten (12a, 12b), wobei in dem wenigstens einen Auswertungselement (10) der dotierte Bereich (11) eine Vielzahl von nicht abgedeckten Bereichen (11a, 11b, 11c) aufweist, die in einer Draufsicht durch die Vielzahl von Teilisolierschichten (12a, 12b) unterteilt sind, und wobei der Schritt (a) weiter aufweist (a4), nach dem Schritt (a3), Messen eines Widerstands des dotierten Bereichs (11) durch Inkontaktbringen der Vielzahl von nicht abgedeckten Bereichen (11a, 11 b), die einen aus der Vielzahl von nicht abgedeckten Bereichen zwischen sich aufnehmen, mit einzelnen Widerstandsmessnadeln (51, 52) in dem wenigstens einen Auswertungselement (10), (a5) Abschätzen einer Abtragungstiefe des SiC-Wafers (40) als ein Ergebnis der Ätzung unter Verwendung des in Schritt (a4) gemessenen Widerstands, (a6), nach dem Schritt (a5), Durchführen einer opfernden Oxidierung des SiC-Wafers (40), und (a7) Ätzen einer Oxidschicht, die als ein Ergebnis der opfernden Oxidierung im Schritt (a6) ausgebildet wird, zur Entfernung.
Verfahren zum Herstellen einer Halbleiteranordnung nach Anspruch 8, aufweisend ein Einstellen einer Bedingung der opfernden Oxidierung in dem Schritt (a6) oder einer Bedingung der Ätzung der Oxidschicht in dem Schritt (a7) in Übereinstimmung mit der in dem Schritt (a5) abgeschätzten Tiefe.
Verfahren zum Herstellen einer Halbleiteranordnung nach Anspruch 8 oder 9, aufweisend ein Einstellen einer Bedingung der Ätzung der Isolierschicht (12) in dem Schritt (a3) bei der Ausbildung des wenigstens einen SiC-Transistors (30) in einer nachfolgenden Fertigung in Übereinstimmung mit der in dem Schritt (a5) abgeschätzten Tiefe.
Verfahren zum Herstellen einer Halbleiteranordnung nach einem der Ansprüche 8 bis 10, aufweisend Ausbilden des wenigstens einen SiC-Transistors (30) an dem SiC-Wafer (40), wobei das Ausbilden des wenigstens einen SiC-Transistors weiter umfasst (b) ein Ausbilden von wenigstens einem Referenzwiderstand-Auswertungselement (20) an dem SiC-Wafer (40), wobei in dem wenigstens einen Referenzwiderstand-Auswertungselement (20) der dotierte Bereich (11) in einer Draufsicht zwei nicht abgedeckte Bereiche (11a, 11c) umfasst und der dotierte Bereich (11) zwischen den zwei nicht abgedeckten Bereichen (11a, 11c) in einer Draufsicht durch die Isolierschicht (12) abgedeckt ist, wobei der Schritt (b) weiter aufweist (b1), nach dem Schritt (a3), ein Messen eines Referenzwiderstands des dotierten Bereichs (11) durch Inkontaktbringen von jedem der beiden nicht abgedeckten Bereiche (11a, 11c) des wenigstens einen Referenzwiderstand-Auswertungselements (20) mit den Widerstandsmessnadeln (51, 52), und wobei der Schritt (a5) ein Abschätzen der Abtragungstiefe des SiC-Wafers (40) als ein Ergebnis der Ätzung an dem wenigstens einen Auswertungselement (10) unter Verwendung des Referenzwiderstands als einem Widerstandswert aufweist, der bei der Abtragungstiefe des SiC-Wafers (40) null ist.
Verfahren zum Herstellen einer Halbleiteranordnung nach der Ansprüche 8 bis 11, wobei das wenigstens eine Auswertungselement (10) eine Vielzahl von Auswertungselementen (10A, 10B) aufweist, wobei die Vielzahl von Auswertungselementen (10A, 10B) nebeneinander angeordnet sind, so dass der dotierte Bereich (11) durchgehend ist, und wobei der Schritt (a4) ein Messen eines Reihenwiderstands der Vielzahl von Auswertungselementen (10A, 10B) aufweist.
Verfahren zum Herstellen einer Halbleiteranordnung nach einem der Ansprüche 8 bis 11, wobei das wenigstens eine Auswertungselement (10) eine Vielzahl von Auswertungselementen (10C, 10D) aufweist, wobei die Vielzahl von Auswertungselementen (10C, 10D) sich voneinander unterscheiden in wenigstens einem aus einem Leitfähigkeitstyp des dotierten Bereichs (11), einer Art des Dotierstoffs und einer Dotierkonzentration des Dotierstoffs, und wobei der Schritt (a4) ein Messen des Widerstands von jedem der Vielzahl von Auswertungselementen (10C, 10D) umfasst.
Verfahren zum Herstellen einer Halbleiteranordnung nach Anspruch 11, wobei das wenigstens eine Auswertungselement (10) ein Vielzahl von Auswertungselementen (10C, 10D) aufweist, wobei die Vielzahl von Auswertungselementen (10C, 10D) sich voneinander unterscheiden in wenigstens einem aus einem Leitfähigkeitstyp des dotierten Bereichs (11), einer Art des Dotierstoffs und einer Dotierkonzentration des Dotierstoffs, wobei der Schritt (a4) ein Messen des Widerstands von jedem der Vielzahl von Auswertungselementen (10C, 10D) aufweist, wobei das wenigstens eine Referenzwiderstand-Auswertungselement (20) eine Vielzahl von Referenzwiderstand-Auswertungselementen (20) aufweist, wobei der dotierte Bereich (11) von jedem der Vielzahl von Referenzwiderstand-Auswertungselementen (20) eine elektrische Eigenschaft aufweist, die identisch zu einer elektrischen Eigenschaft des dotierten Bereichs (11) von jedem der Vielzahl von Auswertungselementen (10C, 10D) ist, und wobei der Schritt (b1) ein Messen des Referenzwiderstands an jedem der Vielzahl von Referenzwiderstand-Auswertungselementen (20) umfasst.