DE2554536C2 - Verfahren zum Bestimmen der Breite und/oder des Schichtwiderstandes von flächenhaften Leiterzügen integrierter Schaltungen - Google Patents

Verfahren zum Bestimmen der Breite und/oder des Schichtwiderstandes von flächenhaften Leiterzügen integrierter Schaltungen

Info

Publication number
DE2554536C2
DE2554536C2 DE2554536A DE2554536A DE2554536C2 DE 2554536 C2 DE2554536 C2 DE 2554536C2 DE 2554536 A DE2554536 A DE 2554536A DE 2554536 A DE2554536 A DE 2554536A DE 2554536 C2 DE2554536 C2 DE 2554536C2
Authority
DE
Germany
Prior art keywords
conductor tracks
width
conductor
sheet resistance
integrated circuits
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE2554536A
Other languages
English (en)
Other versions
DE2554536A1 (de
Inventor
Donald Ralph Westford Vt. Thomas
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE2554536A1 publication Critical patent/DE2554536A1/de
Application granted granted Critical
Publication of DE2554536C2 publication Critical patent/DE2554536C2/de
Expired legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R27/00Arrangements for measuring resistance, reactance, impedance, or electric characteristics derived therefrom
    • G01R27/02Measuring real or complex resistance, reactance, impedance, or other two-pole characteristics derived therefrom, e.g. time constant
    • G01R27/08Measuring resistance by measuring both voltage and current
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851Testing of integrated circuits [IC]
    • G01R31/2853Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Measurement Of Resistance Or Impedance (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Description

<H,_ Vi W1 ,v -Vx W1 .v
Vx-V1
in welcher V1, V2 die Spannungsabfälle zwischen den Meßpunkten der beiden Leiterzüge sind, ermittelt wird und/oder der Schichtwiderstand rs des Leiterzugmaterials aus der Beziehung
1 (W, N-W1N) V1V2
s LI V1-Vx
ermittelt wird, in welcher L der Abstand der Meßpunkte auf den Leiterzügen und / der Strom ist.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die parallelen Leiterzüge (16, 18) direkt nebeneinander und mit ähnlicher Breite (Wx, W2) auf eine die Oberfläche des Halbleiterplättchens bedeckende Isolierschicht (12) aufgebracht werden.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Leiterzüge (16,18) über streifenförmige Anschlußbereiche (22, 24, 26; 28, 30,32) mit Sondenelektroden (46,48; 52, 54; 58, 60) verbunden werden.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Testmuster (14) im Schnittbereich der die Halbleiterplättchen (10) zerteilenden Werkzeuge angeordnet werden.
Die Erfindung betrifft ein Verfahren zum Bestimmen der Breite flächenhafter elektrischer Leiterzüge integrierter Schaltungen und/oder des Schichiwiderstandes der Leiterzüge auf einem Haibieiterpiättchcn mii Hilfe von Spannungs- und Strommessungen.
Bei der Herstellung von integrierten Schaltungen auf Halbleiterplättchen werden innerhalb oder auf der Oberfläche eines Halbleiterkörpers, der beispielsweise aus Silizium besteht, Leiterzüge gebildet. Die innerhalb des Halbleiterkörpers verlaufenden Leiterzüge werden gewöhnlich dadurch hergestellt, daß ein Dotierungsstoff, wie Bor oder Arsen, in hoher Konzentration durch eine Maske mit einem vorgegebenen Muster in den Halbleiterkörper hineindiffundiert wird. Die Leiterzüge üuf der Oberfläche des Halbleiterkörpers werden gewöhnlich über eine die Halbleiteroberfläche bedeckenden Isolierschicht aus einer leitenden Schicht, beispielsweise Aluminium oder hochdotiertes Poly-Silizium, gebildet. Die Breite und die Länge der Leiterzüge, die auf der Isolierschicht gebildet werden, werden zunächst durch das Muster der Maske bestimmt. Sie werden aber auch durch den verwendeten Fotolack und die jeweiligen Bedingungen beim Ätzen beeinflußt.
Beim Entwerfen von integrierten Halbleiterschaltungen wird der Breite der in oder auf dem Halbleiterkörper gebildeten Leiterzüge im Hinblick auf ein erfolgreiches Arbeiten der Schaltung eine besondere Bedeutung beigemessen. Für jeden Leiterzug wird eine optimale Breite beim Entwurf ermittelt. Diese Soll-Breite eines Leiterzuges kann jedoch nur erreicht werden, wenn durch alle Verfahrensschritte der Fertigungslinie hindurch perfekt gearbeitet wird. Es ist jedoch bekannt, daß die Masken, die zur Bildung der Leiterzüge von integrierten Schaltungen hergestellt werden, oft von den vorgegebenen Werten abweichen. Dies hat seine Ursache z. B. in Über- oder Unterbelichtungen des Fotolacks während der Maskenherstellung. Es ist auch bekannt, daß, selbst wenn die Maske die vorgegebene Linienbreite besitzt, durch Über- oder Unterätzen der leitenden Schicht Leiterzüge erzeugt werden, die entweder zu dünn oder zu breit sind im Vergleich mit dem Soll-Wert der Linienbreite. Leiterzüge mit Abweichungen vom Soll-Wert der Breite können infolge von Kurzschlüssen, Unterbrechungen oder abweichenden Widerstandswerten die Zuverlässigkeit der Schaltung in Frage stellen und sollten daher während der Herstellung der integrierten Schaltung so früh als möglich entdeckt werden können. Eine weitere, wichtige, charakteristische Größe der Leiterzüge bei integrierten Halbleiterschaltungen ist der Widerstand tier Leiterzüge, besonders derjenigen Leiterzüge, die aus dotiertem Poly-Silizium oder durch Diffusion in den Halbleiterkörpern gebildet wurden. Leiterzüge mit falschen Widerstandswerten können ebenso die Wirkungsweise und die Zuverlässigkeit der Schaltung in Frage stellen.
Die Bestimmung der Größe der Abweichung der Breite des Leiterzuges vom Soll-Wert der Breite und des tatsächlich erreichten Widerstandes des Leitungszuges vom Soll-Wert können in einem frühen Stadium der Fertigung bei der Herstellung der integrierten Schaltungen zur Vorhersage über die Funktionsfähigkeit der Schaltungen dienen.
Zur Bestimmung der charakteristischen Größen von Leiterzügen, Schichten oder Halbleiterkörpern sind bereits zahlreiche Verfahren bekannt. In der US-PS 36 50 020 ist ein Verfahren beschrieben, bei dem eine Maske
mit einem V-förmigen Muster dazu benutzt wird, um während des Herstellungsprozesses der integrierten Schaltung das Ausmaß der seitlichen und vertikalen Diffusion von Bereichen eines Transistors zu überwachen wobei das Ätzen des Oxyds und die Definition der Maske ebenfalls während der Herstellung überwacht werden. Die Basisweite eines Transistors wird nach einem in der US-PS 34 65 427 beschriebenen Verfahren in der Weise ermittelt, daß der Flächenwiderstand des Basismaterials ermittelt wird, und nach einem in der US-PS 34 40 715 beschriebenen Verfahren in der Weise, daß die Stromverstärkung in einem Testtransistor bestimmt wird. Bei einem durch die US-PS 32 87 637 bekannten Verfahren wird der Widerstand von dünnen Halbleiterschichten dadurch ermittelt, daß dia zu untersuchende Schicht zwischen zwei parallele, plattenförmige Elektroden gebracht und ^in hochfrequenter Strom durch die Schicht geschickt wird. Dabei wird der Spannungsabfall an der Schicht in Abhängigkeit von der Frequenz untersucht. Es sind auch viele optische Systeme bekannt, die zur Bestimmung der Breiten der Leiterzüge dienen. Ferner wird nach einem durch die US-PS 38 08 527 bekannten Verfahren jeder Fe'äer in der Maskenjustierung während der Herstellung der integrierten Schaltungen durch Messen von Sp^anungen in einem Teststromkreis ermittelt.
Aufgabe der Erfindung ist es, ein Verfahren anzugeben, mit dem durch Messen elektrischer Größen die Breite der Leiterzüge unabhängig vom elektrischen Widerstand oder der Widerstand unabhängig von der Leiterbreite oder beide Werte gleichzeitig ermittelt werden können. Das Verfahren soll schneller sein als die optischen Verfahren, es soll außerdem ohne großen Aufwand genau und automatisch arbeiten.
Gemäß der Erfindung wird diese Aufgabe bei einem Verfahren der eingangs genannten Art dadurch gelöst, daß auf das Halbleiterplättchen ein Testmuster aus zwei in Reihe geschalteten, parallel zueinander angeordneten Leiterzügen mit voneinander verschiedener Breite (W1, W2) aufgebracht wird, vr:i daß aus dem an beiden Leiterzügen beim Durchfließen eines konstanten Stromes (/) gemessenen Spannungsabfall zwischen zwei in einem bestimmten Abstand (L) anj>3ordneten Meßpunkten die gesuchte Abweichung A W der Breite W, W1) der Leiterzüge von den Sollwerten (WVv, W2n) aus der Beziehung
Λ w ViW1nVxW1n Vi-V2
in welcher V1, V2 die Spannungsabfalle zwischen den Meßpunkten der beiden Leiterzüge sind, ermittelt wird und/oder der Schichtwiderstand rs des Leiterzugmaterials aus der Beziehung
= _L (W1n-W2n)V1 V2
s LI V2-V,
ermittelt wird, in welcher L der Abstand der Meßpunkte auf den Leiterzügen und / der Strom ist.
In vorteilhafter Weise werden die parallelen Leiterzüge direkt nebeneinander und mit ähnlicher Breite auf eine die Oberfläche des Halbleiterplättchens bedeckende Isolierschicht aufgebracht. Vorteilhaft ist es ferner, daß die Leiterzüge streifenförmige Anschlußbereiche mit Sondenelektroden verbunden werden, und daß die Textmuster im Schnittbereich der die Halbleiterplättchen zerteilenden Werkzeuge angeordnet werden.
Die Erfindung wird anhand eines durch die Zeichnungen erläuterten Ausführungsbeispieles beschrieben. Es zeigt
Fig. 1 in schematischer Darstellung ein Halbleiterplättche τ mit dem darauf angeordneten Testmuster und den Meßgeräte η zur Durchführung des Verfahrens, und
Fig. 2 einen Schnitt entlang der Linie 2-2 in Fig. 1.
In den Figuren ist mit 10 ein Ausschnitt aus einem Halbleiterplättchen, beispielsweise aus Silizium, bezeichnet, auf welchem eine Isolierschicht 12, beispielsweise aus Siliziumdioxyd, aufgebracht ist. Auf der Isolierschicht isi ein Testmuster 14 aus leitendem Material, beispielsweise aus Aluminium, gebildet und vorzugsweise in einem Schnittbereich des die Halbleiterplättchen zerteilenden Werkzeugs angeordnet. Das leitende Testmuster 14 besteht aus einem ersten Leiterzug J.6 mit der Breite W1 und einem zweiten Leiterzug 18 mit der Breite W2 und einer Verbindungsleitung 20, durch welche die beiden Leiterzüge 16 und 18 in Reihe geschaltet werden. Das leitende Tcstmuster 14 enthält ferner die streifenförmigen Anschlußbereiche 22,24,26,28,30 und 32 für die Sondenelektroden. Die Verbindungsstücke 34 und 36 verbinden die Sondenanschlüsse 24 und 26 mit dem ersten Leiterzug 16. Die Verbindungsstücke 34 und 36 sind so angeordnet, daß ihre Kontaktpunkte mit dem Leiterzug 16, den Abstand L haben. Die Verbindungsstücke 38 und 40 verbinden die Sondenanschlüsse 28 und 30 mit dem zweiten Leiterzug 18. Die Verbindungsstücke 38 und 40 sind bezüglich ihrer Kontaktpunkte mit dem Leiterzug 18 so angeordnet, daß ihr Abstand ebenfalls L beträgt.
Bekanntlich können Leiterzüge entsprechend dem Testmuster 14 aus Aluminium durch Aufdampfen oder kathodisches Aufstäuben einer Aluminiumschicht in der gewünschten Dicke auf der Isolierschicht 12 und anschließendes Maskieren einer auf die Aluminiumschicht aufgebrachten Fotolackschicht gebildet werden. Danach werden die zu belichtenden Bereiche des Fotolacks mit einer elektromagnetischen Strahlung bestrahlt, und mit Hilfe eines Ätzmittels werden zur Bildung des Testmusters 14 die nicht benötigten Bereiche der Aluminiumschicht aurgelöst.
Die Masken zur Herstellung der leitenden Muster werden gewöhnlich aus einer auf einer Glas-Uiit jrlage aufgebrachten Chromschicht gebildet unter Anwendung von Fotolack und geeigneter Bestrahlung. Über- oder Unterbelichtung des Fotolacks auf der Maske verursacht Schwankungen in der Breite der Leiterzüge gegenüber dem durch den Entwurf geplanten Soll-Wert. Außerdem verursacht Über- odei Unterätzen des Chroms ebenso Schwankungen in der Breite der Leiterzüge gegenüber dem Soll-Wert. Wesentliche Schwankungen der Breite der Leiterzüge des aus /aluminium bestehenden Testmusters werden häufig dadurch verursacht, daß beim Gebrauch dieser Masken über der Aluminiumschicht diese Aluminiumschicht entweder über- oder unterätzt wird.
Durch das hier beschriebene Verfahren werden die Schwankungen A W der Soll-Breite Ws der Leiterzüge, beispielsweise die Leiterzüge 16 und 18 des Testmusters 14 in Fig. I, die in demselben Verfahrensschritt hergestellt wurden, unter Ausnutzung bestimmter Spannungs-Beziehungen des Testmusters 14 in Verbindung mit bekannten, konstanten Werten überwacht.
Es ist bekannt, daß ein Leiterzug den Widerstand /?=/·,· LI W besitzt, wobei R der elektrische Widerstand,/·, der Schichtwiderstand, L die Länge des Leiterzuges und W die Breite des Leiterzuges bedeutet.
Zur Bestimmung der Schwankungen der Breiten der Leiterzüge 16 und 18 des Testmusters 14 gegenüber der Soll-Breite wird ein Strom von einer Spannungsquelle 42 durch einen Strommesser 44, eine Meßsonde 46, den Leiterzug 16, die Verbindung 20, den Leiterzug 18 und eine Meßsonde 48 zur Masse geleitet. Durch ein VoIlmeter 50, das mit dem Anschlußbereich 24 durch eine Sonde 52 und mit dem Anschlußbereich 26 durch eine Sonde 54 verbunden ist, wird die Spannung F24.:(, zwischen den Anschlußbereichen 24 und 26, d. h. der Spannungsabfall an der Strecke L des ersten Leiterzuges 16 gemessen. Mit einem Voltmeter 56, das mit dem Sondenanschluß 26 durch eine Sonde 58 und mit dem Sondenanschluß 30 durch eine Sonde 60 verbunden ist, wird der Spannungsabfall K21i__i0 zwischen den Anschlüssen 28 und 30, d. h. der Spannungsabfall an der Strecke L des zweiten Leiterzuges 18 gemessen.
Der Widerstand der Strecke L des Leiterzuges 16 beträgt:
R -
und der Widerstand der Strecke L des Leiterzuges 18 beträgt:
wobei / der gemeinsame Strom ist, der durch die Leiterzüge J6 und 18 Hießt.
Der Widerstand Λ24.26 ist auch gleich /·, · LIW1, und der Widerstand /?3s-.io 'st gleich rs ■ LIW2, wobei r5 der Schichtwiderstand der Leiterzüge 16 und 18, W1 die tatsächliche Breite des Leiterzuges 16 und W2 die tatsächliche Breite des Leiterzuges 18 ist. Infolgedessen ist /?,4_;>6 W1 = R5 ■ L und R2i.\0 W2 = rs ■ L und daher: R2i-;b Wt = /?28-jo W2. Wenn die Breite W1 einen ähnlichen Wert hat wie die Breite W1 und die Leiterzüge 16 und 18 dicht beieinanderliegen, kann die Schwankung A W1 in der Breite des Leiterzuges 16 und die Schwankung Δ W2 in der Breite des Leiterzuges 18 als gleich angesehen werden und daher mit Δ W2 in der Breite des Leiterzuges 18 als gleich angesehen werden und daher mit Δ W bezeichnet werden. Daher ist
A24.,,, (W^ s+Δ W) = /?:s_3o (W2 ν + AW),
s)
wobei W1 v und W2 ^, die Sollwerte der Breiten der Leiterzüge 16 und 18 bedeuten.
Wenn die Sollwerte der Breiten der Leiterzüge 16 und 18 bekannt sind, können die tatsächlichen Breiten der Leiterzüge 16 und 18 leicht bestimmt werden, indem die Spannungen K24_26 und K28^0 gemessen werden, danach Δ W ermittelt wird und schließlich Δ W zum Soll-Wert der breiten der Leiterzüge addiert oder von diesem Wert subtrahiert wird. In der Praxis beträgt de Soll-Wen der Breite des Leiterzuges 16 beispielsweise 2,5 um, und die Breite des Leiterzuges 18 kann z. B. 5 am betragen. Typische Schwankungen in den Breiten dieser Leiterzüge können ±A W =0,5-2,0 μηι betragen. Der durch die Maske verursachte Beitrag zu der Schwankung in der Breite der Leiterzüge ist im allgemeinen klein, jedoch nicht vemachlässigbar im Vergleich
mit den Schwankungen, die beispielsweise durch Über- oder Unterätzen des Leiterzuges aus Aluminium auf 1er Isolierschicht \i verursacht werden.
Aus dem vorstehenden ist ersichtlich, daß das Messen der Breiten der Leiterzüge schnell, genau und ohne großen Aufwand ohne die Verwendung von mühsam zu handhabenden optischen Geräten durchführbar ist. Es ist weiter zu ersehen, daß mit diesem Verfahren leicht eine statische Basis für eine verbesserte Steuerung der herzustellenden Leiterzüge erstellt werden kann.
Das Verfahren kann auch dazu verwendet weden, den Schichtwiderstand der Leitungen 16 und 18 zu bestimmen, da
Wt, + AW = -^-L,
0U «24-26
und
W1n + AW = JI-L
Λ28-3Ο
Daher ist
Δ w = 4 —
("24-J6
Es ist zu bemerken, daß der Schichtwiderstand /\ unabhängig ist von den Schwankungen in der Breite der
Leiterzüge, aber daß er gleichzeitig mit den Schwankungen der Breiten der Leiterzüge erhalten werden kann. 15
Das Testmuster 14 kann anstelle aus Aluminium ebenso aus einem anderen leitenden Material bestehen.
Es kann auch als dotiertes Poly-Silizium auf die Oberfläche des Halbleiterkörpers aufgebracht oder in den Halbleiterkörper hineindiffundiert sein. Die Leiterzüge 16 und 18 können anstelle der Verbindung 20 auch durch die
Testeinrichtung wahlweise miteinander verbunden werden.
Hierzu 1 Blatt Zeichnungen

Claims (1)

Patentansprüche:
1. Verfahren zum Bestimmen der Breite flächenhafter elektrischer Leiterzüge integrierter Schaltungen und/oder des Schichtwiderstandes der Leiterzüge auf einem Halbleiterplättchen mit Hilfe von Spannungs- und Strommessungen, dadurch gekennzeichnet,
daß auf das Halbleiterplättchen (10) ein Testmuster (14) aus, zwei in Reihe geschalteten, parallel zueinander angeordneten Leiterzügen (16, 18) mit voneinander verschiedener Breite (Wx, W2) aufgebracht wird, und daß aus dem an beiden Leiterzügen (16, 18) beim Durchfließen eines konstanten Stromes / gemersenen Spannungsabfall zwischen zwei in einem bestimmten Abstand (Z.) angeordneten Meßpunkten (34,36; 38, 40), die gesuchte Abweichung Δ W der Breite (Wx, W1) der Leiterzüge von den Sollwerten (Wx s, W2n) aus der Beziehung
DE2554536A 1975-01-02 1975-12-04 Verfahren zum Bestimmen der Breite und/oder des Schichtwiderstandes von flächenhaften Leiterzügen integrierter Schaltungen Expired DE2554536C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/538,288 US3974443A (en) 1975-01-02 1975-01-02 Conductive line width and resistivity measuring system

Publications (2)

Publication Number Publication Date
DE2554536A1 DE2554536A1 (de) 1976-07-08
DE2554536C2 true DE2554536C2 (de) 1986-04-17

Family

ID=24146264

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2554536A Expired DE2554536C2 (de) 1975-01-02 1975-12-04 Verfahren zum Bestimmen der Breite und/oder des Schichtwiderstandes von flächenhaften Leiterzügen integrierter Schaltungen

Country Status (5)

Country Link
US (1) US3974443A (de)
JP (1) JPS5845816B2 (de)
DE (1) DE2554536C2 (de)
FR (1) FR2296852A1 (de)
GB (1) GB1479869A (de)

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4024561A (en) * 1976-04-01 1977-05-17 International Business Machines Corporation Field effect transistor monitors
US4144493A (en) * 1976-06-30 1979-03-13 International Business Machines Corporation Integrated circuit test structure
SE433782B (sv) * 1977-10-31 1984-06-12 Western Electric Co Forfarande och anordning for testning av elektriska ledarelement
US4232262A (en) * 1978-10-12 1980-11-04 Emo George C Connector contact terminal contamination probe
US4218653A (en) * 1978-10-12 1980-08-19 Bell Telephone Laboratories, Incorporated Connector contact contamination probe
FR2473789A1 (fr) * 1980-01-09 1981-07-17 Ibm France Procedes et structures de test pour circuits integres a semi-conducteurs permettant la determination electrique de certaines tolerances lors des etapes photolithographiques.
US4486705A (en) * 1981-01-16 1984-12-04 Burroughs Corporation Method of testing networks on a wafer having grounding points on its periphery
US4423408A (en) * 1981-02-09 1983-12-27 Honeywell Inc. Remote data gathering panel
US4399205A (en) * 1981-11-30 1983-08-16 International Business Machines Corporation Method and apparatus for determining photomask alignment
US4751458A (en) * 1984-04-02 1988-06-14 American Telephone And Telegraph Company, At&T Bell Laboratories Test pads for integrated circuit chips
US4560583A (en) * 1984-06-29 1985-12-24 International Business Machines Corporation Resistor design system
US4652812A (en) * 1984-11-27 1987-03-24 Harris Corporation One-sided ion migration velocity measurement and electromigration failure warning device
US4672314A (en) * 1985-04-12 1987-06-09 Rca Corporation Comprehensive semiconductor test structure
FR2618021B1 (fr) * 1987-07-07 1990-01-05 Thomson Semiconducteurs Structure et procede de test pour circuit integre permettant la determination des effets de surface de couches
US4797604A (en) * 1987-12-09 1989-01-10 Etcon Corporation Wire length meter suppling current to a wire from which a signal representative of length is derived
JPH01184935A (ja) * 1988-01-20 1989-07-24 Toshiba Corp 半導体装置
US4922182A (en) * 1988-08-03 1990-05-01 Monroe Electronics, Inc. Auto reactance compensated non-contacting resistivity measuring device
US4918377A (en) * 1988-12-05 1990-04-17 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Integrated circuit reliability testing
EP0382868B1 (de) * 1989-02-16 1993-01-27 MANIA GmbH & Co. Schaltung zum Messen von Widerständen von Prüflingen
US4978923A (en) * 1989-04-26 1990-12-18 Ron Maltiel Electrical measurements of the profile of semiconductor devices during their manufacturing process
US5044750A (en) * 1990-08-13 1991-09-03 National Semiconductor Corporation Method for checking lithography critical dimensions
US5082792A (en) * 1990-08-15 1992-01-21 Lsi Logic Corporation Forming a physical structure on an integrated circuit device and determining its size by measurement of resistance
US5383136A (en) * 1992-03-13 1995-01-17 The United States Of America As Represented By The Secretary Of Commerce Electrical test structure and method for measuring the relative locations of conducting features on an insulating substrate
US5857258A (en) * 1992-03-13 1999-01-12 The United States Of America As Represented By The Secretary Of Commerce Electrical test structure and method for measuring the relative locations of conductive features on an insulating substrate
US5602492A (en) * 1992-03-13 1997-02-11 The United States Of America As Represented By The Secretary Of Commerce Electrical test structure and method for measuring the relative locations of conducting features on an insulating substrate
US5247262A (en) * 1992-03-13 1993-09-21 The United States Of America As Represented By The Secretary Of Commerce Linewidth micro-bridge test structure
US5617340A (en) * 1994-04-28 1997-04-01 The United States Of America As Represented By The Secretary Of Commerce Method and reference standards for measuring overlay in multilayer structures, and for calibrating imaging equipment as used in semiconductor manufacturing
DE69216223T2 (de) * 1992-07-15 1997-07-10 Sgs Thomson Microelectronics Verfahren zum Messen des Grades der Planheit einer dielektrischen Schicht in einer integrierten Schaltung und integrierter Schaltung mit einer Anordnung zur Durchführung dieses Verfahrens
FR2706042B1 (fr) * 1993-06-03 1995-08-11 Matra Cap Systems Sa Procédé de contrôle des pistes d'un circuit d'interconnexion et circuit permettant de mette en Óoeuvre un tel procédé.
WO1995007469A1 (en) * 1993-09-08 1995-03-16 THE UNITED STATES OF AMERICA, represented by THE SECRETARY, DEPARTMENT OF COMMERCE Non-contact linewidth measurement of semiconductor conductors
US5485080A (en) * 1993-09-08 1996-01-16 The United States Of America As Represented By The Secretary Of Commerce Non-contact measurement of linewidths of conductors in semiconductor device structures
EP0685881A1 (de) * 1994-05-31 1995-12-06 AT&T Corp. Linienbreite-Kartonstruktur und Methode
US5777486A (en) * 1994-10-03 1998-07-07 United Microelectronics Corporation Electromigration test pattern simulating semiconductor components
US5552718A (en) * 1995-01-04 1996-09-03 International Business Machines Corp. Electrical test structure and method for space and line measurement
JPH0972870A (ja) * 1995-07-06 1997-03-18 Toyota Central Res & Dev Lab Inc 劣化検出方法及び劣化検出装置
KR100223924B1 (ko) * 1996-07-19 1999-10-15 구본준 전극의 라인폭을 측정하기 위한 테스트패턴
US6239604B1 (en) * 1996-10-04 2001-05-29 U.S. Philips Corporation Method for inspecting an integrated circuit by measuring a voltage drop in a supply line of sub-circuit thereof
US5963784A (en) * 1997-05-09 1999-10-05 Vlsi Technology, Inc. Methods of determining parameters of a semiconductor device and the width of an insulative spacer of a semiconductor device
KR100272659B1 (ko) * 1997-06-28 2000-12-01 김영환 반도체 소자의 금속배선 선폭 측정방법
US6057171A (en) * 1997-09-25 2000-05-02 Frequency Technology, Inc. Methods for determining on-chip interconnect process parameters
EP1278997B1 (de) * 2000-01-21 2005-10-26 Infineon Technologies AG Verfahren und system zur kalibrierung einer elektrischen messung der linienbreite und in dem verfahren genutzter wafer
KR100336792B1 (ko) * 2000-05-25 2002-05-16 박종섭 실리사이드막 제조공정의 평가를 위한 시험 패턴의 구조
US7183623B2 (en) * 2001-10-02 2007-02-27 Agere Systems Inc. Trimmed integrated circuits with fuse circuits
US6747445B2 (en) 2001-10-31 2004-06-08 Agere Systems Inc. Stress migration test structure and method therefor
JP3652671B2 (ja) * 2002-05-24 2005-05-25 沖電気工業株式会社 測定用配線パターン及びその測定方法
JP2005091065A (ja) * 2003-09-16 2005-04-07 Oki Electric Ind Co Ltd 半導体装置への動作電圧供給装置及び動作電圧供給方法
US7119571B2 (en) * 2004-11-24 2006-10-10 Applied Materials, Inc. Test structure design for reliability test
KR100828512B1 (ko) * 2005-10-11 2008-05-13 삼성전기주식회사 개방 및 단락의 동시 모니터링이 가능한 반도체 칩 패키지
WO2007079477A2 (en) * 2006-01-03 2007-07-12 Applied Materials Israel, Ltd Apparatus and method for test structure inspection
US7750660B2 (en) * 2006-03-30 2010-07-06 Qualcomm Incorporated Integrated circuit with improved test capability via reduced pin count
DE102006025365B4 (de) * 2006-05-31 2010-10-07 Advanced Micro Devices, Inc., Sunnyvale Teststruktur zum Abschätzen von Elektromigrationseffekten, die durch poröse Barrierenmaterialien hervorgerufen werden
US7514940B1 (en) * 2006-12-13 2009-04-07 National Semiconductor Corporation System and method for determining effective channel dimensions of metal oxide semiconductor devices
US8013400B1 (en) 2008-04-21 2011-09-06 National Semiconductor Corporation Method and system for scaling channel length
US9252202B2 (en) * 2011-08-23 2016-02-02 Wafertech, Llc Test structure and method for determining overlay accuracy in semiconductor devices using resistance measurement
US9159646B2 (en) * 2012-12-13 2015-10-13 Intel Corporation Apparatus and method to monitor die edge defects

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2659862A (en) * 1951-11-01 1953-11-17 Branson Instr Apparatus for electrical measurement of thickness using current ratios
US2659861A (en) * 1951-11-01 1953-11-17 Branson Instr Apparatus for electrical thickness measurement
US2854626A (en) * 1954-12-31 1958-09-30 Davidson Martin Plating thickness indicator
US3134077A (en) * 1961-09-18 1964-05-19 Tektronix Inc Electrical probe apparatus for measuring the characteristics of semiconductor material
CH399588A (de) * 1962-07-17 1965-09-30 Siemens Ag Verfahren zum Bestimmen des spezifischen Widerstandes einer dünnen Halbleiterschicht
US3335340A (en) * 1964-02-24 1967-08-08 Ibm Combined transistor and testing structures and fabrication thereof
US3440715A (en) * 1967-08-22 1969-04-29 Bell Telephone Labor Inc Method of fabricating integrated circuits by controlled process
SE320676B (de) * 1968-03-14 1970-02-16 Aka Ab Apparatkemiska
US3650020A (en) * 1970-02-24 1972-03-21 Bell Telephone Labor Inc Method of monitoring semiconductor device fabrication
GB1320122A (en) * 1971-01-15 1973-06-13 Fulmer Res Inst Ltd Method and equipment for the determination of the degree of abrasiveness of magnetic tape
US3808527A (en) * 1973-06-28 1974-04-30 Ibm Alignment determining system

Also Published As

Publication number Publication date
FR2296852B1 (de) 1978-05-12
JPS5845816B2 (ja) 1983-10-12
DE2554536A1 (de) 1976-07-08
JPS5190573A (de) 1976-08-09
GB1479869A (en) 1977-07-13
FR2296852A1 (fr) 1976-07-30
US3974443A (en) 1976-08-10

Similar Documents

Publication Publication Date Title
DE2554536C2 (de) Verfahren zum Bestimmen der Breite und/oder des Schichtwiderstandes von flächenhaften Leiterzügen integrierter Schaltungen
DE2421111A1 (de) Anordnung und verfahren zum feststellen und messen der ausrichtung oder fehlausrichtung zwischen zwei gegenstaenden
DE69738435T2 (de) Magnetischer stromsensor
DE69230229T2 (de) Verfahren für die Ätzung und/oder Einebung eines mehrschichtigen Halbleitersubstrats
DE3630393C2 (de) Widerstandsthermometer
DE1614872C3 (de) Halbleiteranordnung
DE2429026A1 (de) Verfahren zum kopieren von duennfilmmustern auf einem substrat und vorrichtung zur durchfuehrung des verfahrens
DE2439795A1 (de) Verfahren und einrichtung zum feststellen der beendigung des aetzvorganges beim abaetzen von oxydschichten auf halbleiteroberflaechen
DE4203410A1 (de) Lithografievorrichtung
EP0105961A1 (de) Verfahren zum Messen der abgetragenen Schichtdicke bei subtraktiven Werkstückbearbeitungsprozessen
DE69326269T2 (de) Herstellungsverfahren von Kontaktöffnungen in integrierten Schaltungen
DE69935291T2 (de) Verfahren zur Optimierung von Metall-CMP-Prozessen
DE2803732A1 (de) Pruefverfahren fuer integrierte halbleiteranordnungen
DE102005009071B4 (de) Verfahren zur Prozesssteuerung
DE10108915A1 (de) Elektromigrations-Teststruktur zur Erfassung einer Zuverlässigkeit von Verdrahtungen
DE69216223T2 (de) Verfahren zum Messen des Grades der Planheit einer dielektrischen Schicht in einer integrierten Schaltung und integrierter Schaltung mit einer Anordnung zur Durchführung dieses Verfahrens
DE1590768A1 (de) Duennfilmwiderstaende und Verfahren zum Herstellen derselben
DE3832660C2 (de)
DE69226234T2 (de) Verfahren zur Herstellung metrologischen Strukturen besonders geeignet für die Bestimmung der Präzision in Vorrichtungen, die den Abstand auf bearbeiteten Substraten messen
DE3628015A1 (de) Verfahren und vorrichtung zum entwickeln eines musters
DE3617770C2 (de)
DE2553385A1 (de) Verfahren zum herstellen von praezisen mustern in duennen metallisierungen auf kunststoffolien
WO2006053543A1 (de) Elektrische messung der dicke einer halbleiterschicht
DE10234956B4 (de) Verfahren zum Steuern des chemisch mechanischen Polierens von gestapelten Schichten mit einer Oberflächentopologie
DE102018008286A1 (de) Thermischer Gassensor, Verfahren zur Messung der Temperaturleitfähigkeit eines Gases oder Gasgemischs und Verfahren zur Messung der Wärmeleitfähigkeit eines Gases oder Gasgemischs

Legal Events

Date Code Title Description
OD Request for examination
8128 New person/name/address of the agent

Representative=s name: NEULAND, J., DIPL.-ING., PAT.-ASS., 7030 BOEBLINGE

D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee