DE2554536C2 - Verfahren zum Bestimmen der Breite und/oder des Schichtwiderstandes von flächenhaften Leiterzügen integrierter Schaltungen - Google Patents
Verfahren zum Bestimmen der Breite und/oder des Schichtwiderstandes von flächenhaften Leiterzügen integrierter SchaltungenInfo
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Description
<H,_ Vi W1 ,v -Vx W1 .v
Vx-V1
in welcher V1, V2 die Spannungsabfälle zwischen den Meßpunkten der beiden Leiterzüge sind, ermittelt wird
und/oder der Schichtwiderstand rs des Leiterzugmaterials aus der Beziehung
1 (W, N-W1N) V1V2
s LI V1-Vx
ermittelt wird, in welcher L der Abstand der Meßpunkte auf den Leiterzügen und / der Strom ist.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die parallelen Leiterzüge (16, 18) direkt
nebeneinander und mit ähnlicher Breite (Wx, W2) auf eine die Oberfläche des Halbleiterplättchens
bedeckende Isolierschicht (12) aufgebracht werden.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Leiterzüge (16,18) über streifenförmige
Anschlußbereiche (22, 24, 26; 28, 30,32) mit Sondenelektroden (46,48; 52, 54; 58, 60) verbunden
werden.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Testmuster (14) im
Schnittbereich der die Halbleiterplättchen (10) zerteilenden Werkzeuge angeordnet werden.
Die Erfindung betrifft ein Verfahren zum Bestimmen der Breite flächenhafter elektrischer Leiterzüge
integrierter Schaltungen und/oder des Schichiwiderstandes der Leiterzüge auf einem Haibieiterpiättchcn mii
Hilfe von Spannungs- und Strommessungen.
Bei der Herstellung von integrierten Schaltungen auf Halbleiterplättchen werden innerhalb oder auf der Oberfläche
eines Halbleiterkörpers, der beispielsweise aus Silizium besteht, Leiterzüge gebildet. Die innerhalb des
Halbleiterkörpers verlaufenden Leiterzüge werden gewöhnlich dadurch hergestellt, daß ein Dotierungsstoff,
wie Bor oder Arsen, in hoher Konzentration durch eine Maske mit einem vorgegebenen Muster in den Halbleiterkörper
hineindiffundiert wird. Die Leiterzüge üuf der Oberfläche des Halbleiterkörpers werden gewöhnlich
über eine die Halbleiteroberfläche bedeckenden Isolierschicht aus einer leitenden Schicht, beispielsweise
Aluminium oder hochdotiertes Poly-Silizium, gebildet. Die Breite und die Länge der Leiterzüge, die auf der Isolierschicht
gebildet werden, werden zunächst durch das Muster der Maske bestimmt. Sie werden aber auch
durch den verwendeten Fotolack und die jeweiligen Bedingungen beim Ätzen beeinflußt.
Beim Entwerfen von integrierten Halbleiterschaltungen wird der Breite der in oder auf dem Halbleiterkörper
gebildeten Leiterzüge im Hinblick auf ein erfolgreiches Arbeiten der Schaltung eine besondere Bedeutung
beigemessen. Für jeden Leiterzug wird eine optimale Breite beim Entwurf ermittelt. Diese Soll-Breite eines
Leiterzuges kann jedoch nur erreicht werden, wenn durch alle Verfahrensschritte der Fertigungslinie hindurch
perfekt gearbeitet wird. Es ist jedoch bekannt, daß die Masken, die zur Bildung der Leiterzüge von integrierten
Schaltungen hergestellt werden, oft von den vorgegebenen Werten abweichen. Dies hat seine Ursache z. B. in
Über- oder Unterbelichtungen des Fotolacks während der Maskenherstellung. Es ist auch bekannt, daß, selbst
wenn die Maske die vorgegebene Linienbreite besitzt, durch Über- oder Unterätzen der leitenden Schicht
Leiterzüge erzeugt werden, die entweder zu dünn oder zu breit sind im Vergleich mit dem Soll-Wert der Linienbreite.
Leiterzüge mit Abweichungen vom Soll-Wert der Breite können infolge von Kurzschlüssen, Unterbrechungen
oder abweichenden Widerstandswerten die Zuverlässigkeit der Schaltung in Frage stellen und
sollten daher während der Herstellung der integrierten Schaltung so früh als möglich entdeckt werden können.
Eine weitere, wichtige, charakteristische Größe der Leiterzüge bei integrierten Halbleiterschaltungen ist der
Widerstand tier Leiterzüge, besonders derjenigen Leiterzüge, die aus dotiertem Poly-Silizium oder durch Diffusion
in den Halbleiterkörpern gebildet wurden. Leiterzüge mit falschen Widerstandswerten können ebenso die
Wirkungsweise und die Zuverlässigkeit der Schaltung in Frage stellen.
Die Bestimmung der Größe der Abweichung der Breite des Leiterzuges vom Soll-Wert der Breite und des
tatsächlich erreichten Widerstandes des Leitungszuges vom Soll-Wert können in einem frühen Stadium der
Fertigung bei der Herstellung der integrierten Schaltungen zur Vorhersage über die Funktionsfähigkeit der
Schaltungen dienen.
Zur Bestimmung der charakteristischen Größen von Leiterzügen, Schichten oder Halbleiterkörpern sind
bereits zahlreiche Verfahren bekannt. In der US-PS 36 50 020 ist ein Verfahren beschrieben, bei dem eine Maske
mit einem V-förmigen Muster dazu benutzt wird, um während des Herstellungsprozesses der integrierten Schaltung
das Ausmaß der seitlichen und vertikalen Diffusion von Bereichen eines Transistors zu überwachen wobei
das Ätzen des Oxyds und die Definition der Maske ebenfalls während der Herstellung überwacht werden. Die
Basisweite eines Transistors wird nach einem in der US-PS 34 65 427 beschriebenen Verfahren in der Weise
ermittelt, daß der Flächenwiderstand des Basismaterials ermittelt wird, und nach einem in der US-PS 34 40 715
beschriebenen Verfahren in der Weise, daß die Stromverstärkung in einem Testtransistor bestimmt wird. Bei
einem durch die US-PS 32 87 637 bekannten Verfahren wird der Widerstand von dünnen Halbleiterschichten
dadurch ermittelt, daß dia zu untersuchende Schicht zwischen zwei parallele, plattenförmige Elektroden
gebracht und ^in hochfrequenter Strom durch die Schicht geschickt wird. Dabei wird der Spannungsabfall an der
Schicht in Abhängigkeit von der Frequenz untersucht. Es sind auch viele optische Systeme bekannt, die zur
Bestimmung der Breiten der Leiterzüge dienen. Ferner wird nach einem durch die US-PS 38 08 527 bekannten
Verfahren jeder Fe'äer in der Maskenjustierung während der Herstellung der integrierten Schaltungen durch
Messen von Sp^anungen in einem Teststromkreis ermittelt.
Aufgabe der Erfindung ist es, ein Verfahren anzugeben, mit dem durch Messen elektrischer Größen die Breite
der Leiterzüge unabhängig vom elektrischen Widerstand oder der Widerstand unabhängig von der Leiterbreite
oder beide Werte gleichzeitig ermittelt werden können. Das Verfahren soll schneller sein als die optischen Verfahren,
es soll außerdem ohne großen Aufwand genau und automatisch arbeiten.
Gemäß der Erfindung wird diese Aufgabe bei einem Verfahren der eingangs genannten Art dadurch gelöst,
daß auf das Halbleiterplättchen ein Testmuster aus zwei in Reihe geschalteten, parallel zueinander
angeordneten Leiterzügen mit voneinander verschiedener Breite (W1, W2) aufgebracht wird, vr:i daß aus dem
an beiden Leiterzügen beim Durchfließen eines konstanten Stromes (/) gemessenen Spannungsabfall zwischen
zwei in einem bestimmten Abstand (L) anj>3ordneten Meßpunkten die gesuchte Abweichung A W der Breite
W, W1) der Leiterzüge von den Sollwerten (WVv, W2n) aus der Beziehung
Λ w „ ViW1nVxW1n
Vi-V2
in welcher V1, V2 die Spannungsabfalle zwischen den Meßpunkten der beiden Leiterzüge sind, ermittelt wird
und/oder der Schichtwiderstand rs des Leiterzugmaterials aus der Beziehung
= _L (W1n-W2n)V1 V2
s LI V2-V,
s LI V2-V,
ermittelt wird, in welcher L der Abstand der Meßpunkte auf den Leiterzügen und / der Strom ist.
In vorteilhafter Weise werden die parallelen Leiterzüge direkt nebeneinander und mit ähnlicher Breite auf
eine die Oberfläche des Halbleiterplättchens bedeckende Isolierschicht aufgebracht. Vorteilhaft ist es ferner,
daß die Leiterzüge streifenförmige Anschlußbereiche mit Sondenelektroden verbunden werden, und daß die
Textmuster im Schnittbereich der die Halbleiterplättchen zerteilenden Werkzeuge angeordnet werden.
Die Erfindung wird anhand eines durch die Zeichnungen erläuterten Ausführungsbeispieles beschrieben.
Es zeigt
Fig. 1 in schematischer Darstellung ein Halbleiterplättche τ mit dem darauf angeordneten Testmuster und
den Meßgeräte η zur Durchführung des Verfahrens, und
Fig. 2 einen Schnitt entlang der Linie 2-2 in Fig. 1.
In den Figuren ist mit 10 ein Ausschnitt aus einem Halbleiterplättchen, beispielsweise aus Silizium, bezeichnet,
auf welchem eine Isolierschicht 12, beispielsweise aus Siliziumdioxyd, aufgebracht ist. Auf der Isolierschicht
isi ein Testmuster 14 aus leitendem Material, beispielsweise aus Aluminium, gebildet und vorzugsweise
in einem Schnittbereich des die Halbleiterplättchen zerteilenden Werkzeugs angeordnet. Das leitende Testmuster
14 besteht aus einem ersten Leiterzug J.6 mit der Breite W1 und einem zweiten Leiterzug 18 mit der
Breite W2 und einer Verbindungsleitung 20, durch welche die beiden Leiterzüge 16 und 18 in Reihe geschaltet
werden. Das leitende Tcstmuster 14 enthält ferner die streifenförmigen Anschlußbereiche 22,24,26,28,30 und
32 für die Sondenelektroden. Die Verbindungsstücke 34 und 36 verbinden die Sondenanschlüsse 24 und 26 mit
dem ersten Leiterzug 16. Die Verbindungsstücke 34 und 36 sind so angeordnet, daß ihre Kontaktpunkte mit dem
Leiterzug 16, den Abstand L haben. Die Verbindungsstücke 38 und 40 verbinden die Sondenanschlüsse 28 und
30 mit dem zweiten Leiterzug 18. Die Verbindungsstücke 38 und 40 sind bezüglich ihrer Kontaktpunkte mit dem
Leiterzug 18 so angeordnet, daß ihr Abstand ebenfalls L beträgt.
Bekanntlich können Leiterzüge entsprechend dem Testmuster 14 aus Aluminium durch Aufdampfen oder
kathodisches Aufstäuben einer Aluminiumschicht in der gewünschten Dicke auf der Isolierschicht 12 und
anschließendes Maskieren einer auf die Aluminiumschicht aufgebrachten Fotolackschicht gebildet werden.
Danach werden die zu belichtenden Bereiche des Fotolacks mit einer elektromagnetischen Strahlung bestrahlt,
und mit Hilfe eines Ätzmittels werden zur Bildung des Testmusters 14 die nicht benötigten Bereiche der
Aluminiumschicht aurgelöst.
Die Masken zur Herstellung der leitenden Muster werden gewöhnlich aus einer auf einer Glas-Uiit jrlage aufgebrachten
Chromschicht gebildet unter Anwendung von Fotolack und geeigneter Bestrahlung. Über- oder
Unterbelichtung des Fotolacks auf der Maske verursacht Schwankungen in der Breite der Leiterzüge gegenüber
dem durch den Entwurf geplanten Soll-Wert. Außerdem verursacht Über- odei Unterätzen des Chroms ebenso
Schwankungen in der Breite der Leiterzüge gegenüber dem Soll-Wert. Wesentliche Schwankungen der Breite
der Leiterzüge des aus /aluminium bestehenden Testmusters werden häufig dadurch verursacht, daß beim Gebrauch
dieser Masken über der Aluminiumschicht diese Aluminiumschicht entweder über- oder unterätzt wird.
Durch das hier beschriebene Verfahren werden die Schwankungen A W der Soll-Breite Ws der Leiterzüge,
beispielsweise die Leiterzüge 16 und 18 des Testmusters 14 in Fig. I, die in demselben Verfahrensschritt hergestellt
wurden, unter Ausnutzung bestimmter Spannungs-Beziehungen des Testmusters 14 in Verbindung mit
bekannten, konstanten Werten überwacht.
Es ist bekannt, daß ein Leiterzug den Widerstand /?=/·,· LI W besitzt, wobei R der elektrische Widerstand,/·,
der Schichtwiderstand, L die Länge des Leiterzuges und W die Breite des Leiterzuges bedeutet.
Zur Bestimmung der Schwankungen der Breiten der Leiterzüge 16 und 18 des Testmusters 14 gegenüber der
Soll-Breite wird ein Strom von einer Spannungsquelle 42 durch einen Strommesser 44, eine Meßsonde 46, den
Leiterzug 16, die Verbindung 20, den Leiterzug 18 und eine Meßsonde 48 zur Masse geleitet. Durch ein VoIlmeter
50, das mit dem Anschlußbereich 24 durch eine Sonde 52 und mit dem Anschlußbereich 26 durch eine
Sonde 54 verbunden ist, wird die Spannung F24.:(, zwischen den Anschlußbereichen 24 und 26, d. h. der Spannungsabfall
an der Strecke L des ersten Leiterzuges 16 gemessen. Mit einem Voltmeter 56, das mit dem Sondenanschluß
26 durch eine Sonde 58 und mit dem Sondenanschluß 30 durch eine Sonde 60 verbunden ist, wird der
Spannungsabfall K21i__i0 zwischen den Anschlüssen 28 und 30, d. h. der Spannungsabfall an der Strecke L des
zweiten Leiterzuges 18 gemessen.
Der Widerstand der Strecke L des Leiterzuges 16 beträgt:
R
-
und der Widerstand der Strecke L des Leiterzuges 18 beträgt:
wobei / der gemeinsame Strom ist, der durch die Leiterzüge J6 und 18 Hießt.
Der Widerstand Λ24.26 ist auch gleich /·, · LIW1, und der Widerstand /?3s-.io 'st gleich rs ■ LIW2, wobei r5 der
Schichtwiderstand der Leiterzüge 16 und 18, W1 die tatsächliche Breite des Leiterzuges 16 und W2 die tatsächliche
Breite des Leiterzuges 18 ist. Infolgedessen ist /?,4_;>6 W1 = R5 ■ L und R2i.\0 W2 = rs ■ L und daher:
R2i-;b Wt = /?28-jo W2. Wenn die Breite W1 einen ähnlichen Wert hat wie die Breite W1 und die Leiterzüge 16 und
18 dicht beieinanderliegen, kann die Schwankung A W1 in der Breite des Leiterzuges 16 und die Schwankung
Δ W2 in der Breite des Leiterzuges 18 als gleich angesehen werden und daher mit Δ W2 in der Breite des Leiterzuges
18 als gleich angesehen werden und daher mit Δ W bezeichnet werden. Daher ist
A24.,,, (W^ s+Δ W) = /?:s_3o (W2 ν + AW),
s)
wobei W1 v und W2 ^, die Sollwerte der Breiten der Leiterzüge 16 und 18 bedeuten.
Wenn die Sollwerte der Breiten der Leiterzüge 16 und 18 bekannt sind, können die tatsächlichen Breiten der
Leiterzüge 16 und 18 leicht bestimmt werden, indem die Spannungen K24_26 und K28^0 gemessen werden,
danach Δ W ermittelt wird und schließlich Δ W zum Soll-Wert der breiten der Leiterzüge addiert oder von
diesem Wert subtrahiert wird. In der Praxis beträgt de Soll-Wen der Breite des Leiterzuges 16 beispielsweise
2,5 um, und die Breite des Leiterzuges 18 kann z. B. 5 am betragen. Typische Schwankungen in den Breiten
dieser Leiterzüge können ±A W =0,5-2,0 μηι betragen. Der durch die Maske verursachte Beitrag zu der
Schwankung in der Breite der Leiterzüge ist im allgemeinen klein, jedoch nicht vemachlässigbar im Vergleich
mit den Schwankungen, die beispielsweise durch Über- oder Unterätzen des Leiterzuges aus Aluminium auf 1er
Isolierschicht \i verursacht werden.
Aus dem vorstehenden ist ersichtlich, daß das Messen der Breiten der Leiterzüge schnell, genau und ohne
großen Aufwand ohne die Verwendung von mühsam zu handhabenden optischen Geräten durchführbar ist. Es
ist weiter zu ersehen, daß mit diesem Verfahren leicht eine statische Basis für eine verbesserte Steuerung der
herzustellenden Leiterzüge erstellt werden kann.
Das Verfahren kann auch dazu verwendet weden, den Schichtwiderstand der Leitungen 16 und 18 zu
bestimmen, da
Wt, + AW = -^-L,
0U «24-26
und
W1n + AW = JI-L
W1n + AW = JI-L
Λ28-3Ο
Daher ist
Δ w = 4 —
("24-J6
Es ist zu bemerken, daß der Schichtwiderstand /\ unabhängig ist von den Schwankungen in der Breite der
Leiterzüge, aber daß er gleichzeitig mit den Schwankungen der Breiten der Leiterzüge erhalten werden kann. 15
Leiterzüge, aber daß er gleichzeitig mit den Schwankungen der Breiten der Leiterzüge erhalten werden kann. 15
Das Testmuster 14 kann anstelle aus Aluminium ebenso aus einem anderen leitenden Material bestehen.
Es kann auch als dotiertes Poly-Silizium auf die Oberfläche des Halbleiterkörpers aufgebracht oder in den Halbleiterkörper hineindiffundiert sein. Die Leiterzüge 16 und 18 können anstelle der Verbindung 20 auch durch die
Testeinrichtung wahlweise miteinander verbunden werden.
Es kann auch als dotiertes Poly-Silizium auf die Oberfläche des Halbleiterkörpers aufgebracht oder in den Halbleiterkörper hineindiffundiert sein. Die Leiterzüge 16 und 18 können anstelle der Verbindung 20 auch durch die
Testeinrichtung wahlweise miteinander verbunden werden.
Hierzu 1 Blatt Zeichnungen
Claims (1)
1. Verfahren zum Bestimmen der Breite flächenhafter elektrischer Leiterzüge integrierter Schaltungen
und/oder des Schichtwiderstandes der Leiterzüge auf einem Halbleiterplättchen mit Hilfe von Spannungs-
und Strommessungen, dadurch gekennzeichnet,
daß auf das Halbleiterplättchen (10) ein Testmuster (14) aus, zwei in Reihe geschalteten, parallel zueinander
angeordneten Leiterzügen (16, 18) mit voneinander verschiedener Breite (Wx, W2) aufgebracht wird, und
daß aus dem an beiden Leiterzügen (16, 18) beim Durchfließen eines konstanten Stromes / gemersenen
Spannungsabfall zwischen zwei in einem bestimmten Abstand (Z.) angeordneten Meßpunkten (34,36; 38,
40), die gesuchte Abweichung Δ W der Breite (Wx, W1) der Leiterzüge von den Sollwerten (Wx s, W2n) aus
der Beziehung
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Application Number | Priority Date | Filing Date | Title |
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DE (1) | DE2554536C2 (de) |
FR (1) | FR2296852A1 (de) |
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- 1975-12-15 GB GB51204/75A patent/GB1479869A/en not_active Expired
- 1975-12-23 JP JP50152964A patent/JPS5845816B2/ja not_active Expired
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Publication number | Publication date |
---|---|
FR2296852B1 (de) | 1978-05-12 |
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Legal Events
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---|---|---|---|
OD | Request for examination | ||
8128 | New person/name/address of the agent |
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D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |