CN113707723B - 基于伪沟道的半导体器件及其制作方法 - Google Patents

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Abstract

本申请公开了一种基于伪沟道的半导体器件及其制作方法，所述半导体器件包括：半导体衬底，具有相对的第一表面和第二表面；设置于所述第一表面的外延层；设置于所述外延层背离所述第一表面内的阱区、第一JFET区和第二JFET区；设置于所述阱区背离所述半导体衬底表面内的源区；其中，所述第一JFET区和所述第二JFET区内均具有多个第一离子注入区；同一JFET区内，多个所述第一离子注入区在第一方向上依次排布；所述第一方向平行于所述半导体衬底，且垂直于所述第一JFET区和所述第二JFET区的连线方向。应用本发明提供的技术方案，通过在JFET区内依次注入B离子，可以有效降低JFET表面的电场，防止器件失效，同时还可以提高器件的导通电流能力。

Description

基于伪沟道的半导体器件及其制作方法
技术领域
本发明涉及半导体制作技术领域，尤其是涉及一种基于伪沟道的半导体器件及其制作方法。
背景技术
长久以来，Si材料一直在半导体领域占据着主导地位，并应用于高温、高频电路当中。但随着技术的进步和应用领域的扩展，Si基器件越来越难以胜任更苛刻的环境和更高性能的要求，于是人们把目光转向宽禁带半导体。SiC材料被认为是很有潜力的第三代半导体材料，SiC材料具有比Si材料更高的击穿场强、更高的载流子饱和速度和更高的热导率，使SiC电力电子器件比Si的同类器件具有关断电压高、导通电阻小、开关频率高、效率高和高温性能好的特点。SiC材料在比较苛刻的条件下，比如高温、高频、尤其是在大功率和高辐射条件下仍有着非常优越的性能，因此在未来的航空航天、通讯、电力、军事等应用领域有着比其他半导体材料更为广阔的应用前景。
随着SiC材料技术的不断发展，SiC功率器件发展迅速。SiC MOSFET器件具有开关速度快、导通电阻小等优势，且在较小的漂移区厚度（相对于Si材料）下可以实现较高的击穿电压水平，可以大大减小功率开关模块的体积，并降低能耗，在功率开关、转换器等应用领域中优势明显。
目前，当SiC MOSFET器件工作在反向关闭的状态时，电场容易集中在JFET（Junction FET，结型场效应晶体管）区，且JFET区表面中部是最强的。而JFET区上面的栅氧，会因为电场集中而击穿失效，从而导致器件失效。而通常除了反向关闭状态的耐压（击穿电压）外，最重要的参数就是导通电阻，为了降低器件的导通电阻，通常会增加一次JFET区掺杂。但是现有技术中，JFET区的掺杂采用中心注入的方式，会导致电场进一步在JFET区表面集中，增加器件失效的风险。
发明内容
有鉴于此，本发明提供了一种基于伪沟道的半导体器件及其制作方法，通过在JFET区内依次注入B离子，可以有效降低JFET表面的电场，防止器件失效，同时还可以提高器件的导通电流能力。
为实现上述目的，本发明提供如下技术方案：
一种基于伪沟道的半导体器件，包括：
半导体衬底，所述半导体衬底具有相对的第一表面和第二表面；
设置于所述第一表面的外延层；
设置于所述外延层背离所述第一表面内的阱区、第一JFET区和第二JFET区；在平行于所述半导体衬底的方向上，所述阱区位于所述第一JFET区和所述第二JFET区之间；
设置于所述阱区背离所述半导体衬底表面内的源区；
其中，所述第一JFET区和所述第二JFET区内均具有多个第一离子注入区，所述第一离子注入区用于降低所述第一JFET区和所述第二JFET区表面的电场；同一JFET区内，多个所述第一离子注入区在第一方向上依次排布；所述第一方向平行于所述半导体衬底，且垂直于所述第一JFET区和所述第二JFET区的连线方向。
优选的，在上述的半导体器件中，所述第一离子注入区的掺杂类型与所述阱区的掺杂类型相同，且所述第一离子注入区的掺杂浓度小于所述阱区的掺杂浓度。
优选的，在上述的半导体器件中，所述第一离子注入区为P型轻掺杂。
优选的，在上述的半导体器件中，所述第一离子注入区为B离子注入区。
优选的，在上述的半导体器件中，所述B离子注入区背离所述半导体衬底的表面上还具有漂移层，所述漂移层用于保证所述半导体器件的击穿电压能力；
其中，所述漂移层的掺杂类型与所述B离子注入区的掺杂类型相反，所述漂移层的掺杂浓度小于所述B离子注入区的掺杂浓度。
优选的，在上述的半导体器件中，在同一JFET区内，两个所述第一离子注入区之间还具有第二离子注入区；
其中，所述第二离子注入区的注入深度大于所述第一离子注入区的注入深度；所述第二离子注入区和所述第一离子注入区的掺杂类型相同，且所述第二离子注入区的掺杂浓度大于所述第一离子注入区的掺杂浓度。
优选的，在上述的半导体器件中，所述外延层背离所述半导体衬底的一侧表面具有第一区域、第二区域和第三区域，所述第三区域位于所述第一区域和所述第二区域之间，所述半导体器件还包括：
设置在所述外延层背离所述半导体衬底一侧的第一栅极、第二栅极以及源极，所述第一栅极位于所述第一区域，所述第二栅极位于所述第二区域，所述源极具有位于所述第一栅极和所述第二栅极之间的第一部分，所述第一部分与所述源区接触；
设置在所述第二表面的漏极。
本发明还提供一种基于伪沟道的半导体器件的制作方法，所述制作方法包括：
提供一半导体衬底，所述半导体衬底具有相对的第一表面和第二表面；
在所述第一表面形成外延层；
在所述外延层背离所述第一表面内形成阱区、第一JFET区和第二JFET区；在平行于所述半导体衬底的方向上，所述阱区位于所述第一JFET区和所述第二JFET区之间；
在所述阱区背离所述半导体衬底表面内形成源区；
其中，所述第一JFET区和所述第二JFET区内均具有多个第一离子注入区，所述第一离子注入区用于降低所述第一JFET区和所述第二JFET区表面的电场；同一JFET区内，多个所述第一离子注入区在第一方向上依次排布；所述第一方向平行于所述半导体衬底，且垂直于所述第一JFET区和所述第二JFET区的连线方向。
优选的，在上述的制作方法中，在所述第一离子注入区背离所述半导体衬底的表面上还设置有漂移层，所述漂移层用于保证所述半导体器件的击穿电压能力；
其中，所述漂移层的掺杂类型与所述第一离子注入区的掺杂类型相反，所述漂移层的掺杂浓度小于所述第一离子注入区的掺杂浓度。
优选的，在上述的制作方法中，所述漂移层的形成方法，包括：对所述第一离子注入区进行不小于1400℃，且不高于1600℃的高温氧化。
通过上述描述可知，本发明技术方案提供的基于伪沟道的半导体器件及其制作方法中，通过在JFET区内依次注入P型离子，所述P型离子可以为B离子，随着B离子的注入，当漏极接高电压，源极接低电压时，在JFET区的电场线会有部分在P型离子区域终结掉，P型离子区域会耗尽，从而降低JFET表面的电场，保护表面的栅氧化层，防止栅氧击穿，防止器件失效。进一步的，通过对所述B离子进行不小于1400℃，且不高于1600℃的高温氧化，以使得在B离子表面形成N型薄漂移层，该N型薄漂移层的形成可以提高器件的导通电流能力。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为一种传统半导体器件的结构示意图；
图2为一种传统半导体器件的切面图；
图3为本发明实施例提供的一种基于伪沟道的半导体器件的结构示意图；
图4为图3所示半导体器件中掺杂部分的俯视图；
图5为图4所示半导体器件中在1位置的切面图；
图6为图4所示半导体器件中在2位置的切面图；
图7为本发明实施例提供的一种基于伪沟道的半导体器件的切面图；
图8为本发明实施例提供的另一种基于伪沟道的半导体器件的切面图；
图9为本发明实施例提供的另一种基于伪沟道的半导体器件的结构示意图；
图10为图9所示半导体器件中掺杂部分的俯视图；
图11为图10所示半导体器件中在3位置的切面图；
图12为本发明实施例提供的又一种基于伪沟道的半导体器件的结构示意图；
图13为图12所示半导体器件中掺杂部分的俯视图；
图14为图13所示半导体器件中在4位置的切面图；
图15为本发明实施例提供的一种JFET区中掺杂离子浓度和注入深度的曲线图；
图16-图22为本发明实施例提供的一种基于伪沟道的半导体器件的制作方法工艺流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
SiC功率MOSFET是一种单极型电压控制器件，主要应用在电源、功率处理系统中，起着控制电能变换的作用。相对于传统Si基功率器件，SiC器件更容易实现高压、低损耗和高功率密度，因而逐渐成为市场的主流。
如图1和图2所示，图1为一种传统半导体器件的结构示意图，图2为一种传统半导体器件的切面图。所述半导体器件包括：半导体衬底11，具有相对的第一表面和第二表面，设置于所述第一表面的外延层12，设置于所述外延层12内的阱区13、第一JFET区01和第二JFET区02，设置于所述阱区13内的源区14，设置于所述阱区13与所述源区14内的P型欧姆接触层15，设置于外延层12背离所述半导体衬底11表面上的栅氧化层16，设置于所述栅氧化层16背离所述外延层12表面上的栅极17，设置于所述栅极17背离所述栅氧化层16表面以及侧壁的隔离介质层18，设置于所述隔离介质层18表面的源极19以及设置于所述第二表面的漏极（未示出）。
该方式中，当器件工作在反向关闭的状态时，电场容易集中在JFET区，且JFET区表面中部是最强的。而JFET区上面的栅氧化层16，会因为电场集中而击穿失效，从而器件失效。而通常除了反向关闭状态的耐压外（击穿电压），最重要的参数就是导通电阻，为了降低器件的导通电阻，通常会增加一次JFET区掺杂。但是，JFET区的掺杂，会导致电场进一步在JFET区表面集中，增加器件失效的风险。传统的抑制方法包括中心注入等，通常以牺牲JFET区域有效面积或者有效沟道数量为前提。
有鉴于此，本发明在现有半导体器件的基础上，提出了一种基于伪沟道的半导体器件及其制作方法，通过在JFET区交替注入与外延层掺杂类型相反的轻掺杂的离子类型（通常是N型的外延层，注入P型的离子），并且与表面有非常薄的漂移层（积累层，形成积累型沟道或低阈值沟道），即伪沟道结构。这种结构一方面低掺杂的P型离子能分担JFET区的表面电场对栅氧化层的影响以及导通时对JFET区有效导流面积的影响，另一方面由于伪沟道的存在，可在附加电阻较小的前提下连通JFET区与沟道区，避免了对沟道的影响。
其中，所述半导体器件包括：
半导体衬底，所述半导体衬底具有相对的第一表面和第二表面；
设置于所述第一表面的外延层；
设置于所述外延层背离所述第一表面内的阱区、第一JFET区和第二JFET区；在平行于所述半导体衬底的方向上，所述阱区位于所述第一JFET区和所述第二JFET区之间；
设置于所述阱区背离所述半导体衬底表面内的源区；
其中，所述第一JFET区和所述第二JFET区内均具有多个第一离子注入区，所述第一离子注入区用于降低所述第一JFET区和所述第二JFET区表面的电场；同一JFET区内，多个所述第一离子注入区在第一方向上依次排布；所述第一方向平行于所述半导体衬底，且垂直于所述第一JFET区和所述第二JFET区的连线方向。
通过上述描述可知，本发明技术方案提供的基于伪沟道的半导体器件及其制作方法中，通过在JFET区内依次注入P型离子，所述P型离子可以为B离子，随着B离子的注入，当漏极接高电压，源极接低电压时，在JFET区的电场线会有部分在P型离子区域终结掉，P型离子区域会耗尽，从而降低JFET表面的电场，保护表面的栅氧化层，防止栅氧击穿，防止器件失效。进一步的，通过对所述B离子进行不小于1400℃，且不高于1600℃的高温氧化，以使得在B离子表面形成N型薄漂移层，该N型薄漂移层的形成可以提高器件的导通电流能力。
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本申请作进一步详细的说明。
参考图3-图6，图3为本发明实施例提供的一种基于伪沟道的半导体器件的结构示意图，图4为图3所示半导体器件中掺杂部分的俯视图，图5为图4所示半导体器件中在1位置的切面图，图6为图4所示半导体器件中在2位置的切面图。其中，图4仅体现了掺杂部分，并且在JFET区中P-上面的漂移层没体现。
如图3-图6所示，所述半导体器件包括：
半导体衬底21，所述半导体衬底21具有相对的第一表面和第二表面；其中，所述半导体衬底21可以为SiC衬底，且所述半导体衬底21可以为N型重掺杂；
设置于所述第一表面的外延层22；所述外延层22可以为SiC层，且所述外延层22可以为N型轻掺杂；
设置于所述外延层22背离所述第一表面内的阱区23、第一JFET区26和第二JFET区27；在平行于所述半导体衬底21的方向上，所述阱区23位于所述第一JFET区26和所述第二JFET区27之间；其中，所述阱区23可以为P型掺杂，所述第一JFET区26和所述第二JFET区27可以为N型轻掺杂；
设置于所述阱区23背离所述半导体衬底21表面内的源区24；所述源区24可以为N型重掺杂；
设置于所述阱区23和所述源区24内的欧姆接触层25；所述欧姆接触层25可以为P型重掺杂；
其中，所述第一JFET区26和所述第二JFET区27内均具有多个第一离子注入区28，所述第一离子注入区28用于降低所述第一JFET区26和所述第二JFET区27表面的电场；同一JFET区内，多个所述第一离子注入区28在第一方向上依次排布；所述第一方向平行于所述半导体衬底21，且垂直于所述第一JFET区26和所述第二JFET区27的连线方向。
进一步的，所述外延层22背离所述半导体衬底21的一侧表面具有第一区域10、第二区域20和第三区域30，所述第三区域30位于所述第一区域10和所述第二区域20之间；
其中，所述半导体器件还包括：
设置在所述外延层22背离所述半导体衬底21一侧的第一栅极36、第二栅极32以及源极34，所述第一栅极36位于所述第一区域10，所述第二栅极32位于所述第二区域20，所述源极34具有位于所述第一栅极36和所述第二栅极32之间的第一部分，所述第一部分与所述源区24以及所述欧姆接触层25接触；其中，所述源极34还具有位于所述第一区域10的第二部分和位于所述第三区域30的第三部分；
设置在所述外延层22背离所述半导体衬底21一侧表面的第一栅氧化层35和第二栅氧化层31；所述第一栅氧化层35位于所述第一区域10，且所述第一栅极36位于所述第一栅氧化层35背离所述外延层22的一侧表面；所述第二栅氧化层31位于所述第二区域20，且所述第二栅极32位于所述第二栅氧化层31背离所述外延层22的一侧表面；其中，所述第一栅氧化层35和所述第二栅氧化层31均可以为二氧化硅层；
设置在所述第一栅极36背离所述第一栅氧化层35的一侧表面以及侧壁的第一隔离介质层37；所述第一隔离介质层37可以为二氧化硅层；
设置在所述第二栅极32背离所述第二栅氧化层31的一侧表面以及侧壁的第二隔离介质层33；所述第二隔离介质层33可以为二氧化硅层；
设置在所述第二表面的漏极（图中未示出）。
本发明方案中，通过在第一JFET区26和第二JFET区27内依次注入第一离子注入区28，当漏极接高电压，源极34接低电压时，在第一JFET区26和第二JFET区27的电场线会有部分在第一离子注入区28终结掉，第一离子注入区28会耗尽，从而可以降低第一JFET区26和第二JFET区27表面的电场，保护表面的第一栅氧化层35和第二栅氧化层31，防止栅氧击穿，防止器件失效。
其中，所述第一离子注入区28的掺杂类型与所述外延层22的掺杂类型相反，且所述第一离子注入区28的掺杂浓度小于所述外延层22的掺杂浓度。例如，所述第一离子注入区28为P型掺杂，所述外延层22为N型掺杂；或者所述第一离子注入区28为N型掺杂，所述外延层22为P型掺杂。可以基于需求设定。
进一步的，所述第一离子注入区28的掺杂类型与所述阱区23的掺杂类型相同，且所述第一离子注入区28的掺杂浓度小于所述阱区23的掺杂浓度。
本发明实施例中，所述第一离子注入区28为P轻型掺杂，所述外延层22为N型轻掺杂，并且所述第一离子注入区28的掺杂浓度接近或略高于所述外延层22的掺杂浓度，但远低于阱区23的掺杂浓度。因P型离子的掺杂，可以使JFET区进行高浓度的N型掺杂，成为高掺杂区域，进一步降低导通电阻。
需要说明的是，此设计是为了在第一JFET区26和第二JFET区27中形成P-N-结，保证其在反偏时处于临界全耗尽状态。与传统半导体器件的P+N-结相比，P-N-结在0偏的自然耗尽状态下，N-区的耗尽区扩展的比较少，从而使得P型轻掺杂的第一离子注入区28对导通时的第一JFET区26和第二JFET区27的电阻影响比较少。同时P型轻掺杂不会影响跟第一离子注入区28相邻处的伪沟道开启（伪沟道的阈值电压较低），不会出现沟道电阻的增加。（而传统半导体器件中P+注入会阻断临近沟道的电流通路，导致有效沟道减少，从而增大沟道电阻，沟道电阻在SiC器件中不可忽略）。
本发明实施例中，所述第一离子注入区28可以为B（硼）离子注入区，用于注入B离子。
进一步的，在所述B离子注入区背离所述半导体衬底21的表面上还具有漂移层29，所述漂移层29可用于保证所述半导体器件的击穿电压能力。如图4所示，图中箭头直线表示电流流通路径，有漂移层29时，电流可以同时从漂移层29和第一JFET区26和第二JFET区27间流过，可以提高器件的导通电流能力，并保证半导体器件的击穿电压能力。
其中，所述漂移层29的掺杂类型与所述B离子注入区的掺杂类型相反（如B离子注入区为N型掺杂，漂移层29为P型掺杂），且所述漂移层29的掺杂浓度小于所述B离子注入区的掺杂浓度。
本发明实施例中，通过对B离子注入区进行高达1400℃或以上的高温氧化，出现氧化硅吸硼作用，使B离子注入区在表面的浓度极低，从而在B离子注入区和外延层22背离所述半导体衬底21的表面之间生成漂移层29，该漂移层29为一层纳米尺寸的N型掺杂的薄层，可以起到积累型伪沟道的作用。所谓“伪沟道”，指的是该积累或反型的沟道连通的并不是源极与漏极之间，或源极与JFET区之间，而是连接了传统沟道的末端与JFET区的区域，使本结构JFET区的P型掺杂部分也可形成电流通路。在施加栅压时，此层会从耗尽状态变成积累状态（或极低阈值的反型），增加电流的导通通道。同时，该氧化温度通常不高于1600℃，以不影响外延、P阱等结构内的其他杂质。
其他方式中，所述漂移层29也可以通过外延的方法形成，但是由于工艺过于复杂，传统沟道位置的质量也将难以保证。
本发明方案通过在第一JFET区26和第二JFET区27内依次注入B离子，是因为B离子在氧化硅中的固溶度为1020数量级，在SiC中的固溶度为1019数量级。即B离子在氧化硅的固溶度比在SiC中高。并且，B离子在1400℃及以上高温时，在SiC中的扩散系数大增，此时会出现氧化硅吸硼现象，在氧化硅和SiC界面处，SiC表面的B离子浓度极低，导致纳米尺寸的薄漂移层29的出现，从而在JFET区B离子注入的地方，出现积累层沟道，出现电流扩展层，提升器件导通电流能力。并且在沟道区域表面附近，基本不影响沟道的开启，不会出现额外注入的B离子导致沟道开启电压增大，影响器件的正常阈值。
本发明实施例中，在图5所示半导体器件结构的基础上，还可以调整第一JFET区26和第二JFET区27中第一离子注入区28的注入深度，如图7和图8所示，图7为本发明实施例提供的一种基于伪沟道的半导体器件的切面图，图8为本发明实施例提供的另一种基于伪沟道的半导体器件的切面图。与图5所示结构相比，只有第一离子注入区28的注入深度有变化，其他一样，图7结构中第一离子注入区28的注入较浅，图8结构中第一离子注入区28的注入较深。一般情况下，第一离子注入区28的注入深度比阱区23的注入深度小则为理想结构。
基于上述实施例，本发明还提供另一种半导体器件，如图9-图11，图9为本发明实施例提供的另一种基于伪沟道的半导体器件的结构示意图，图10为图9所示半导体器件中掺杂部分的俯视图，图11为图10所示半导体器件中在3位置的切面图。（图10仅体现了掺杂部分，在JFET区中P-上面的漂移层没体现）。
如图9-图11所示，在同一JFET区内，两个所述第一离子注入区28之间还具有第二离子注入区40；
其中，所述第二离子注入区40的注入深度大于所述第一离子注入区28的注入深度；所述第二离子注入区40和所述第一离子注入区28的掺杂类型相同，且所述第二离子注入区40的掺杂浓度大于所述第一离子注入区28的掺杂浓度。
相对于图3-图8方式，图9-图11方式中的半导体器件耐压性能会更好，但是JFET区的电阻会受到一定的影响。
基于上述实施例，本发明还提供又一种半导体器件，如图12-图14所示，图12为本发明实施例提供的又一种基于伪沟道的半导体器件的结构示意图，图13为图12所示半导体器件中掺杂部分的俯视图，图14为图13所示半导体器件中在4位置的切面图。
该方式中，当所述第一离子注入区28为其他P型离子注入区而非B离子注入区时（例如Al离子），不会出现氧化硅吸硼现象，第一离子注入区28与外延层22朝向半导体衬底21的一侧表面之间也不会出现纳米尺寸的薄漂移层。该结构在耐压上与上述结构相比，伪沟道的阈值略高，但仍能起到类似的作用。
进一步的，对比图10和图13，在没有漂移层29时，电流不能从第一离子注入区28上面流出，只能从外延层22上流出，电流的流通通道降低。
如图15所示，图15为本发明实施例提供的一种JFET区中掺杂离子浓度和注入深度的曲线图。图15中曲线1表示为，在JFET区中交替注入如Al这种在SiC中的固溶度比氧化硅中大的离子，曲线2表示为，在JFET区中交替注入如B这种在SiC中的固溶度比氧化硅中小的离子。可以看到，相同的条件下，因为后续的高温氧化过程，会出现氧化硅吸硼的现象（类似于Si中氧化硅的吸硼排磷现象），导致在SiC和氧化硅交界处，SiC一侧，出现两种离子的浓度高低不同。吸硼会导致交界处SiC表面B离子浓度降低，合适条件下，会出现曲线3这种，交界处SiC表面出现一个薄漂移层，如本发明实施例中图3-图11所示方式中的主结构。这种结构不仅不会影响沟通的开启，还会出现电流扩展层，提高电流能力。
当然，本发明的另外实施例中，把B离子换成其他P型离子，但是此时，没有高温吸硼现象，JFET区的P离子注入区和外延层22表面之间的薄漂移层，需要通过外延等方式来形成，然后把不需要薄层漂移层区域刻蚀掉。其他工艺跟常规工艺基本一致。
由此可知，本发明技术方案提供的半导体器件与传统SiC垂直MOSFET器件具有如下不同点：本发明实施例中，一是增加一次低掺杂B离子在JFET区交替注入，反向时耗尽；二是高达1400℃或以上的高温氧化；三是对B离子掺杂的浓度和深度、PW的浓度、JFET区浓度进行优化，使高温氧化后，表面出现一个薄漂移层。
通过上述可知，本发明技术方案提供的半导体器件中，第一离子注入区可以将JFET区的电场线提前终止掉，减少在JFET区表面出现的集中电场。同时，在不改变耐压的前提下，可以提高JFET的掺杂浓度，降低导通电阻。同时，在JFET区中，第一离子注入区与外延层表面之间有层薄漂移层，可以起到连续的低电阻沟道作用，提高电流导通能力。本发明实施例中，第一离子注入区用于注入B离子。因为B离子在氧化硅和SiC中的固溶度不同，会出现氧化时，吸B现象，可以降低B离子对沟道的影响，从而不减少沟道的密度，进一步降低SiC和氧化硅界面处的B离子浓度，使界面处出现纳米尺寸的漂移层，从而增加器件的电流导通能力。
需要说明的是，本发明方案可用于SiC基MOSFET器件，及其他同类材料或同类型场控器件中应用。终端应用为各种电源、电能变换领域。
基于上述实施例，本发明另一实施例还提供一种半导体器件的制作方法，如图3和图5和图16-图22所示，图16-图22为本发明实施例提供的一种基于伪沟道的半导体器件的制作方法工艺流程图，所述制作方法包括：
步骤S11：如图16所示，提供一半导体衬底21，所述半导体衬底21具有相对的第一表面和第二表面；其中，所述半导体衬底21可以为SiC衬底。且所述半导体衬底21可以为N型重掺杂；
步骤S12：如图17所示，在所述第一表面形成外延层22；所述外延层22可以为SiC层，且所述外延层22可以为N型轻掺杂；
步骤S13：如图18所示，在所述外延层22背离所述第一表面内形成阱区23、第一JFET区26和第二JFET区27；在平行于所述半导体衬底21的方向上，所述阱区23位于所述第一JFET区26和所述第二JFET区27之间；其中，所述阱区23可以为P型掺杂，所述第一JFET区26和所述第二JFET区27可以为N型轻掺杂；
步骤S14：如图19所示，在所述阱区23背离所述半导体衬底21的表面内形成源区24；所述源区24可以为N型重掺杂；
步骤S15：如图20所示，在所述阱区23和所述源区24内形成欧姆接触层25；所述欧姆接触层25位于阱区23和源区24的中间区域，并将阱区23与源区24分为两部分；通常，上述结构形成后，将进行一次高温退火（通常为1600℃~1800℃），以激活杂质。
其中，如图21所示，所述第一JFET区24和所述第二JFET区25内均具有多个第一离子注入区28，所述第一离子注入区28用于降低所述第一JFET区26和所述第二JFET区27表面的电场；同一JFET区内，多个所述第一离子注入区28在第一方向上依次排布；所述第一方向平行于所述半导体衬底21，且垂直于所述第一JFET区26和所述第二JFET区27的连线方向。
本发明实施例中，所述第一离子注入区28可以为B离子注入区，用于注入B离子。
进一步的，如图22所示，在所述第一离子注入区28背离所述半导体衬底21的表面上还具有漂移层29，所述漂移层29用于提高所述半导体器件的导通电流能力；其中，所述漂移层29的掺杂类型与所述第一离子注入区28的掺杂类型相反，且所述漂移层29的掺杂浓度小于所述第一离子注入区28的掺杂浓度。
本发明实施例中，所述漂移层29的形成方法，包括：对所述第一离子注入区28进行不小于1400℃的高温氧化。
具体的，通过对B离子注入区进行高达1400℃或以上的高温氧化，出现氧化硅吸硼作用，使B离子注入区在表面的浓度极低，从而在B离子注入区和外延层22背离所述半导体衬底21的表面之间生成漂移层29，该漂移层29为一层纳米尺寸的N型掺杂的薄层，可以起到积累型伪沟道的作用。所谓“伪沟道”，指的是该积累或反型的沟道连通的并不是源极与漏极之间，或源极与JFET区之间，而是连接了传统沟道的末端与JFET区的区域，使本结构JFET区的P型掺杂部分也可形成电流通路。在施加栅压时，此层会从耗尽状态变成积累状态（或极低阈值的反型），增加电流的导通通道。
其他方式中，所述漂移层29也可以通过外延的方法形成，但是由于工艺过于复杂，传统沟道位置的质量也将难以保证。
本方案在第一JFET区26和第二JFET区27内依次注入B离子，是因为B离子在氧化硅中的固溶度为1020数量级，在SiC中的固溶度为1019数量级。即B离子在氧化硅的固溶度比在SiC中高。并且，B离子在1400℃及以上高温时，在SiC中的扩散系数大增，此时会出现氧化硅吸硼排铝现象，在氧化硅和SiC界面处，SiC表面的B离子浓度极低，导致纳米尺寸的薄漂移层29的出现，从而在JFET区B离子注入的地方，出现积累层沟道，出现电流扩展层，提升器件导通电流能力。并且在沟道区域表面附近，基本不影响沟道的开启，不会出现额外注入的B离子导致沟道开启电压增大，影响器件的正常阈值。
基于上述描述，所述外延层22背离所述半导体衬底21的一侧表面还具有第一区域10、第二区域20和第三区域30，所述第三区域30位于所述第一区域10和所述第二区域20之间；
如图3和图5所示，所述制作方法还包括：
步骤S16：在所述外延层22背离所述半导体衬底21一侧表面形成第一栅氧化层35和第二栅氧化层31；其中，所述第一栅氧化层35位于所述第一区域10，所述第二栅氧化层31位于所述第二区域20，所述第一栅氧化层35和所述第二栅氧化层31均可以为二氧化硅层。
步骤S17：在所述第一栅氧化层35背离所述外延层22的一侧表面形成第一栅极36，在所述第二栅氧化层31背离所述外延层22的一侧表面形成第二栅极32；其中，所述第一栅极36位于所述第一区域10，所述第二栅极32位于所述第二区域20。
步骤S18：在所述第一栅极36背离所述第一栅氧化层35的一侧表面和侧壁以及第一栅氧化层35的侧壁形成第一隔离介质层37，在所述第二栅极32背离所述第二栅氧化层31的一侧表面和侧壁以及第二栅氧化层31的侧壁形成第二隔离介质层33；所述第一隔离介质层37和所述第二隔离介质层33均为二氧化硅层；
步骤S19：在所述第一隔离介质层37和所述第二隔离介质层33表面形成源极34；所述源极34具有位于所述第一栅极36和所述第二栅极32之间的第一部分，所述第一部分与所述源区24以及所述欧姆接触层25接触；所述源极34还具有位于所述第一区域10的第二部分和位于所述第三区域30的第三部分。
步骤S20：在所述第二表面形成漏极（图中未示出）。
通过上述描述可知，本发明技术方案提供的基于伪沟道的半导体器件的制作方法中，通过在JFET区内依次注入P型离子，所述P型离子可以为B离子，随着B离子的注入，当漏极接高电压，源极接低电压时，在JFET区的电场线会有部分在P型离子区域终结掉，P型离子区域会耗尽，从而降低JFET表面的电场，保护表面的栅氧化层，防止栅氧击穿，防止器件失效。进一步的，通过对所述B离子进行不小于1400℃的高温氧化，以使得在B离子表面形成N型薄漂移层，该N型薄漂移层的形成可以提高器件的导通电流能力。
本说明书中各个实施例采用递进、或并列、或递进和并列结合的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的制作方法而言，由于其与实施例公开的半导体器件相对应，所以描述的比较简单，相关之处参见半导体器件部分说明即可。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (9)

1.一种基于伪沟道的半导体器件，其特征在于，包括：
半导体衬底，所述半导体衬底具有相对的第一表面和第二表面；
设置于所述第一表面的外延层；
设置于所述外延层背离所述第一表面内的阱区、第一JFET区和第二JFET区；在平行于所述半导体衬底的方向上，所述阱区位于所述第一JFET区和所述第二JFET区之间；
设置于所述阱区背离所述半导体衬底表面内的源区；
其中，所述第一JFET区和所述第二JFET区内均具有多个第一离子注入区，所述第一离子注入区用于降低所述第一JFET区和所述第二JFET区表面的电场；同一JFET区内，多个所述第一离子注入区在第一方向上依次排布；所述第一方向平行于所述半导体衬底，且垂直于所述第一JFET区和所述第二JFET区的连线方向；
在同一JFET区内，两个所述第一离子注入区之间还具有第二离子注入区；
其中，所述第二离子注入区的注入深度大于所述第一离子注入区的注入深度；所述第二离子注入区和所述第一离子注入区的掺杂类型相同，且所述第二离子注入区的掺杂浓度大于所述第一离子注入区的掺杂浓度。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一离子注入区的掺杂类型与所述阱区的掺杂类型相同，且所述第一离子注入区的掺杂浓度小于所述阱区的掺杂浓度。
3.根据权利要求2所述的半导体器件，其特征在于，所述第一离子注入区为P型轻掺杂。
4.根据权利要求3所述的半导体器件，其特征在于，所述第一离子注入区为B离子注入区。
5.根据权利要求4所述的半导体器件，其特征在于，所述B离子注入区背离所述半导体衬底的表面上还具有漂移层，所述漂移层用于保证所述半导体器件的击穿电压能力；
其中，所述漂移层的掺杂类型与所述B离子注入区的掺杂类型相反，所述漂移层的掺杂浓度小于所述B离子注入区的掺杂浓度。
6.根据权利要求1所述的半导体器件，其特征在于，所述外延层背离所述半导体衬底的一侧表面具有第一区域、第二区域和第三区域，所述第三区域位于所述第一区域和所述第二区域之间，所述半导体器件还包括：
设置在所述外延层背离所述半导体衬底一侧的第一栅极、第二栅极以及源极，所述第一栅极位于所述第一区域，所述第二栅极位于所述第二区域，所述源极具有位于所述第一栅极和所述第二栅极之间的第一部分，所述第一部分与所述源区接触；
设置在所述第二表面的漏极。
7.一种基于伪沟道的半导体器件的制作方法，其特征在于，所述制作方法包括：
提供一半导体衬底，所述半导体衬底具有相对的第一表面和第二表面；
在所述第一表面形成外延层；
在所述外延层背离所述第一表面内形成阱区、第一JFET区和第二JFET区；在平行于所述半导体衬底的方向上，所述阱区位于所述第一JFET区和所述第二JFET区之间；
在所述阱区背离所述半导体衬底表面内形成源区；
其中，所述第一JFET区和所述第二JFET区内均具有多个第一离子注入区，所述第一离子注入区用于降低所述第一JFET区和所述第二JFET区表面的电场；同一JFET区内，多个所述第一离子注入区在第一方向上依次排布；所述第一方向平行于所述半导体衬底，且垂直于所述第一JFET区和所述第二JFET区的连线方向；
在同一JFET区内，两个所述第一离子注入区之间还具有第二离子注入区；
其中，所述第二离子注入区的注入深度大于所述第一离子注入区的注入深度；所述第二离子注入区和所述第一离子注入区的掺杂类型相同，且所述第二离子注入区的掺杂浓度大于所述第一离子注入区的掺杂浓度。
8.根据权利要求7所述的制作方法，其特征在于，在所述第一离子注入区背离所述半导体衬底的表面上还设置有漂移层，所述漂移层用于保证所述半导体器件的击穿电压能力；
其中，所述漂移层的掺杂类型与所述第一离子注入区的掺杂类型相反，所述漂移层的掺杂浓度小于所述第一离子注入区的掺杂浓度。
9.根据权利要求8所述的制作方法，其特征在于，所述漂移层的形成方法，包括：对所述第一离子注入区进行不小于1400℃，且不高于1600℃的高温氧化，所述第一离子注入区为B离子注入区。
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