JPH0482274A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「概要］ 半導体装置に係り、特に電力用に用いられる縦型電界効
果トランジスタに関し、 ソース接地に適し、絶縁板等を必要とすることなく高効
率の放熱効果を有する半導体装置及びその製造方法を提
供することを目的とし、第１導電型の半導体基板と、前
記半導体基板の第１面に設けられた第２導電型の第１の
不純物領域と、前記第１の不純物領域表面に設けられた
第１導電型の第２の不純物領域と、前記半導体基板の第
１面と第２面とを貫通して設けられたゲート導電領域と
、前記半導体基板と前記第２の不純物領域とに挟まれた
前記第１の不純物領域上にゲート絶縁膜を介して設けら
れ、前記ゲート導電領域と接続するゲート電極と、前記
半導体基板の第１面上及び前記ゲート電極上の全面に設
けられた絶縁層と、前記絶縁層上の全面に形成され、前
記絶縁層に開口されたコンタクト窓を介して前記第１及
び第２の不純物領域と接続するソース電極と、前記半導
体基板の第２面上に設けられたドレイン電極と、前記ゲ
ート導電領域の第２面上に設けられたゲート引出し電極
とを有するように構成する。

「産業上の利用分野」 本発明は半導体装置及びその製造方法に係り、特に電力
用に用いられる縦型電界効果トランジスタ及びその製造
方法に関する。

［従来の技術］ 従来の縦型ＦＥＴ　（を界効果トランジスタ）の断面を
第６図に示す。

ドレイン領域となるｎ゛型半導体基板１１上に、トレイ
ンドリフト領域となるｎ−型エピタキシャル層１２が形
成されている。ｎ−型エピタキシャル層１２表面には、
チャネル領域を形成するためのＰ型不純物領域１３が形
成されている。またＰ型不純物領域１３の中央部には、
耐圧特性を改善するためのＰ＋不純物領域１４が形成さ
れている。

更にＰ型不純物領域１３表面には、ソース領域となるｎ
＋型不純物領域１５が形成されている。

ｎ“型不純物領域１５とｎ−型エピタキシャル層１２と
に挟まれたＰ型不純物領域１３表面のチャネル領域上に
は、ゲート酸化膜１７を介して、ゲート電極１８が形成
されている。そしてＰ＋型不純物領域１４及びｎ＋型不
純物領域１５上にはソース電極２０か形成されている。

また、これらゲート電極１８とソース電極２０とは互い
に絶縁膜１９によって絶縁されている。更に、ｎ＋型半
導体基板１１裏面上には、全面にドレイン電極２１が形
成されている。

なお、上記従来例では、ドレイン領域となるｎ“型半導
体基板１１上にドレインドリフト領域となるｎ−型エピ
タキシャル層１２が形成される代わりに、ドレインドリ
フト領域となるｎ−型半導体基板上にドレイン領域とな
るｎ＋型不純物領域が形成されている場合もある。

このようにして、多くの電力トランジスタにおいてはト
レイン電極が半導体基板の底面に設けられており、ドレ
イン接地が容易な構造になっている。

はドレイン＠［！　２１の背面か絶縁されたトランジス
タを用いる必要がある。

マイカ板を取り付ける場合、その分だけ手間がかかり工
程が複雑になる。また放熱板をトランジスタに取り付け
る場合、ドレイン電極２１の背面にマイカ板を介して取
り付けることになり、直接に取り付ける場合に比べると
放熱効率が低くなる。

このため、トランジスタの特性や信頼性の劣化を生ずる
。

そこで本発明は、ソース接地に適し、絶縁板等を必要と
することなく高効率の放熱効果を有する半導体装置及び
その製造方法を提供することを目的とする。

［発明か解決しようとする課題］ しかし、電力用トランジスタの回路においては、ソース
接地が用いられる場合か多い。従って、上記従来の縦型
ＦＥＴをソース接地にする場合、ｎ“型半導体基板１１
の底面に設けられドレイン電ｆ＃！２ｉ下にマイカ板等
の絶縁板を設けるか、また［課題を解決するための手段
］ 上記課題は、第１導電型の半導体基板と、前記半導体基
板の第１面に設けられた第２導電型の第１の不純物領域
と、前記第１の不純物領域表面に設けられた第１導電型
の第２の不純′！ＩＪ領域と、前記半導体基板の第１面
と第２面とを貫通して設けられなゲート導電領域と、前
記半導体基板と前記第２の不純物領域とに挟まれた前記
第１の不純物領域上にゲート絶縁膜を介して設けられ、
前記ゲート導電領域と接続するゲート電極と、前記半導
体基板の第１面上及び前記ゲート電極上の全面に設けら
れた絶縁層と、前記絶縁層上の全面に形成され、前記絶
縁層に開口されたコンタクト窓を介して前記第１及び第
２の不純物領域と接続するソース電極と、前記半導体基
板の第２面上に設けられたドレイン電極と、前記ゲート
導電領域の第２面上に設けられたゲート引出し電極とを
有することを特徴とする半導体装置によって達成される
。

また、上記の半導体装置において、前記ゲート導電領域
か、第２導電型の不純物領域であることを特徴とする半
導体装置によって達成される。

また、上記の半導体装置において、前記半導体基板の第
２面の所定の場所に凹形状の涌が形成され、前記ゲート
導電領域としての第２導電型の不純物領域か、前記半導
体基板の第１面と前記溝底面とを貫通して形成されてい
ることを特徴とする半導体装置によって達成される。

更に、上記の半導体装置において、前記ゲート導電領域
か、前記半導体基板と絶縁膜を介して形成された金属層
であることを特徴とする半導体装置によって達成される
。

また上記課題は、第１導電型の半導体基板の所定の場所
に第２導電型不純物を選択的に拡散して前記半導体奉板
の第１面と第２面とを貫通するゲート導電領域を形成す
る工程と、前記半導体基板の第１面に第２導電型の第１
の不純物領域を形成する工程と、前記第１の不純物領域
表面に第１導電型の第２の不純物領域を形成する工程と
、前記半導体基板と前記第２の不純物領域とに挟まれた
前記第１の不純物領域上にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜上にゲート電極を形成すると共に
、前記ゲート電極を前記ゲート導電領域の第１面に接続
させる工程と、前記半導体基板の第１面上及び前記ゲー
ト電極上の全面に絶縁層を堆積する工程と、前記第１及
び第２の不純物領域上の前記絶縁層にコンタクト窓を開
口した後、前記絶縁層上の全面にソース電極を形成する
と共に、前記ソース電極を前記コンタクト窓を介して前
記第１及び第２の不純物領域に接続する工程と、前記半
導体基板及び前記ゲート導電領域の第２面上に、それぞ
れトレイン電極及びゲート引出し電極を形成する工程と
を有することを特徴とする半導体装置の製造方法によっ
て達成される。

また、上記の製造方法において、前記第１の不純物領域
を形成する工程の前に、前記第１の不純物領域の形成予
定領域の中央部に、前記第１の不純物領域より接合深さ
が深くかつ高濃度の第２導電型の第３の不純物領域を形
成する工程を有することを特徴とする半導体装置の製造
方法によって達成される。

また、上記の製造方法において、前記半導体基板の第１
面と第２面とを貫通するゲート導電領域を形成する工程
及び前記第３の不純物領域を形成する工程の前に、前記
半導体基板の第２面の前記ゲート導電領域の形成予定領
域を選択的にエツチングして凹形状の溝を形成し、前記
ゲート導電領域及び前記第３の不純物領域を同一の工程
により形成することを特徴とする半導体装置の製造方法
によって達成される。

更に、第１導電型の半導体基板の第１面に第２導電型の
第１の不純物領域を形成する工程と、前記第１の不純物
領域表面に第１導電型の第２の不純物領域を形成する工
程と、前記半導体基板と前記第２の不純物領域とに挟ま
れた前記第１の不純物領域上に、ゲート絶縁膜を介して
ゲート電極を形成する工程と、前記半導体基板の第１面
上及び前記ゲート電極上の全面に絶縁層を堆積する工程
と、前記第１及び第２導電型の不純物領域上の前記絶縁
層にコンタクト窓を開口した後、前記絶縁層上の全面に
ソース電極を形成すると共に、前記ソース電極を前記コ
ンタクト窓を介して前記第１及び第２導電型の不純物領
域に接続させる工程と、前記半導体基板の所定の場所を
選択的にエンチングして前記半導体基板の第１面と第２
面とを貫通する開口部を形成した後、前記開口部側壁の
絶縁膜を介して前記開口部内を金属層で埋め込んでゲ−
ト導電領域を形成すると共に、前記金属層からなる前記
ゲート導電領域を前記ゲート電極と接続させる工程と、
前記半導体基板及び前記ゲート導電領域の第２面上に、
それぞれドレイン電極及びゲート引出し電極を形成する
工程とを有することを特徴とする半導体装置の製造方法
によって達成される。

［作　用］ 本発明は、半導体基板の第１面上のゲート電極がゲート
導電領域を介して第２面上に引出されてゲート引出し電
極に接続されることにより、このゲート引出し＠極トレ
イン電極及びトレイン電極は第２面側に形成され、他方
、第１面側の全面にはソース電極が形成されているため
、ソース電極をパッケージ等の放熱板に直接取付けるこ
とかできる。

これにより、容易にソース接地をすることができると共
に、放熱板との間に絶縁膜を必要としないために高い熱
放射効果を得ることがでる。

［実施例コ 以下、本発明を図示する実施例に基づいて具体的に説明
する。

第１図は本発明の第１の実施例による縦型ＦＥＴを示す
断面図である。

トレイン領域となるｎ４型半導体基板１１の第１面上に
、トレインドリフト領域となるｎ−型エピタキシャル層
１２が成長されている。ｎ−型エピタキシャル層１２表
面には、チャネル領域を形成するためのＰ型不純物領域
１３が形成されている。このＰ型不純物領域１３の中央
部には、耐圧特性を改善するためのＰ＋型不純物領域１
４か形成されている。またＰ型不純物領域１３表面には
、ソース領域となるｎ＋型不純物領域１５が形成されて
いる。更に、ｎ＋型半導体基板１１及びｎ型エピタキシ
ャル層１２を貫通するＰ＋型ゲート導電領域１６が形成
されている。

ｎ”型不純物領域１５とｎ−型エピタキシャル層１２と
に挟まれたｐ型不純物領域１３表面のチャネル領域上に
は、ゲート酸化膜１７を介してゲート電極１８が形成さ
れ、このゲート電極１８はＰ＋型ゲート導電領域１６に
接続されている。またｎ−型エピタキシャル層１２上及
びゲート電極１８上の全面には絶縁膜１９か堆積されて
いる。

そしてこの絶縁膜１９上の全面にはソース電極２０が形
成され、このソース電極２０は絶縁膜１９に開口したコ
ンタクト窓を介してソース領域としてのｎ＋型不純物領
域１５に接続されている。

他方、ドレイン領域としてのｎ’）型半導体基板１１の
第２面上には、トレイン電極２１が形成されている。そ
して同じ第２面側のｐ　＋型ゲート導電領域１６上には
、ゲート引出し電極２２が形成されている。なお、破線
は組立てたときのトランジスタの外形を示す。

このように、ソース電極２０を下側にしてパッケージ２
３に直接に取り付けることかできるため容易にソース接
地とすることかでき、また間に絶縁板を設ける必要もな
いため、高い放熱効果を発揮することができる。

次に、この縦型ＦＥＴをパッケージに搭載した場合を、
第２図を用いて説明する。

パッケージ２３上に、第１図に示す縦型ＦＥＴが搭載さ
れている。このとき、縦型ＦＥＴのｎ”型半導体基板１
１の第１面側の全面に形成されたソース電！！２０が下
側になって、パッケージ２３表面に接している。他方、
ドレイン電極２１及びゲート引出し電極２２は上側にな
って、それぞれワイヤ線２４を介してリードフレーム２
５に接続されている。

次に、製造方法を第３図を用いて説明する。

ドレイン領域となるｎ１型半導体基板１１の第１面上に
、トレインドリフト領域となるｎ−型エピタキシャル層
１２を成長させた後、所定の場所にＰ型不純物を選択的
に拡散して、厚さ４００〜６００μｍのｎ＋型半導体基
板１１及びｎ″型エピタキシャル層１２を貫通するｐ”
型ゲート導電領域１６を形成する（第３図（ａ）参照）
。

次いで、ｎ−型エピタキシャル層１２表面に全面にシリ
コン酸化１！ｌ！２６を形成した後、選択的にエツチン
グしてシリコン酸化膜２６の所定の場所を開口する。そ
してこのシリコン酸化Ｗ！Ｉ２６をマスクとしてｎ型不
純物を選択的に拡散し、ｎ−型エピタキシャル層１２表
面にｐ＋型不純物領域１４を形成するく第３図（ｂ）参
照）。

次いで、チャネル形成予定領域のｎ−型エピタキシャル
層１２上に例えば厚さ１ｏｏｏ人のゲート酸化膜１７を
形成し、またＰ＋型ゲート導電領域１６表面に接続のた
めのコンタクト窓を形成した後、全面に例えば厚さ６０
００人のポリシリコン層を形成する。そしてこのポリシ
リコン層を所定の形状にパターニングして、Ｐ＋型ゲー
ト導電領域１６に接続するゲート電極１８を形成する。

なおこのとき、ｐ＋型不純Ｓ領域１４上には、Ｐ−型不
純物領域１４のドライブインの際に形成されたシリコン
酸化膜２７が残留している（第３図（ｃ）参照）。

次いで、ゲート電極１７及びシリコン酸化膜２７をマス
クとしてＰ型不純物のイオン注入を行ない、ｐ”型不純
物領ｉ！！１ｉｉ１４周辺の「Ｉ−型エピタキシャル層
１２表面にｎ型不純物領域１３を形成する。続いて、再
びゲート電極１７及びシリコン酸化膜２７をマスクとし
てｎ型不純物を選択的に拡散する。この二重拡散により
、Ｐ型不純物領域１３表面に、ソース領域としてのｎ゛
型不純物領域１５が形成される。またこのとき、ｎ＋型
不純物領域１５とｎ−型エピタキシャル層１２とに挟ま
れたＰ型不純物領域１３はチャネル領域となる。

なお、このチャネル領域上には、既にゲート酸化Ｗ１１
７を介してゲート電極１８が形成されている（第３図＜
ｄ）参照）。

次いで、ＣＶＤ法を用いて、例えば厚さ０．７μｍのＰ
ＳＧ膜と厚さ０．３μｍのシリコン酸化膜からなる絶縁
層１９を全面に形成する。続いて、ｎ“型不純物領域１
５及びＰ゛型不純物領域１４上の絶縁層１９を選択的に
エツチングしてコンタクト窓を開口した後、全面に所定
の金属層を蒸着−で、■＋型不純物領域１５と接続する
ソース電極２０を絶縁層１９上の全面に形成する（第３
図＜ｅ）　　参照）　。

次いで、ｎ＋型半導体基板１１及びＰ″′型ゲート導電
領域１６の第２面をラップした後、所定の金属層を蒸着
する。そしてこの金属層を所定の形状にバターニングし
て、ｎ１型半導体基板１１及びＰ＋型ゲート導電領域１
６の第２面上にそれぞれトレイン電極２１及びゲート引
出し電極２２を形成する（第３図（ｆ）参照）。

このように第１の実施例によれは、ｎ＋型半導体基板１
１の第１面側の全面にソース電極２０か形成され、他方
の第２面側にトレイン電極２１及びゲート引出し電極２
２か形成されているため、このソース電！２０を下側に
してパッケージ上に搭載することができ、従って容易に
ソース接地とすることかできる。しかも、絶縁板を設け
る必要もなく、ソース電［！２０を直接にパッケージに
取り付けるため、高い放熱効果を有し、トランジスタの
性能向上に寄与するところが大きい。

次に、本発明の第２の実施例による縦型ＦＥＴを第４図
に示す。

ｎ−型エピタギシャル層１２表面にＰ型不純物領域１３
、Ｐ″型不純物領域１４、ｎ　”−型不純物領域１５か
形成され、ゲート酸化膜１７を介してゲート電極１８が
形成されていることは上記第１の実施例と同様であるが
、この第２の実施例による縮型ＦＥＴにおいては、ｎ＋
型半導体基板１１の第２面上に、凹型形状の涌２８が形
成されている。そしてこの涌２８底面とｎ−型エピタキ
シャル層１２表面とを貫通して、Ｐ＋型ゲート導電領域
２９か形成されている点に特徴がある６従って、ゲート
引出し電極２２は、溝２８底面のＰ゛型ゲート導電領域
２９上に形成されている。

次に、製造方法を説明する。

この製造方法においては、Ｐ型不純物を選択的に拡散し
てｎ゛型半導体基板１１及びｎ−型エピタキシャル層１
２を貫通するＰ＋型ゲート導電領域１６を形成する前に
、ｎ＋型半導体基板１１の第２面のゲート導電領域形成
予定領域を選択的にエツチングし凹形状の涌２８を形成
する６そして？ｉｌ！２８底面とｎ−型エピタキシャル
層１２表面との間の厚さを、予め十分に薄くしておくこ
とに特徴がある。

従って、溝２８底面とｎ−型エピタキシャル層１２表面
とを貫通してＰ＋型ゲート導電領域２９を形成する時間
は、厚さ４００〜６００μｍのｎ“型半導体基板１１及
びｎ−型エピタキシャル層１２を貫通するＰ型不純物領
域に要する時間よりも大幅に短縮することができる。

また、？１Ｉ２８底面とｎ−型エピタキシャル層１２表
面との間の厚さを、後の工程で形成するＰ１型不純物領
域１４の拡散深さと等しくすると、このＰ＋型不純物領
域１４を形成する工程で同時にＰ＋型ゲート導電領域２
９を形成することができ、更にスループントを向上させ
ることができる。

その他の工程は、上記第３図に示した工程とほぼ同じで
ある。

このように第２の実施例によれば、上記第１の実施例と
同様の効果を奏することができると共に、そのスループ
ットを向上させることができる。

次に、本発明の第３の実施例による継型ＦＥＴを第５図
に示す。

ｎ−型エピタキシャル層１２表面に形成されているＰ型
不純物領域１３、Ｐ”型不！１！物領域１４、ｎ”型不
純物領域１５、及びゲート電極１７等は上記第１の実施
例と同様であるが、この第３の実施例による縦型ＦＥＴ
においては、ゲート導電領域が金属層によって形成され
ている点に特徴がある。

即ち、ｎ　’）型半導体基板１１及びｎ−型エピタキシ
ャル層１２を貫通する開口部が設けられ、この開口部側
壁に設けられている絶縁膜３０を介して、金属層３１が
埋め込まれている。従って、ゲート電極１８及びゲート
引出し電極２２は、このゲート導電領域としての金属Ｍ
３１の両面にそれぞれ接続されている。

次に、製造方法を説明する。

この製造方法においては、上記第３図（ａ）に示される
Ｐ型不純物を選択的に拡散してｎ　＋型半導体基板１１
及びｎ−型エピタキシャル層１２を貫通するゲート導電
領域を形成する工程か不要となる。その代わりに、上記
第３図＜ａ）〜（ｄ）に示されるようにｎ−型エピタキ
シャル層１２表面にＰ型不純物領域１３、Ｐ＋型不純物
領域１４、ｎ゛型不純物領域１５等の素子形成を完了し
た後、選択的なエツチングにより、ゲート導電領域形成
予定領域のｎ＋型半導体基板１１及びｎ−型エピタキシ
ャル層１２を貫通する開口部を形成する。

そしてこの開口部側壁に絶縁膜３０を形成した後、この
絶縁膜３０によってｎ＋型半導体基板１１及びｎ−型エ
ピタキシャル層１２から絶縁された開口部内に、蒸着法
又はメツキ法を用いて金属層３１を埋め込んでゲート導
電領域を形成する。

従って、ｎ＋型半導体基板１１及びｎ−型エピタキシャ
ル層１２を貫通する開口部を形成し、この開口部に絶縁
［３０を介して金属層３１を埋め込むに要する時間は、
厚さ４００〜６００μｍのｎ゛型半導体基板１１及びｎ
−型エピタキシャル層１２を貫通するｐ型不純物領域に
要する時間よりも短縮され、スループットを向上させる
ことができる。

その後の工程は、上記第３図（ｆ）に示した工程と同様
である。

このように第３の実施例によれば、ゲート導電領域が金
属層３１によって形成されていることにより、ゲート電
極１８とゲート引出し電極２２との間の抵抗を小さくし
高い導電性を得ることができ、従ってトランジスタの性
能を向上させることができる。また、スループ・ソトを
向上さぜることができる。

なお、上記第１の実施例においては、上記第１図に示さ
れるように、ドレイン領域となるｎ“型半導体基板１１
の第１面上にトレインドリフト領域となるｎ−型エピタ
キシャルＩ’ｌ１２が成長されているが、ドレインドリ
フト領域となるｎ−型半導体基板の第２面上に、ドレイ
ン領域となるｎ＋型不純物領域が形成されていてもよい
。

この揚台、ドレインドリフト領域となるｎ−型半導体基
板表面にＰ型不純物領域１３、Ｐ４型不純物領域１４及
びｎ′″型不純物領域１５が形成され、更にこの第１面
側の全面にソース電極２０が形成されていると共に、他
方、ｎ−型半導体装置の第２面側のトレイン領域となる
ｎ゛型不１＄Ａ物領域上にはドレイン電極２１が形成さ
れ、同じ第２面側のｐ“型ゲート導電領域１６上にはゲ
ート引出し電極２２が形成されている。従って、本発明
の基本的な構成は変わらない。

このことに対応して、上記第３図に示される製造方法に
おいても、ドレイン領域となるｎ＋型半導体基板１１の
第１面上にトレインドリフト領域となるｎ−型エピタキ
シャルＭ１２を成長させる代わりに、ドレインドリフト
領域となるｎ−型半導体基板の第２面上に、トレイン領
域となるｎ＋型不純物領域を形成してもよい。そしてそ
れ以降のトレインドリフト領域となるｎ−型半導体基板
表面にＰ型不純物領域１３、Ｐ１型不純物領域１４及び
ｎ＋型不純物領域１５を形成し、更にこの第１面側の全
面にソース電極２０を形成する工程も、ｎ−型半導体基
板の第２面側のドレイン領域となるｎ＋梨型不純物領域
上び同じ第２面側の２１型ゲート導電領域１６上にドレ
イン電極２１及びゲート引出し電極２２をそれぞれ形成
する工程も、上記製造方法と同様に行なえばよい。

そしてこのことは、上記第２及び第３の￥線側において
も、同様に適用される。

１発明の効果］ 以上のように本発明によれは、ソース電極か半導体基板
の第１面側の全面に設けられ、第１面側のゲート電極に
ゲート導電領域を介して接続するゲート引出し電極とド
レイン電極とか第２面側に設けられていることにより、
ソース電極を直接に放熱板等に取付けることが可能とな
る。

これによりソース接地の場合に、高い効率の放射効果を
得ることができ、トランジスタの性能向上に大きく寄与
することかできる。

【図面の簡単な説明】

第１図は本発明の第１の実施例による縦型ＦＥＴを示す
断面図、 第２図は第１図の縦型Ｆ　Ｅ　Ｔをパッケージに招叙し
た場合を示す図、 第３図は第１図の縦型ＦＥＴの製造方法を説明する工程
図、 第４図は本発明の第２の実施例による縦型ＦＢＴを示す
断面図、 第５図は本発明の第３の実施例による縦型ＦＥＴを示す
断面図、 第６図は従来の継型ＭＯ３ＦＥＴを示す断面図である。 図において、 １１・・・・・・ｎ＋型半導体基板、 １２・・・・・・ｎ−型エピタキシャル層、１３・・・
・・・Ｐ型不純物領域、 １４・・・・・・ｐ“型不純物領域、 １５・・・・・・ｎ＋型不純物領域、 １６．２９・・・・・・ｐ＋型ゲート導電領域、１７・
・・・・・ゲート酸化膜、 １８・・・・・・ゲート電極、 １９・・・・・・絶縁膜、 ２０・・・・・・ソース電極、 ２１・・・・・・トレイン電極、 ２２・・・・・・ゲート引出し電極、 ２３・・・・・・パッケージ、 ２４・・・・・・ワイヤ線、 ２５・・・・・・リードフレーム、 ２６．２７・・・・・・シリコン酸化膜、２８・・・・
・・溝、 ３０・・・・・・絶縁膜、 ３１・・・・・・金属層。 出願人　　　　富　士　通　株　式　会　社代理人　　
　　弁理士　　北　野　　好　人第４図 第５図 従来のＮ型ＭＯ５ＦＥＴを示寸断面図 第６図 手続補正書（方刻 平成メ年／７月〆日 １　事件の表示 平成　２年特許願第１９６８６１号 ２　発明の名称 半導体装置及びその製造方法 ３　補正をする者 、　事件との関係　　特許出願人 （５２２）富士通株式会社 ４代理人 ５　補正命令の日付 平　成　　２年　１０月　１５日 （発送日　平成　２年１０月３０８） 特許請求の範囲 １、　第１導電型の半導体基板と、 前記半導体基板の第１面に設けられた第２導電型の第１
の不純物領域と、 前記第１の不純物領域表面に設けられた第１導電型の第
２の不純物領域と、 前記半導体基板の第１面と第２面とを貫通して設けられ
たゲート導電領域と、 前記半導体基板と前記第２の不純物領域とに挾まれた前
記第１の不純物領域上にゲート絶縁膜を介して設けられ
、前記ゲート導電領域と接続するゲート電極と、 前記半導体基板の第１面上及び前記ゲート電極上の全面
に設けられた絶縁層と、 前記絶縁層上の全面に形成され、前記絶縁層に開口され
たコンタクト窓を介して前記第１及び第２の不純物領域
と接続するソース電極と、前記半導体基板の第２面上に
設けられたドレイン電極と、 前記ゲート導電領域の第２面上に設けられたゲート引出
し電極と を有することを特徴とする半Ｓ＃装置。 ２、　請求項１記載の半導体装置において、前記ゲート
導電領域が、第２導電型の不純物領域である ことを特徴とする半導体装置。 ３、　請求項２記載の半導体装置において、前記半導体
基板の第２面の所定の場所に凹形状の清が形成され、 前記ゲート導電領域としての第２導電型の不純物領域が
、前記半導体基板の第１面と前記消底面とを貫通して形
成されている ことを特徴とする半導体装置。 ４、　　ｎ求項１記載の半導体装置において、前記ゲー
ト導電領域が、前記半導体基板と絶縁膜を介して形成さ
れた金属層である ことを特徴とする半導体装置。 ５、　第１導電型の半導体基板の所定の場所に第２導電
型不純物を選択的に拡散して前記半導体基板の第１面と
第２面とを貫通ずるゲート導電領域を形成する工程と、 前記半導体基板の第１面に第２導電型の第１の不純物領
域を形成する工程と、 前記第１の不純物領域表面に第１導電型の第２の不純物
領域を形成する工程と、 前記半導体基板と前記第２の不純物領域とに挟まれた前
記第１の不純物領域上にゲート絶縁膜を形成する工程と
、 前記ゲート絶縁膜上にゲート電極を形成すると共に、前
記ゲート電極を前記ゲート導電領域の第１面に接続させ
る工程と、 前記半導体基板の第１面上及び前記ゲート電極上の全面
に絶縁層を堆積する工程と、 前記第１及び第２の不純物領域上の前記絶縁層にコンタ
クト窓を開口した後、前記絶縁層上の全面にソースｔＩ
ｉ！を形成すると共に、前記ソース電極を前記コンタク
ト窓を介して前記第１及び第２の不純物領域に接続する
工程と、 前記半導体基板及び前記ゲート導ｔ′領域の第２面上に
、それぞれドレイン電極及びゲート引出し電極を形成す
る工程と を有することを特徴とする半導体装置の製造方法。 ６−　　′ｔＩ４求項５記載の製造方法において、前記
第１の不純物領域を形成する工程の前に、前記第１の不
純物領域の形成予定領域の中央部に、前記第１の不純物
領域より接合深さが深くかつ高濃度の第２導電型の第３
の不純物領域を形成する工程を有することを特徴とする
半導体装置の製造方法。 ７、　請求項６記載の製造方法において、前記半導体基
板の第１面と第２面とを貫通するゲート導電領域を形成
する工程及び前記第３の不純物領域を形成する工程の前
に、前記半導体基板の第２面の前記ゲート導電領域の形
成予定領域を選択的にエツチングして凹形状の溝を形成
し、前記ゲート導電領域及び前記第３の不純物領域を同
一の工程により形成することを特徴とする半導体装置の
製造方法。 ８、　第１導電型の半導体基板の第１面に第２導電型の
第１の不純物領域を形成する工程と、前記第１の不純物
領域表面に第１導電型の第２の不純物領域を形成する工
程と、 前記半導体基板と前記第２の不純物領域とに挟まれた前
記第１の不純物領域上に、ゲート絶縁膜を介してゲート
電極を形成する工程と、前記半導体基板の第１面上及び
前記ゲート電極上の全面に絶縁層を堆積する工程と、 前記第１及び第２導電型の不純物領域上の前記絶縁層に
コンタクト窓を開口した後、前記絶縁層上の全面にソー
ス電極を形成すると共に、前記ソース電極を前記コンタ
クト窓を介して前記第１及び第２導電型の不純物領域に
接続させる工程と、前記半導体基板の所定の場所を選択
的にエツチングして前記半導体基板の第１面と第２面と
を貫通する開口部を形成した後、前記開口部側壁の絶縁
膜を介して前記開口部内を金属層で埋め込んでゲート導
電領域を形成すると共に、前記金属層からなる前記ゲー
ト導電領域を前記ゲート電極と接続させる工程と、 前記半導体基板及び前記ゲート導電領域の第２面上に、
それぞれドレイン電極及びゲート引出し電極を形成する
工程と を有することを特徴とする半導体装置の製造方法。

Claims (1)

1. 【特許請求の範囲】 １、第１導電型の半導体基板と、 前記半導体基板の第１面に設けられた第２導電型の第１
   の不純物領域と、 前記第１の不純物領域表面に設けられた第１導電型の第
   ２の不純物領域と、 前記半導体基板の第１面と第２面とを貫通して設けられ
   たゲート導電領域と、 前記半導体基板と前記第２の不純物領域とに挟まれた前
   記第１の不純物領域上にゲート絶縁膜を介して設けられ
   、前記ゲート導電領域と接続するゲート電極と、 前記半導体基板の第１面上及び前記ゲート電極上の全面
   に設けられた絶縁層と、 前記絶縁層上の全面に形成され、前記絶縁層に開口され
   たコンタクト窓を介して前記第１及び第２の不純物領域
   と接続するソース電極と、 前記半導体基板の第２面上に設けられたドレイン電極と
   、 前記ゲート導電領域の第２面上に設けられたゲート引出
   し電極と を有することを特徴とする半導体装置。 ２、請求項１記載の半導体装置において、 前記ゲート導電領域が、第２導電型の不純物領域である ことを特徴とする半導体装置。 ３、請求項２記載の半導体装置において、 前記半導体基板の第２面の所定の場所に凹形状の溝が形
   成され、 前記ゲート導電領域としての第２導電型の不純物領域が
   、前記半導体基板の第１面と前記溝底面とを貫通して形
   成されている ことを特徴とする半導体装置。 ４、請求項１記載の半導体装置において、 前記ゲート導電領域が、前記半導体基板と絶縁膜を介し
   て形成された金属層である ことを特徴とする半導体装置。 ５、第１導電型の半導体基板の所定の場所に第２導電型
   不純物を選択的に拡散して前記半導体基板の第１面と第
   ２面とを貫通するゲート導電領域を形成する工程と、 前記半導体基板の第１面に第２導電型の第１の不純物領
   域を形成する工程と、 前記第１の不純物領域表面に第１導電型の第２の不純物
   領域を形成する工程と、 前記半導体基板と前記第２の不純物領域とに挟まれた前
   記第１の不純物領域上にゲート絶縁膜を形成する工程と
   、 前記ゲート絶縁膜上にゲート電極を形成すると共に、前
   記ゲート電極を前記ゲート導電領域の第１面に接続させ
   る工程と、 前記半導体基板の第１面上及び前記ゲート電極上の全面
   に絶縁層を堆積する工程と、 前記第１及び第２の不純物領域上の前記絶縁層にコンタ
   クト窓を開口した後、前記絶縁層上の全面にソース電極
   を形成すると共に、前記ソース電極を前記コンタクト窓
   を介して前記第１及び第２の不純物領域に接続する工程
   と、 前記半導体基板及び前記ゲート導電領域の第２面上に、
   それぞれドレイン電極及びゲート引出し電極を形成する
   工程と を有することを特徴とする半導体装置の製造方法。 ６、請求項５記載の製造方法において、 前記第１の不純物領域を形成する工程の前に、前記第１
   の不純物領域の形成予定領域の中央部に、前記第１の不
   純物領域より接合深さが深くかつ高濃度の第２導電型の
   第３の不純物領域を形成する工程を有することを特徴と
   する半導体装置の製造方法。 ７、請求項６記載の製造方法において、 前記半導体基板の第１面と第２面とを貫通するゲート導
   電領域を形成する工程及び前記第３の不純物領域を形成
   する工程の前に、前記半導体基板の第２面の前記ゲート
   導電領域の形成予定領域を選択的にエッチングして凹形
   状の溝を形成し、前記ゲート導電領域及び前記第３の不
   純物領域を同一の工程により形成することを特徴とする
   半導体装置の製造方法。 ８、第１導電型の半導体基板の第１面に第２導電型の第
   １の不純物領域を形成する工程と、前記第１の不純物領
   域表面に第１導電型の第２の不純物領域を形成する工程
   と、 前記半導体基板と前記第２の不純物領域とに挟まれた前
   記第１の不純物領域上に、ゲート絶縁膜を介してゲート
   電極を形成する工程と、 前記半導体基板の第１面上及び前記ゲート電極上の全面
   に絶縁層を堆積する工程と、 前記第１及び第２導電型の不純物領域上の前記絶縁層に
   コンタクト窓を開口した後、前記絶縁層上の全面にソー
   ス電極を形成すると共に、前記ソース電極を前記コンタ
   クト窓を介して前記第１及び第２導電型の不純物領域に
   接続させる工程と、前記半導体基板の所定の場所を選択
   的にエッチングして前記半導体基板の第１面と第２面と
   を貫通する開口部を形成した後、前記開口部側壁の絶縁
   膜を介して前記開口部内を金属層で埋め込んでゲート導
   電領域を形成すると共に、前記金属層からなる前記ゲー
   ト導電領域を前記ゲート電極と接続させる工程と、 前記半導体基板及び前記ゲート導電領域の第２面上に、
   それぞれドレイン電極及びゲート引出し電極を形成する
   工程と を有することを特徴とする半導体装置の製造方法。