JP5415806B2 - 電界効果トランジスタ - Google Patents

Description

本発明は、電界効果トランジスタに関し、更に詳しくは、III族窒化物半導体を用いた電界効果トランジスタに関する。

III族窒化物を用いた電界効果型トランジスタとして、ＧａＮ系ＭＯＳＦＥＴが知られている。このＧａＮ系ＭＯＳＦＥＴに関して、最近いくつかの研究機関から報告がなされている。

一例として、非特許文献１に示すように、米国ＲＰＩから、ゲートとドレイン間にＮ−層を配置し、９４０Ｖの耐電圧を実現したＲＥＳＵＲＦ（Reduced Surface Field）−ＭＯＳＦＥＴが報告されている。ＲＥＳＵＲＦ（電界緩和領域）は、例えば、ゲートからドレイン方向に、ｐ−ｎ⁻−ｎ^＋構造を形成するために配置される、ｎ⁻領域である。ｐ−ｎ⁻−ｎ^＋構造では、ｐ−ｎ⁻接合部とｎ^-−ｎ^＋接合部とでポテンシャルが傾くので、電界が２箇所に分散する。その結果、電界が緩和され、耐電圧を高くする高耐圧化を図ることができる。

非特許文献２に示すように、Ｐａｎａｓｏｎｉｃから、アノードとカソード間にＡｌＧａＮ／ＧａＮ／ＡｌＧａＮの積層構造を有するナチュラルダイオードが報告されている。

Huang W, Khan T, Chow T P: Enhancement-Mode n-Channel GaN MOFETs on p and n- GaN/Sapphire substrates. In: 18th International Symposium on Power Semiconductor Devices and ICs (ISPSD) 2006 (Italy), 10-1. Panasonic, IEDM08, p.145.

本発明者らは、上記ＧａＮ系ＭＯＳＦＥＴを、自動車や家電用電源回路等のパワーデバイスに適用することを検討した。特に、自動車等に組み込まれるインバータ回路では，１２００ＶクラスのパワーＭＯＳＦＥＴが要求される。このため、ＧａＮ系ＭＯＳＦＥＴをパワーデバイスに好適に用いるためには、更なる耐電圧の改善が必要となる。

非特許文献１に記載のＲＥＳＵＲＦ−ＭＯＳＦＥＴでは、耐電圧を更に向上させるために、ゲートとドレイン間の距離を大きくすることが考えられる。しかし、この場合には、ＭＯＳＦＥＴのオン抵抗が増加してしまい、その後、大電流を継続的に流すことが困難になる。

一方、非特許文献２に記載のナチュラルダイオードでは、オン抵抗が小さく、かつ、耐電圧が向上している。そこで、本発明者らは、非特許文献２に記載の技術に着目し、パワーデバイスとしてより好適なＧａＮ系ＭＯＳＦＥＴについて鋭意研究を進めた。

本発明は、耐電圧を高めて、大電流を安定して継続的に流すことができる電界効果トランジスタを提供することを目的とする。

上記目的を達成するために、本発明は、III族窒化物半導体から成る半導体活性層の表面領域に形成されたソース及びドレインと、前記半導体活性層上にゲート酸化膜を介して形成されたゲート電極とを備える電界効果トランジスタにおいて、
前記ゲート電極と前記ドレインとの間の前記半導体活性層内に形成された電界緩和層を有し、
前記電界緩和層は、正の電荷が生じる第１の層と負の電荷が生じる第２の層とが、膜厚方向に交互に配置される積層構造を有することを特徴とする電界効果トランジスタを提供する。

本発明の電界効果トランジスタでは、積層構造を有する電界緩和層が急峻な電界分布を緩和するので、耐電圧を高めて、大電流を安定して継続的に流すことができる。

本発明の第１の実施形態に係る電界効果トランジスタの構成を示す断面図。 本発明の第２の実施形態に係る電界効果トランジスタの構成を示す断面図。

以下、図面を参照し、本発明の例示的な実施の形態について詳細に説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る電界効果トランジスタの構成を示す断面図である。電界効果トランジスタ１０は、例えば、III族窒化物半導体を用いて形成された半導体活性層（ｐ−ＧａＮ）１１と、半導体活性層１１上にゲート酸化膜（ＳｉＯ_２）１２を介してリセス溝内に形成されたゲート電極１３と、ゲート電極１３に対応して形成され、ソース電極１４及びドレイン電極１５にそれぞれオーミック接触するｎ型のソースコンタクト層（ｎ^＋−ＧａＮ）１６ｓ及びドレインコンタクト層（ｎ^＋−ＧａＮ）１６ｄと、表面電界緩和領域（リサーフ領域）２０とを備える。なお、電界効果トランジスタ１０は、電圧が印加されることで、チャネル領域が形成されるノーマリーオフ型である。

リサーフ領域（ＲＥＳＵＲＦ:Reduced Surface Field）２０は、チャネル領域とドレインコンタクト層１６ｄとの間に形成され、ゲート電極１３とドレイン電極１５との間の電界を緩和することにより、それらの間の耐電圧を改善する。

本実施形態では、リサーフ領域２０は、ｎ型Ａｌ_ｘＧａ_１−ｘＮ（ただし、０≦ｘ≦１）２１と、ｐ型Ａｌ_ｙＧａ_１−ｙＮ（ただし、０≦ｙ≦１）２２とが、膜厚方向に交互に配置された積層構造を有している。この積層構造により、リサーフ領域２０には、複数のＰＮ接合が配置される。その結果、リサーフ領域２０では、図示のように正の電荷と負の電荷とが膜厚方向に交互に配置され、マクスウェル方程式（ガウスの定理）に従い、正と負の電荷の間で電気力線が形成される。このため、チャネル領域とドレインコンタクト層１６ｄとの間が空乏化し易くなり、ゲート電極１３とリサーフ領域２０との間の電界分布が改善されるため、耐電圧が向上する。なお、本実施形態では、リサーフ領域２０の積層構造は、基板表面から半導体活性層１１に向かってｎ型ＡｌＧａＮ層２１とｐ型ＡｌＧａＮ層２２とを交互に配置したが、この配置を逆にしても構わない。

以下、第１の実施形態の電界効果トランジスタ１０の製造方法について説明する。まず、成長用基板としてのシリコン基板上に、ＡｌＧａＮとＧａＮの積層構造を有するバッファ層をＭＯＣＶＤ法（有機金属気相成長法）によって成長させる。

次に、バッファ層上に、半導体活性層としてｐ−ＧａＮを１．５μｍ厚みに成長する。ドーパントには、Ｍｇを用いて、Ｍｇ濃度を１×１０^１７ｃｍ^−３に制御する。次いで、ＳｉドープＧａＮ（ｎ−ＧａＮ）とＭｇドープＧａＮ（ｐ−ＧａＮ）とをそれぞれ３０ｎｍ厚みで交互に３ペア成長する。

ここで、上記ＭＯＣＶＤ法に代えて、ＨＶＰＥ法（ハライド気相エピタキシ法）、ＭＢＥ法（分子線エピタキシー法）等を用いてもよい。また、上記成長用基板は、サファイア、ＳｉＣ、ＺｎＯ、ＺｒＢ_２等を用いてもよい。さらに、ｐ型のドーパントにはＢｅ、Ｚｎ、Ｃ等を用いてもよい。

［素子分離］
次に、半導体表面にフォトレジストを塗布し、フォトリソグラフィー工程を経て、フォトレジストに素子分離用のパターニングを施す。次いで、ドライエッチング装置（ＩＣＰ、ＲＩＥ等）を用いて、上記の半導体積層構造を２００ｎｍ深さまでエッチングする。続いて、フォトレジストをアセトンにより除去する。

［コンタクト層（ｎ^＋−ＧａＮ）形成］
次に、ＳｉＯ_２マスクを１０００ｎｍ程度の厚みに形成する。次いで、ｎ^＋層形成用の開口パターンをフォトリソグラフィー工程で形成し、フッ酸系水溶液によってエッチングを行い、ＳｉＯ_２マスクに開口を形成する。次に、Ｓｉのイオン注入を行う。Ｓｉの打ち込みエネルギーは、４５ｋｅＶ、トータルドーズ量は、３×１０^１５ｃｍ^−２とする。続いて、ＳｉＯ_２マスクをフッ酸系水溶液によって全面除去する。

次に、５００ｎｍ厚みのＳｉＯ_２キャップ層を全面に堆積する。次いで、電気炉を用いて、１１００℃、７分間、窒素雰囲気中でイオン注入した不純物（Ｓｉ）の活性化アニール処理を行う。続いて、ＳｉＯ_２キャップ層をフッ酸系水溶液によって全面除去する。

［ゲートリセス］
次に、ＳｉＯ_２マスクを３００ｎｍ程度の厚みに形成する。次いで、ゲートリセス用の開口パターンをフォトリソグラフィー工程で形成し、フッ酸系水溶液によってエッチングを行い、ＳｉＯ_２マスクに開口を形成する。続いて、ドライエッチング装置を用いて、半導体活性層１１の表面から６０ｎｍの深さまでエッチングを行う。次に、ＳｉＯ_２マスクをフッ酸系水溶液によって全面除去する。

［ゲート酸化膜堆積］
次に、半導体層上にＰＥＣＶＤ法を用いて、６０ｎｍ厚みのＳｉＯ_２を全面に堆積する。なお、ゲート酸化膜１２は、ＳｉＯ_２に限らず、ＳｉＮｘ、ＳｉＯＮ、Ａｌ_２Ｏ_３、ＭｇＯ、ＧａＯｘ、ＧｄＯｘであってもよい。

［ソース電極及びドレイン電極形成］
次に、絶縁膜にソース電極及びドレイン電極用の開口をフォトリソグラフィー工程で形成する。次いで、絶縁膜の開口から露出するｐ型層上にＴｉ／Ａｌからなるソース電極１４及びドレイン電極１５を形成する。また、ソース電極１４及びドレイン電極１５は、オーミック接触が実現可能であれば、Ｔｉ／Ａｌ以外の電極でもよい。

［ゲート電極形成］
次に、ポリシリコン（ｐｏｌｙ−Ｓｉ）をＬＰＣＶＤやスパッタ法等により素子全面に堆積する。次いで、ｐｏｌｙ−ＳｉをＰＯＣｌ_３ガスが封入された熱拡散炉によって、９００℃で２０分間、不純物（Ｐ）のドーピングを行う。続いて、ｐｏｌｙ−Ｓｉがソース電極１４、ドレイン電極１５の間に残るようにフォトリソグラフィー工程を施す。これにより、ゲート電極１３が形成される。また、ｐｏｌｙ−Ｓｉのドーピング方法は、リン（Ｐ）の熱拡散等でもよい。さらに、ゲート電極１３は、Ａｕ、Ｐｔ、Ｎｉ等でもよい。

以上の工程を経ることで、図１に示す電界効果トランジスタ１０を製造できる。

本実施形態の電界効果トランジスタ１０では、リサーフ領域２０を積層構造とし、正の電荷と負の電荷とが膜厚方向に交互に配置される構成とした。この構成により、電界効果トランジスタ１０では、チャネル領域とドレインコンタクト層１６ｄとの間が空乏化し易くなり、ゲート電極１３とリサーフ領域２０との間の電界分布が改善されるため、耐電圧を向上できる。このため、電界効果トランジスタ１０は、大電流を安定して継続的に流すことができ、自動車や家電用電源回路等のパワーデバイスに好適に用いることができる。また、電界効果トランジスタ１０は、エピタキシャル成長でリサーフ領域２０を形成するので、イオン注入法で形成する場合に比べて作成が容易である。

（第２の実施形態）
図２は、本発明の第２の実施形態に係る電界効果トランジスタの構成を示す断面図である。電界効果トランジスタ１０Ａは、例えば、III族窒化物半導体を用いて形成された半導体活性層（ｐ−ＧａＮ）１１と、半導体活性層１１上にゲート酸化膜（ＳｉＯ_２）１２を介してリセス溝内に形成されたゲート電極１３と、ゲート電極１３に対応して形成され、ソース電極１４及びドレイン電極１５にそれぞれ接触するソース及びドレインと、リサーフ領域２０Ａとを備える。なお、電界効果トランジスタ１０Ａは、電圧が印加されることで、チャネル領域が形成されるノーマリーオフ型である。

リサーフ領域２０Ａは、チャネル領域とドレインとの間に形成され、ゲート電極１３とドレイン電極１５との間の電界を緩和することにより、それらの間の耐電圧を改善する。リサーフ領域２０Ａは、アンドープＡｌ_ｚＧａ_１−ｚＮ（ただし、０．０５＜ｚ＜０．３０）成長層２３とアンドープＧａＮ成長層２４とが、膜厚方向に交互に配置された積層構造を有している。なお、リサーフ領域２０Ａは、チャネル領域とドレインとの間だけでなく、更にチャネル領域とソースとの間に形成しても構わない。

リサーフ領域２０Ａでは、ＡｌＧａＮ及びＧａＮの組み合わせに起因する自発分極（ピエゾ分極）によって、それぞれ正の電荷及び負の電荷を生じる。なお、ピエゾ分極は、ＡｌＧａＮの結晶内に引張応力が生じ、かつ、ＧａＮの結晶内に圧縮応力が生じることに起因して発生する。このため、リサーフ領域２０Ａでは、図示のように、ＡｌＧａＮ及びＧａＮの双方の界面で正の電荷と負の電荷とがそれぞれ発生し、正の電荷と負の電荷とが膜厚方向に交互に配置される。その結果、チャネル領域とドレインとの間が空乏化し易くなり、ゲート電極１３とリサーフ領域２０Ａとの間の電界分布が改善されるため、耐電圧が向上する。

以下、第２の実施形態の電界効果トランジスタ１０Ａの製造方法について説明する。まず、成長用基板としてのシリコン基板上に、ＡｌＧａＮとＧａＮの積層構造を有するバッファ層を、ＭＯＣＶＤ法（有機金属気相成長法）によって成長させる。

次に、ｐ−ＧａＮを１．５μｍ厚みに成長する。ドーパントには、Ｍｇを用いて、Ｍｇ濃度を１ｘ１０^１７ｃｍ^−３に制御する。続いて、アンドープＡｌ_ｚＧａ_１−ｚＮとアンドープＧａＮとをそれぞれ交互に２０ｎｍ厚みで３ペア成長する。

ここで、上記ＭＯＣＶＤ法に代えて、ＨＶＰＥ法（ハライド気相エピタキシ法）、ＭＢＥ法（分子線エピタキシー法）等を用いてもよい。また、上記成長用基板としては、サファイア、ＳｉＣ、ＺｎＯ、ＺｒＢ_２等を用いてもよい。さらに、ｐ型のドーパントにはＢｅ、Ｚｎ、Ｃ等を用いてもよい。

［素子分離］
次に、半導体表面にフォトレジストを塗布し、フォトリソグラフィー工程を経て、フォトレジストに素子分離用のパターニングを施す。次いで、ドライエッチング装置（ＩＣＰ、ＲＩＥ等）を用いて、上記の半導体積層構造を２００ｎｍ深さまでエッチングする。続いて、フォトレジストをアセトンにより除去する。

［ゲートリセス］
次に、ＳｉＯ_２マスクを３００ｎｍ程度の厚みに形成する。次いで、ゲートリセス用の開口パターンをフォトリソグラフィー工程で形成し、フッ酸系水溶液によってエッチングを行い、ＳｉＯ_２マスクに開口を形成する。続いて、ドライエッチング装置を用いて、半導体活性層１１の表面から６０ｎｍの深さまでエッチングを行う。次に、ＳｉＯ_２マスクをフッ酸系水溶液によって全面除去する。

［ゲート酸化膜堆積］
次に、半導体層上にＰＥＣＶＤ法を用いて、６０ｎｍ厚みのＳｉＯ_２を全面に堆積する。なお、ゲート酸化膜１２は、ＳｉＯ_２に限らず、ＳｉＮｘ、ＳｉＯＮ、Ａｌ_２Ｏ_３、ＭｇＯ、ＧａＯｘ、ＧｄＯｘであってもよい。

［ソース電極及びドレイン電極形成］
次に、絶縁膜にソース電極及びドレイン電極用の開口をフォトリソグラフィー工程で形成する。続いて、絶縁膜の開口から露出するｐ型層上にＴｉ／Ａｌからなるソース電極１４及びドレイン電極１５を形成する。また、ソース電極１４及びドレイン電極１５は、オーミック接触が実現可能であれば、Ｔｉ／Ａｌ以外の電極でもよい。

［ゲート電極形成］
次に、ポリシリコン（ｐｏｌｙ−Ｓｉ）をＬＰＣＶＤやスパッタ法等により素子全面に堆積する。次いで、ｐｏｌｙ−ＳｉをＰＯＣｌ_３ガスが封入された熱拡散炉によって、９００℃、２０分間のドーピングを行う。続いて、ｐｏｌｙ−Ｓｉがソース電極１４、ドレイン電極１５の間に残るようにフォトリソグラフィー工程を施す。これにより、ゲート電極１３が形成される。ここで、ｐｏｌｙ−Ｓｉのドーピング方法は、リン（Ｐ）の熱拡散等でもよい。また、ゲート電極１３は、Ａｕ、Ｐｔ、Ｎｉ等でもよい。

以上の工程を経ることで、図２に示す電界効果トランジスタ１０Ａを製造できる。

本実施形態の電界効果トランジスタ１０Ａでは、リサーフ領域２０Ａが積層構造を有し、ピエゾ分極によって、正の電荷と負の電荷とが膜厚方向に交互に配置されるので、チャネル領域とドレインとの間が空乏化し易くなり、また、急峻な電界分布が緩和されて、耐電圧を向上できる。このため、電界効果トランジスタ１０Ａは、大電流を安定して継続的に流すことができ、自動車や家電用電源回路等のパワーデバイスに好適に用いることができる。また、電界効果トランジスタ１０Ａは、エピタキシャル成長でリサーフ領域２０Ａを形成するので、イオン注入法で形成する場合に比べて作成が容易である。

以上、本発明をその好適な実施形態に基づいて説明したが、本発明の電界効果トランジスタは、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。

１０，１０Ａ：電界効果トランジスタ
１１：半導体活性層
１２：ゲート酸化膜
１３：ゲート電極
１４：ソース電極
１５：ドレイン電極
１６ｓ：ソースコンタクト層
１６ｄ：ドレインコンタクト層
２０，２０Ａ：リサーフ領域（電界緩和層）
２１：ｎ型ＡｌＧａＮ層
２２：ｐ型ＡｌＧａＮ層
２３：アンドープＡｌＧａＮ成長層
２４：アンドープＧａＮ成長層

Claims (6)

1. III族窒化物半導体から成る半導体活性層の表面領域に形成されたソース及びドレインと、前記半導体活性層上にゲート酸化膜を介して形成されたゲート電極とを備える電界効果トランジスタにおいて、
   前記ゲート電極と前記ドレインとの間の前記半導体活性層内に形成された電界緩和層を有し、
   前記電界緩和層は、正の電荷が生じる第１の層と負の電荷が生じる第２の層とが、膜厚方向に交互に繰り返し配置される積層構造を有し、
   前記第１の層が、ｎ型Ａｌ _ｘ Ｇａ _１−ｘ Ｎ（ただし、０≦ｘ≦１）であり、
   前記第２の層が、ｐ型Ａｌ _ｙ Ｇａ _１−ｙ Ｎ（ただし、０≦ｙ≦１）であることを特徴とする電界効果トランジスタ。
2. 前記ゲート酸化膜が、ＳｉＯ_２、ＳｉＮ_ｘ、ＳｉＯＮ、Ａｌ_２Ｏ_３、ＭｇＯ、ＧａＯ_ｘ、ＧｄＯ_ｘの少なくとも１つで構成されている、請求項１に記載の電界効果トランジスタ。
3. 前記III族窒化物半導体がＧａＮである、請求項１または２に記載の電界効果トランジスタ。
4. 前記ゲート電極がリセス溝内に形成されている、請求項１から３のいずれか一項に記載の電界効果トランジスタ。
5. 前記ソース及びドレインの少なくとも一部が、エピタキシャル成長で形成されている、請求項１から４のいずれか一項に記載の電界効果トランジスタ。
6. 基板をさらに備え、
   前記半導体活性層は、前記基板上に形成され、
   前記基板の材料は、シリコン、サファイア、ＳｉＣ、ＺｎＯ、および、ＺｒＢ _２ のいずれかである請求項１から５のいずれか一項に記載の電界効果トランジスタ。

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