JP3391715B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Classifications
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Description
【０００１】
【発明の属する技術分野】本発明は、パワートランジス
タとして用いられる半導体装置に係り、特に、ＭＯＳ−
ＦＥＴ及びＩＧＢＴとして機能する半導体装置及びその
製造方法に関する。
タとして用いられる半導体装置に係り、特に、ＭＯＳ−
ＦＥＴ及びＩＧＢＴとして機能する半導体装置及びその
製造方法に関する。
【０００２】
【従来の技術】一般に、縦型パワーＭＯＳ電界効果トラ
ンジスタ（パワーＭＯＳ−ＦＥＴ）が知られている。従
来、パワーＭＯＳ−ＦＥＴは、例えば、図１２及び図１
３に示すような構成をしている。なお、図１２及び図１
３は、多数のＦＥＴセルからなる半導体チップの周縁部
を示しており、図１２及び図１３において右側が半導体
チップの中央よりの部分であり、左側が半導体チップの
周縁部となっている。また、図１２及び図１３は、水平
方向の長さに対して、垂直方向の長さが誇張された状態
となっている（以下に示される他の図においても上述の
ようになっている）。
ンジスタ（パワーＭＯＳ−ＦＥＴ）が知られている。従
来、パワーＭＯＳ−ＦＥＴは、例えば、図１２及び図１
３に示すような構成をしている。なお、図１２及び図１
３は、多数のＦＥＴセルからなる半導体チップの周縁部
を示しており、図１２及び図１３において右側が半導体
チップの中央よりの部分であり、左側が半導体チップの
周縁部となっている。また、図１２及び図１３は、水平
方向の長さに対して、垂直方向の長さが誇張された状態
となっている（以下に示される他の図においても上述の
ようになっている）。
【０００３】また、図１２と図１３とは、基本的に同一
のものであるが、図１２の平面構造ａにおいては、後述
するゲート電極５の部分にハッチングを施し、図１３の
平面構造ａにおいては、後述するウエル領域９にハッチ
ングを施している。また、図１２及び図１３において、
断面構造ｂは、平面構造ａの下の線ｃの部分を示すもの
である。そして、パワーＭＯＳ−ＦＥＴは、図示しない
ｎ型半導体基板であるｎ型の高濃度ドレイン領域の裏面
にドレイン電極が形成され、ｎ型半導体基板の表面にｎ
型の低濃度ドレイン領域であるｎ型半導体層１が形成さ
れている。
のものであるが、図１２の平面構造ａにおいては、後述
するゲート電極５の部分にハッチングを施し、図１３の
平面構造ａにおいては、後述するウエル領域９にハッチ
ングを施している。また、図１２及び図１３において、
断面構造ｂは、平面構造ａの下の線ｃの部分を示すもの
である。そして、パワーＭＯＳ−ＦＥＴは、図示しない
ｎ型半導体基板であるｎ型の高濃度ドレイン領域の裏面
にドレイン電極が形成され、ｎ型半導体基板の表面にｎ
型の低濃度ドレイン領域であるｎ型半導体層１が形成さ
れている。
【０００４】このｎ型半導体層１の表層部分に、ｐ型ベ
ース領域２が互いに等間隔に、縦横に整列した状態に多
数形成されている。そして、各ベース領域２内に、ｎ型
ソース領域３が形成されている。また、ベース領域２等
が形成されたｎ型半導体層１上に、シリコン酸化膜（Ｓ
ｉＯ2）からなるゲート絶縁膜４、ポリシリコンからな
るゲート電極５、層間絶縁膜６、アルミやアルミ合金か
らなるソース電極７が積層するように形成されている。
また、ソース電極７は、ゲート絶縁膜４、ゲート電極５
及び層間絶縁膜６に形成されたコンタクトホールＨ１の
部分で、ソース領域３及びベース領域２と接続されてい
る。
ース領域２が互いに等間隔に、縦横に整列した状態に多
数形成されている。そして、各ベース領域２内に、ｎ型
ソース領域３が形成されている。また、ベース領域２等
が形成されたｎ型半導体層１上に、シリコン酸化膜（Ｓ
ｉＯ2）からなるゲート絶縁膜４、ポリシリコンからな
るゲート電極５、層間絶縁膜６、アルミやアルミ合金か
らなるソース電極７が積層するように形成されている。
また、ソース電極７は、ゲート絶縁膜４、ゲート電極５
及び層間絶縁膜６に形成されたコンタクトホールＨ１の
部分で、ソース領域３及びベース領域２と接続されてい
る。
【０００５】そして、このようにベース領域２が互いに
等間隔に多数配置された部分が、ＦＥＴとして機能する
活性領域Ａとなっている。この活性領域Ａの外側、すな
わち、周縁領域Ｂにおいては、上記ゲート電極５への引
き出し線の接続のために、上記ゲート電極５が活性領域
から周縁領域Ｂ側に延出させられ、該周縁領域Ｂにおい
てゲート電極５に引き出し用のゲート引出金属電極８が
ゲート電極５に接続されている。
等間隔に多数配置された部分が、ＦＥＴとして機能する
活性領域Ａとなっている。この活性領域Ａの外側、すな
わち、周縁領域Ｂにおいては、上記ゲート電極５への引
き出し線の接続のために、上記ゲート電極５が活性領域
から周縁領域Ｂ側に延出させられ、該周縁領域Ｂにおい
てゲート電極５に引き出し用のゲート引出金属電極８が
ゲート電極５に接続されている。
【０００６】また、周縁領域Ｂのゲート電極５にゲート
引出金属電極８が積層された部分の下層においては、上
記ｎ型半導体層１の表層部に、ベース領域２と同じ導電
形、ここではｐ型の不純物拡散層（以下、ｐ型ウエル領
域９と称する）が形成されている。このウエル領域９
は、図１３の平面構造ａにハッチングで示すように、ベ
ース領域２が多数形成された活性領域Ａを囲むように活
性領域Ａと周縁領域Ｂとの境界に沿って周縁領域Ｂに延
在している。また、ウエル領域９は、ベース領域２より
深くなるように形成されている。
引出金属電極８が積層された部分の下層においては、上
記ｎ型半導体層１の表層部に、ベース領域２と同じ導電
形、ここではｐ型の不純物拡散層（以下、ｐ型ウエル領
域９と称する）が形成されている。このウエル領域９
は、図１３の平面構造ａにハッチングで示すように、ベ
ース領域２が多数形成された活性領域Ａを囲むように活
性領域Ａと周縁領域Ｂとの境界に沿って周縁領域Ｂに延
在している。また、ウエル領域９は、ベース領域２より
深くなるように形成されている。
【０００７】そして、このウエル領域９には、その活性
領域Ａの反対側の側縁の近傍にＰ型の高濃度領域９ａが
形成されるとともに、この高濃度領域９ａ上には、絶縁
膜１０、１１が形成されずにアルミもしくはアルミ合金
からなるフィールド・プレート金属層（ＦＰ金属層７
ａ）が接続されるようになっている。なお、図１２及び
図１３において、絶縁膜１０がゲート絶縁膜４と同じ材
質のもの（ＳｉＯ2）であり、絶縁膜１１が層間絶縁膜
６と同じ材質のものである。また、ウエル領域９上のＦ
Ｐ金属層７ａは、ウエル領域９上の活性領域Ａから離れ
た側に形成され、ソース電極７と離れた状態となってい
るが、図示しない部分で活性領域Ａのソース電極７と接
続されて同電位となっている。
領域Ａの反対側の側縁の近傍にＰ型の高濃度領域９ａが
形成されるとともに、この高濃度領域９ａ上には、絶縁
膜１０、１１が形成されずにアルミもしくはアルミ合金
からなるフィールド・プレート金属層（ＦＰ金属層７
ａ）が接続されるようになっている。なお、図１２及び
図１３において、絶縁膜１０がゲート絶縁膜４と同じ材
質のもの（ＳｉＯ2）であり、絶縁膜１１が層間絶縁膜
６と同じ材質のものである。また、ウエル領域９上のＦ
Ｐ金属層７ａは、ウエル領域９上の活性領域Ａから離れ
た側に形成され、ソース電極７と離れた状態となってい
るが、図示しない部分で活性領域Ａのソース電極７と接
続されて同電位となっている。
【０００８】また、ウエル領域９上の上記ＦＰ金属層７
ａは、上述のように高濃度領域９ａの部分でウエル領域
９に接合されるとともに、高濃度領域９ａの活性領域Ａ
の反対側にウエル領域９との間に絶縁膜１０，１１を介
在させた状態で延出し、さらに、ＦＰ金属層７ａが、ウ
エル領域９の活性領域Ａの反対側の側縁より外側に延出
しており、ＦＰ金属層７ａがフィールドプレート構造を
形成するものとなっている。
ａは、上述のように高濃度領域９ａの部分でウエル領域
９に接合されるとともに、高濃度領域９ａの活性領域Ａ
の反対側にウエル領域９との間に絶縁膜１０，１１を介
在させた状態で延出し、さらに、ＦＰ金属層７ａが、ウ
エル領域９の活性領域Ａの反対側の側縁より外側に延出
しており、ＦＰ金属層７ａがフィールドプレート構造を
形成するものとなっている。
【０００９】そして、このような構造を有するパワーＭ
ＯＳ−ＦＥＴによれば、ベース領域２と低濃度ドレイン
領域（Ｎ型半導体層１）との接合がプレナー接合となっ
ており、ソース−ドレイン間に電圧を印加した場合に、
ベース領域２の周縁部に存在する曲面部分で電界集中が
起こり、この部分での降伏電圧が低くなる。しかし、隣
り合うベース領域２間の距離及び隣り合うベース領域２
とウエル領域９との距離を適切な距離とすることによ
り、ソース−ドレイン間にあるレベル以上の電圧を印加
すると、各ベース領域２及びウエル領域９からドレイン
領域側に広がる各空乏層同士が繋がるとともに、各空乏
層が繋がってほぼ一様な深さのほぼ平坦な空乏層が形成
されることにより、各ベース領域２の外周部における電
界集中がなくなり、活性領域Ａの降伏電圧が高くなる。
ＯＳ−ＦＥＴによれば、ベース領域２と低濃度ドレイン
領域（Ｎ型半導体層１）との接合がプレナー接合となっ
ており、ソース−ドレイン間に電圧を印加した場合に、
ベース領域２の周縁部に存在する曲面部分で電界集中が
起こり、この部分での降伏電圧が低くなる。しかし、隣
り合うベース領域２間の距離及び隣り合うベース領域２
とウエル領域９との距離を適切な距離とすることによ
り、ソース−ドレイン間にあるレベル以上の電圧を印加
すると、各ベース領域２及びウエル領域９からドレイン
領域側に広がる各空乏層同士が繋がるとともに、各空乏
層が繋がってほぼ一様な深さのほぼ平坦な空乏層が形成
されることにより、各ベース領域２の外周部における電
界集中がなくなり、活性領域Ａの降伏電圧が高くなる。
【００１０】また、この場合に、活性領域Ａの最外周部
のベース領域２とウエル領域９との間は、空乏層が占め
た状態となるが、ウエル領域９の活性領域の反対側の側
縁側においては、曲面が存在することにより電界集中が
起こり、降伏電圧が低くなることになる。しかし、ウエ
ル領域９おいては、その深さをベース領域２より深くし
て外周部の曲面の曲率半径を大きくすることで、電界集
中の度合いを低くするとともに、上述フィールドプレー
ト構造を採用することで、さらに、電界集中の度合いを
低くし、これにより降伏電圧を高めるようにしている。
のベース領域２とウエル領域９との間は、空乏層が占め
た状態となるが、ウエル領域９の活性領域の反対側の側
縁側においては、曲面が存在することにより電界集中が
起こり、降伏電圧が低くなることになる。しかし、ウエ
ル領域９おいては、その深さをベース領域２より深くし
て外周部の曲面の曲率半径を大きくすることで、電界集
中の度合いを低くするとともに、上述フィールドプレー
ト構造を採用することで、さらに、電界集中の度合いを
低くし、これにより降伏電圧を高めるようにしている。
【００１１】なお、上述のようにウエル領域９を深くす
るとともにフィールドプレート構造をとるものとして
も、降伏電圧を越える電圧を印加した場合には、主にウ
エル領域９の活性領域の反対側の側縁部でアバランシェ
降伏が発生するが、上記ウエル領域９には、その活性領
域の反対側の側縁の近傍に高濃度領域９ａが設けられる
とともに、ここにソース電極７と短絡したＦＰ金属層７
ａが接続されており、アバランシェ降伏により発生した
アバランシェ電流は、このＦＰ金属層７ａの部分からソ
ース電極７に流れることになり、活性領域Ａ側にアバラ
ンシェ電流が流れるのを防止し、アバランシェ耐量を高
めている。
るとともにフィールドプレート構造をとるものとして
も、降伏電圧を越える電圧を印加した場合には、主にウ
エル領域９の活性領域の反対側の側縁部でアバランシェ
降伏が発生するが、上記ウエル領域９には、その活性領
域の反対側の側縁の近傍に高濃度領域９ａが設けられる
とともに、ここにソース電極７と短絡したＦＰ金属層７
ａが接続されており、アバランシェ降伏により発生した
アバランシェ電流は、このＦＰ金属層７ａの部分からソ
ース電極７に流れることになり、活性領域Ａ側にアバラ
ンシェ電流が流れるのを防止し、アバランシェ耐量を高
めている。
【００１２】また、上記ウエル領域９は、上述のように
周縁領域Ｂ側に延出したゲート電極５及びこのゲート電
極５に積層されて接続されたゲート引出金属電極８の部
分、すなわち、ゲートパッド及びゲートフィンガーの部
分の下層に設けられることにより、ゲートパッド及びゲ
ートフィンガーの部分の下層の半導体層の電位を安定さ
せる働きもしている。
周縁領域Ｂ側に延出したゲート電極５及びこのゲート電
極５に積層されて接続されたゲート引出金属電極８の部
分、すなわち、ゲートパッド及びゲートフィンガーの部
分の下層に設けられることにより、ゲートパッド及びゲ
ートフィンガーの部分の下層の半導体層の電位を安定さ
せる働きもしている。
【００１３】また、従来のＭＯＳ−ＦＥＴでは、ゲート
電極５側に予期しない静電気による高電圧が印加された
場合に、ＭＯＳ−ＦＥＴを保護するために、例えば、ゲ
ート−ソース間に双方向ツェナーダイオードを設けてい
た。そして、ゲート−ソース間に双方向ツェナーダイオ
ードを形成した場合には、ゲートに静電気等により双方
向ツェナーダイオードの降伏電圧以上の電圧が印加され
た場合に、双方向ツェナーダイオードによりゲート電極
５側からソース電極７側に電流が流され、ゲート−ソー
ス間に印加される電圧が下げらることによりＦＥＴが保
護されるようになっている。なお、上述のような構造を
有する縦型のパワーＭＯＳ−ＦＥＴにおいて、図示しな
いｎ型半導体基板であるｎ型の高濃度ドレイン領域をｐ
型半導体基板とすると、ＩＧＢＴとなり、この際には、
ＦＥＴにおけるソース電極がＩＧＢＴのエミッタ電極と
なり、ＦＥＴにおけるドレイン電極がＩＧＢＴのコレク
タ電極となる。また、上記従来のパワーＭＯＳ−ＦＥＴ
やＩＧＢＴにおいて、言うまでもなく、ｎ型半導体部分
とｐ型半導体部分とを入れ替えても良く、チャンネルを
ｎチャンネルとしてもｐチャンネルとしても良い。
電極５側に予期しない静電気による高電圧が印加された
場合に、ＭＯＳ−ＦＥＴを保護するために、例えば、ゲ
ート−ソース間に双方向ツェナーダイオードを設けてい
た。そして、ゲート−ソース間に双方向ツェナーダイオ
ードを形成した場合には、ゲートに静電気等により双方
向ツェナーダイオードの降伏電圧以上の電圧が印加され
た場合に、双方向ツェナーダイオードによりゲート電極
５側からソース電極７側に電流が流され、ゲート−ソー
ス間に印加される電圧が下げらることによりＦＥＴが保
護されるようになっている。なお、上述のような構造を
有する縦型のパワーＭＯＳ−ＦＥＴにおいて、図示しな
いｎ型半導体基板であるｎ型の高濃度ドレイン領域をｐ
型半導体基板とすると、ＩＧＢＴとなり、この際には、
ＦＥＴにおけるソース電極がＩＧＢＴのエミッタ電極と
なり、ＦＥＴにおけるドレイン電極がＩＧＢＴのコレク
タ電極となる。また、上記従来のパワーＭＯＳ−ＦＥＴ
やＩＧＢＴにおいて、言うまでもなく、ｎ型半導体部分
とｐ型半導体部分とを入れ替えても良く、チャンネルを
ｎチャンネルとしてもｐチャンネルとしても良い。
【００１４】
【発明が解決しようとする課題】ところで、上記ウエル
領域は、ベース領域より深く形成されるため、ウェハの
不純物拡散工程では、ベース領域を有する活性領域の形
成を行う前に、ウエル領域を形成していた。すなわち、
ウエル領域は、ベース領域と同じ導電形であるが、ベー
ス領域より深いため、ベース領域と同時に形成されず
に、別の工程で形成されていた。従って、ウエル領域を
形成するものとした場合には、工程数が増えることにな
る。
領域は、ベース領域より深く形成されるため、ウェハの
不純物拡散工程では、ベース領域を有する活性領域の形
成を行う前に、ウエル領域を形成していた。すなわち、
ウエル領域は、ベース領域と同じ導電形であるが、ベー
ス領域より深いため、ベース領域と同時に形成されず
に、別の工程で形成されていた。従って、ウエル領域を
形成するものとした場合には、工程数が増えることにな
る。
【００１５】また、ウエル領域があると、ウエル領域が
無い場合に比較して、セル密度（ＦＥＴとして機能する
各最小部分の面積当たりの数）が低下することになる。
これらのことから、近年、ドレイン−ソース間の逆耐圧
が約１００Ｖ以下の低ＯＮ抵抗ＭＯＳ−ＦＥＴにおい
て、セル密度向上と、工程簡略化のため、上記ウエル領
域を無くしたものが作られるようになってきた。
無い場合に比較して、セル密度（ＦＥＴとして機能する
各最小部分の面積当たりの数）が低下することになる。
これらのことから、近年、ドレイン−ソース間の逆耐圧
が約１００Ｖ以下の低ＯＮ抵抗ＭＯＳ−ＦＥＴにおい
て、セル密度向上と、工程簡略化のため、上記ウエル領
域を無くしたものが作られるようになってきた。
【００１６】このようなウエル領域が無いＭＯＳ−ＦＥ
Ｔでは、高い耐圧性が要求されないので、ウエル領域を
設けて耐圧を高める必要はないが、言うまでもなく、ウ
エル領域がないことにより降伏電圧が低下する。また、
降伏電圧を越えた場合に活性領域の外でアバランシェ電
流を流してくれるウエル領域が無いことによりアバラン
シェ耐量が低下する。また、ゲート・フィンガー、ゲー
ト・パッドの部分の下層は、ベース領域と同じ不純物の
ウエル領域がないので、ベース領域（Ｐ型）と反対不純
物のｎ型半導体層となり、電位が不安定になりやすかっ
た。
Ｔでは、高い耐圧性が要求されないので、ウエル領域を
設けて耐圧を高める必要はないが、言うまでもなく、ウ
エル領域がないことにより降伏電圧が低下する。また、
降伏電圧を越えた場合に活性領域の外でアバランシェ電
流を流してくれるウエル領域が無いことによりアバラン
シェ耐量が低下する。また、ゲート・フィンガー、ゲー
ト・パッドの部分の下層は、ベース領域と同じ不純物の
ウエル領域がないので、ベース領域（Ｐ型）と反対不純
物のｎ型半導体層となり、電位が不安定になりやすかっ
た。
【００１７】また、ウエル領域を無くしたＭＯＳ−ＦＥ
Ｔには、ゲート電極であるポリシリコン層を活性領域の
最外周に形成されたベース領域より外側に（周縁領域側
に向かって）張り出すように延出させ、フィールドプレ
ート構造とすることにより、最外周にあって、空乏層を
繋げる相手がなく、活性領域の外周側の側縁において電
界集中が生じるベース領域の降伏電圧を高めたものがあ
る。しかし、ゲート電極を用いてフィールドプレート構
造を形成した場合に、フィールドプレート（金属層）、
すなわちゲート電極の下の薄いゲート絶縁膜に高い電界
がかかるため、ＭＯＳ−ＦＥＴの特性の劣化を招きやす
いという問題があった。
Ｔには、ゲート電極であるポリシリコン層を活性領域の
最外周に形成されたベース領域より外側に（周縁領域側
に向かって）張り出すように延出させ、フィールドプレ
ート構造とすることにより、最外周にあって、空乏層を
繋げる相手がなく、活性領域の外周側の側縁において電
界集中が生じるベース領域の降伏電圧を高めたものがあ
る。しかし、ゲート電極を用いてフィールドプレート構
造を形成した場合に、フィールドプレート（金属層）、
すなわちゲート電極の下の薄いゲート絶縁膜に高い電界
がかかるため、ＭＯＳ−ＦＥＴの特性の劣化を招きやす
いという問題があった。
【００１８】また、上述のようにゲート電極側に静電気
等による高電圧が印加された際に、ＭＯＳ−ＦＥＴを保
護する双方向ツェナーダイオードを設ける構成とした場
合、従来、上記双方向ツェナーダイオードが、ゲート・
パッドを取り囲むように設けられていた。しかし、ウエ
ル領域が無いＭＯＳ−ＦＥＴに、ゲート・パッドを取り
囲むように双方向ツェナーダイオードを設けても、双方
向ツェナーダイオードとソース電極とを接続する部分の
下層が、ベース領域（Ｐ型）と反対不純物のｎ型半導体
層となり、かつ、ウエル領域からｎ型半導体層に広がる
空乏層が生じることもなく、電位が安定しないという問
題があった。また、縦型ＭＯＳ−ＦＥＴと、半導体基板
上の構成がほぼ同じＩＧＢＴにおいても、上述のような
各種の問題が生じる。
等による高電圧が印加された際に、ＭＯＳ−ＦＥＴを保
護する双方向ツェナーダイオードを設ける構成とした場
合、従来、上記双方向ツェナーダイオードが、ゲート・
パッドを取り囲むように設けられていた。しかし、ウエ
ル領域が無いＭＯＳ−ＦＥＴに、ゲート・パッドを取り
囲むように双方向ツェナーダイオードを設けても、双方
向ツェナーダイオードとソース電極とを接続する部分の
下層が、ベース領域（Ｐ型）と反対不純物のｎ型半導体
層となり、かつ、ウエル領域からｎ型半導体層に広がる
空乏層が生じることもなく、電位が安定しないという問
題があった。また、縦型ＭＯＳ−ＦＥＴと、半導体基板
上の構成がほぼ同じＩＧＢＴにおいても、上述のような
各種の問題が生じる。
【００１９】本発明は上記事情に鑑みてなされたもので
あり、ウエル領域を有するＭＯＳ−ＦＥＴやＩＧＢＴよ
りも工程を簡略化できるとともに、ウエル領域を有する
ＭＯＳ−ＦＥＴやＩＧＢＴと同程度の特性を得ることが
できる半導体装置及びその製造方法を提供することを目
的とするものである。
あり、ウエル領域を有するＭＯＳ−ＦＥＴやＩＧＢＴよ
りも工程を簡略化できるとともに、ウエル領域を有する
ＭＯＳ−ＦＥＴやＩＧＢＴと同程度の特性を得ることが
できる半導体装置及びその製造方法を提供することを目
的とするものである。
【００２０】
【課題を解決するための手段】本発明の請求項１記載の
半導体装置は、第一導電形半導体もしくは第二導電形半
導体からなる半導体基板と、該半導体基板の表面側に設
けられた第一導電形半導体層と、上記半導体基板の裏面
側に設けられた第一の電極と、上記第一導電形半導体層
の表層部に多数設けられた第二導電形半導体ベース領域
と、第二導電形半導体ベース領域内に設けられた第一導
電形半導体領域と、上記第一導電形半導体層上にゲート
絶縁膜を介して配置されるゲート電極と、上記第一導電
形半導体領域に接続される第二の電極とを備えた半導体
装置であって、上記第二導電形半導体ベース領域が多数
設けられた活性領域周囲の第一導電形半導体層の表層部
に、上記活性領域を囲むように、第二導電形半導体ベー
ス領域とほぼ同じ深さの第二導電形半導体ウエル領域が
形成され、該第二導電形半導体ウエル領域には、上記活
性領域に向かって櫛歯状に延出する多数のウエル延出部
が備えられ、第一導電形半導体層の上記活性領域上に形
成されるゲート電極には、上記活性領域からその周囲の
上記ウエル領域に向かって櫛歯状に延出する多数のゲー
ト延出部が備えられ、上記活性領域の外側で、櫛歯状の
上記ウエル延出部同士の間に上記ゲート延出部が延在す
るように、上記ウエル延出部と上記ゲート延出部とが互
いにほぼ相補的な櫛歯状に形成されていることを特徴と
する。
半導体装置は、第一導電形半導体もしくは第二導電形半
導体からなる半導体基板と、該半導体基板の表面側に設
けられた第一導電形半導体層と、上記半導体基板の裏面
側に設けられた第一の電極と、上記第一導電形半導体層
の表層部に多数設けられた第二導電形半導体ベース領域
と、第二導電形半導体ベース領域内に設けられた第一導
電形半導体領域と、上記第一導電形半導体層上にゲート
絶縁膜を介して配置されるゲート電極と、上記第一導電
形半導体領域に接続される第二の電極とを備えた半導体
装置であって、上記第二導電形半導体ベース領域が多数
設けられた活性領域周囲の第一導電形半導体層の表層部
に、上記活性領域を囲むように、第二導電形半導体ベー
ス領域とほぼ同じ深さの第二導電形半導体ウエル領域が
形成され、該第二導電形半導体ウエル領域には、上記活
性領域に向かって櫛歯状に延出する多数のウエル延出部
が備えられ、第一導電形半導体層の上記活性領域上に形
成されるゲート電極には、上記活性領域からその周囲の
上記ウエル領域に向かって櫛歯状に延出する多数のゲー
ト延出部が備えられ、上記活性領域の外側で、櫛歯状の
上記ウエル延出部同士の間に上記ゲート延出部が延在す
るように、上記ウエル延出部と上記ゲート延出部とが互
いにほぼ相補的な櫛歯状に形成されていることを特徴と
する。
【００２１】上記構成によれば、第二導電形半導体ウエ
ル領域が第二導電形半導体ベース領域とほぼ同じ深さと
され、かつ、上記活性領域の外側で、櫛歯状の上記ウエ
ル延出部同士の間に上記ゲート延出部が延在するよう
に、上記ウエル延出部と上記ゲート延出部とが互いにほ
ぼ相補的な櫛歯状に形成されているので、ウエル延出部
を有する第二導電形半導体ウエル領域とゲート延出部を
有するゲート電極とがほとんど重ならない状態となって
いる。従って、例えば、ゲート絶縁膜（酸化膜）や該ゲ
ート絶縁膜上に形成されるゲート電極をマスクとして、
第一導電形半導体層にイオン注入及び熱処理を行って第
二導電形半導体ベース領域を形成する際に、ゲート絶縁
膜やゲート電極とほとんど重ならず、かつ、第二導電形
半導体ベース領域と同じ深さの第二導電形半導体ウエル
領域を同時に形成することができるので、ウエル領域が
あるものとしても製造工程を簡略化することができる。
ル領域が第二導電形半導体ベース領域とほぼ同じ深さと
され、かつ、上記活性領域の外側で、櫛歯状の上記ウエ
ル延出部同士の間に上記ゲート延出部が延在するよう
に、上記ウエル延出部と上記ゲート延出部とが互いにほ
ぼ相補的な櫛歯状に形成されているので、ウエル延出部
を有する第二導電形半導体ウエル領域とゲート延出部を
有するゲート電極とがほとんど重ならない状態となって
いる。従って、例えば、ゲート絶縁膜（酸化膜）や該ゲ
ート絶縁膜上に形成されるゲート電極をマスクとして、
第一導電形半導体層にイオン注入及び熱処理を行って第
二導電形半導体ベース領域を形成する際に、ゲート絶縁
膜やゲート電極とほとんど重ならず、かつ、第二導電形
半導体ベース領域と同じ深さの第二導電形半導体ウエル
領域を同時に形成することができるので、ウエル領域が
あるものとしても製造工程を簡略化することができる。
【００２２】すなわち、第二導電形半導体ウエル領域上
に、ゲート絶縁膜及びゲート電極が重なった状態となっ
ている場合には、ゲート絶縁膜やゲート電極を形成する
前に第二導電形半導体ウエル領域を形成する必要がある
が、上述のように第二導電形半導体ウエル領域上にゲー
ト絶縁膜やゲート電極がほとんど重なっていないので、
同じくゲート絶縁膜やゲート電極とほとんど重なってい
ない第二導電形半導体ベース領域と同様に、ゲート絶縁
膜もしくはゲート絶縁膜及びゲート電極を形成した後
に、第二導電形半導体ウエル領域を形成することができ
る。また、第二導電形半導体ベース領域と第二導電形半
導体ウエル領域とがほぼ同じ深さなので、第二導電形半
導体ベース領域と第二導電形半導体ウエル領域とを同時
に同じ条件で形成することができる。
に、ゲート絶縁膜及びゲート電極が重なった状態となっ
ている場合には、ゲート絶縁膜やゲート電極を形成する
前に第二導電形半導体ウエル領域を形成する必要がある
が、上述のように第二導電形半導体ウエル領域上にゲー
ト絶縁膜やゲート電極がほとんど重なっていないので、
同じくゲート絶縁膜やゲート電極とほとんど重なってい
ない第二導電形半導体ベース領域と同様に、ゲート絶縁
膜もしくはゲート絶縁膜及びゲート電極を形成した後
に、第二導電形半導体ウエル領域を形成することができ
る。また、第二導電形半導体ベース領域と第二導電形半
導体ウエル領域とがほぼ同じ深さなので、第二導電形半
導体ベース領域と第二導電形半導体ウエル領域とを同時
に同じ条件で形成することができる。
【００２３】また、ウエル延出部同士の間にゲート延出
部が配置された状態となっているが、第一の電極と第二
の電極との間（例えば、ソース−ドレイン間）に印加す
る電圧を高めていった場合に、隣り合うウエル延出部か
らそれぞれ第一導電形半導体層に広がる空乏層同士が、
さらに広がり、隣り合うウエル延出部同士の間で空乏層
同士が繋がり、ウエル延出部同士の間も空乏層で占めら
れることになり、上述のように櫛歯状にウエル延出部を
設けるものとしても、ウエル延出部の部分で、降伏電圧
が低下するのを防止することができる。
部が配置された状態となっているが、第一の電極と第二
の電極との間（例えば、ソース−ドレイン間）に印加す
る電圧を高めていった場合に、隣り合うウエル延出部か
らそれぞれ第一導電形半導体層に広がる空乏層同士が、
さらに広がり、隣り合うウエル延出部同士の間で空乏層
同士が繋がり、ウエル延出部同士の間も空乏層で占めら
れることになり、上述のように櫛歯状にウエル延出部を
設けるものとしても、ウエル延出部の部分で、降伏電圧
が低下するのを防止することができる。
【００２４】また、上述のようなウエル領域と、活性領
域のベース領域が十分に近ければ、従来のウエル領域を
有するＭＯＳ−ＦＥＴと同様に、ソース−ドレイン間に
電圧を印加した場合に、ウエル領域と活性領域とからそ
れぞれ広がる空乏層が互いに繋がり、活性領域の最外周
部のベース領域の降伏電圧を高めることができる。ま
た、これにより、活性領域とウエル領域とを合わせた領
域において、ウエル領域の部分の降伏電圧が最も低くな
り、この部分で主に降伏が生じて降伏電流が流れること
になり、降伏電流が活性領域に流れるのを抑制すること
ができるので、アバランシェ耐量を向上することができ
る。
域のベース領域が十分に近ければ、従来のウエル領域を
有するＭＯＳ−ＦＥＴと同様に、ソース−ドレイン間に
電圧を印加した場合に、ウエル領域と活性領域とからそ
れぞれ広がる空乏層が互いに繋がり、活性領域の最外周
部のベース領域の降伏電圧を高めることができる。ま
た、これにより、活性領域とウエル領域とを合わせた領
域において、ウエル領域の部分の降伏電圧が最も低くな
り、この部分で主に降伏が生じて降伏電流が流れること
になり、降伏電流が活性領域に流れるのを抑制すること
ができるので、アバランシェ耐量を向上することができ
る。
【００２５】従って、本発明の電界効果トランジスタに
よれば、従来のベース領域より深いウエル領域を有する
ＭＯＳ−ＦＥＴに比較して製造工程を簡略化できるとと
もに、従来のウエル領域がないＭＯＳ−ＦＥＴより、降
伏電圧、アバランシェ耐量等の特性が優れたもの、すな
わち、従来のベース領域より深いウエル領域を有するＭ
ＯＳ−ＦＥＴに近い優れた特性を有するものとすること
ができる。なお、ここで半導体装置とは、例えば、縦型
パワーＭＯＳ−ＦＥＴもしくはＩＧＢＴであり、半導体
装置がＭＯＳ−ＦＥＴの場合に、第一の電極がドレイン
電極であり、第二の電極がソース電極であり、半導体装
置がＩＧＢＴの場合に、第一の電極がコレクタ電極であ
り、第二の電極がエミッタ電極である。
よれば、従来のベース領域より深いウエル領域を有する
ＭＯＳ−ＦＥＴに比較して製造工程を簡略化できるとと
もに、従来のウエル領域がないＭＯＳ−ＦＥＴより、降
伏電圧、アバランシェ耐量等の特性が優れたもの、すな
わち、従来のベース領域より深いウエル領域を有するＭ
ＯＳ−ＦＥＴに近い優れた特性を有するものとすること
ができる。なお、ここで半導体装置とは、例えば、縦型
パワーＭＯＳ−ＦＥＴもしくはＩＧＢＴであり、半導体
装置がＭＯＳ−ＦＥＴの場合に、第一の電極がドレイン
電極であり、第二の電極がソース電極であり、半導体装
置がＩＧＢＴの場合に、第一の電極がコレクタ電極であ
り、第二の電極がエミッタ電極である。
【００２６】本発明の請求項２記載の半導体装置は、上
記請求項１記載の半導体装置において、上記活性領域の
外側に延出するとともに上記ウエル延出部同士の間に配
置された上記ゲート延出部の先端部に、上記ゲート電極
に電圧を印加するためのゲート引出金属電極が接続され
ていることを特徴とする。
記請求項１記載の半導体装置において、上記活性領域の
外側に延出するとともに上記ウエル延出部同士の間に配
置された上記ゲート延出部の先端部に、上記ゲート電極
に電圧を印加するためのゲート引出金属電極が接続され
ていることを特徴とする。
【００２７】上記構成によれば、上記活性領域の外側に
延出するゲート延出部の先端部に、上記ゲート引出金属
電極が形成されているので、ゲート引出金属電極と、活
性領域上に形成された第二の電極との間に十分な横方向
距離を取ることが可能であり、第二の電極とゲート引出
金属電極とが重なるようなことがないので、第二の電極
とゲート引出金属電極との間に絶縁膜を形成する必要が
なく、製造工程を簡略化することができる。
延出するゲート延出部の先端部に、上記ゲート引出金属
電極が形成されているので、ゲート引出金属電極と、活
性領域上に形成された第二の電極との間に十分な横方向
距離を取ることが可能であり、第二の電極とゲート引出
金属電極とが重なるようなことがないので、第二の電極
とゲート引出金属電極との間に絶縁膜を形成する必要が
なく、製造工程を簡略化することができる。
【００２８】また、上述のようにウエル延出部同士の間
が空乏層で占められるものとすれば、ゲート引出金属電
極とゲート電極（ゲート延出部）との接続部、すなわ
ち、ゲート・フィンガーの部分の下層が空乏層となり、
ゲート・フィンガーの部分の下層が第二導電形半導体ベ
ース領域と反対の導電形の第一導電形半導体層となって
いても、電位を安定させることができる。
が空乏層で占められるものとすれば、ゲート引出金属電
極とゲート電極（ゲート延出部）との接続部、すなわ
ち、ゲート・フィンガーの部分の下層が空乏層となり、
ゲート・フィンガーの部分の下層が第二導電形半導体ベ
ース領域と反対の導電形の第一導電形半導体層となって
いても、電位を安定させることができる。
【００２９】本発明の請求項３記載の半導体装置は、上
記請求項１または２記載の半導体装置において、上記ウ
エル領域の上記活性領域の反対側の側縁部側に、フィー
ルド・プレート機能を有する金属層が形成されているこ
とを特徴とする。
記請求項１または２記載の半導体装置において、上記ウ
エル領域の上記活性領域の反対側の側縁部側に、フィー
ルド・プレート機能を有する金属層が形成されているこ
とを特徴とする。
【００３０】上記構成によれば、上記ウエル領域の上記
活性領域の反対側の側縁部側に、フィールド・プレート
機能を有する金属層が形成されているので、ウエル領域
の部分の降伏電圧を高めることができる。また、ウエル
領域と活性領域のベース領域との距離が十分に近けれ
ば、ソース−ドレイン間に電圧を印加した際に、ウエル
領域から広がる空乏層とベース領域から広がる空乏層が
繋がることにより、ウエル領域の降伏電圧を高めること
でＦＥＴ全体の降伏電圧を高めることができる。
活性領域の反対側の側縁部側に、フィールド・プレート
機能を有する金属層が形成されているので、ウエル領域
の部分の降伏電圧を高めることができる。また、ウエル
領域と活性領域のベース領域との距離が十分に近けれ
ば、ソース−ドレイン間に電圧を印加した際に、ウエル
領域から広がる空乏層とベース領域から広がる空乏層が
繋がることにより、ウエル領域の降伏電圧を高めること
でＦＥＴ全体の降伏電圧を高めることができる。
【００３１】本発明の請求項４記載の半導体装置は、上
記請求項１から３のいずれか一つに記載の半導体装置に
おいて、上記活性領域の外側に、上記ゲート電極と上記
第二の電極とに接続される双方向ツェナーダイオード領
域が形成され、該双方向ツェナーダイオード領域と第二
の電極とを繋ぐ導体には、活性領域に向かって櫛歯状に
延出する多数の導体延出部が備えられ、上記活性領域の
周囲に形成された第二導電形半導体ウエル領域には、上
記導体に向かって櫛歯状に延出する多数のウエル延出部
が備えられ、上記活性領域の外側で、櫛歯状の上記ウエ
ル延出部同士の間に上記導体延出部が延在するように、
上記ウエル延出部と上記導体延出部とが互いにほぼ相補
的な櫛歯状に形成され、第一導電形半導体層の上記活性
領域上に設けられる第二の電極が、上記活性領域から上
記導体延出部の先端部上まで延出するように形成される
とともに、上記第二の電極が上記ウエル延出部同士の間
に配置される上記導体延出部の先端部に接続されている
ことを特徴とする。
記請求項１から３のいずれか一つに記載の半導体装置に
おいて、上記活性領域の外側に、上記ゲート電極と上記
第二の電極とに接続される双方向ツェナーダイオード領
域が形成され、該双方向ツェナーダイオード領域と第二
の電極とを繋ぐ導体には、活性領域に向かって櫛歯状に
延出する多数の導体延出部が備えられ、上記活性領域の
周囲に形成された第二導電形半導体ウエル領域には、上
記導体に向かって櫛歯状に延出する多数のウエル延出部
が備えられ、上記活性領域の外側で、櫛歯状の上記ウエ
ル延出部同士の間に上記導体延出部が延在するように、
上記ウエル延出部と上記導体延出部とが互いにほぼ相補
的な櫛歯状に形成され、第一導電形半導体層の上記活性
領域上に設けられる第二の電極が、上記活性領域から上
記導体延出部の先端部上まで延出するように形成される
とともに、上記第二の電極が上記ウエル延出部同士の間
に配置される上記導体延出部の先端部に接続されている
ことを特徴とする。
【００３２】上記構成によれば、上述のようにウエル延
出部同士の間が空乏層で占められるものとすれば、導体
（導体延出部の先端部）と第二の電極との接続部の下層
が空乏層となり、導体とソース電極との接合部の下層が
第二導電形半導体ベース領域と反対の導電形の第一導電
形半導体層となっていても、電位を安定させることがで
きる。
出部同士の間が空乏層で占められるものとすれば、導体
（導体延出部の先端部）と第二の電極との接続部の下層
が空乏層となり、導体とソース電極との接合部の下層が
第二導電形半導体ベース領域と反対の導電形の第一導電
形半導体層となっていても、電位を安定させることがで
きる。
【００３３】本発明の請求項５記載の半導体装置は、上
記請求項１から４のいずれか一つに記載の半導体装置に
おいて、第一の電極と第二の電極との間に比較的高い電
圧を印加した場合に、隣り合う上記ウエル延出部同士か
らそれぞれ第一導電形半導体層に広がる空乏層同士が、
隣り合うウエル延出部同士の間で繋がるように、上記ウ
エル延出部同士の間隔が決められていることを特徴とす
る。
記請求項１から４のいずれか一つに記載の半導体装置に
おいて、第一の電極と第二の電極との間に比較的高い電
圧を印加した場合に、隣り合う上記ウエル延出部同士か
らそれぞれ第一導電形半導体層に広がる空乏層同士が、
隣り合うウエル延出部同士の間で繋がるように、上記ウ
エル延出部同士の間隔が決められていることを特徴とす
る。
【００３４】上記構成によれば、第一の電極と第二の電
極との間に比較的高い電圧を印加した場合に、隣り合う
上記ウエル延出部同士からそれぞれ第一導電形半導体層
に広がる空乏層同士が、隣り合うウエル延出部同士の間
で繋がるようにすることができるので、ウエル延出部同
士の間が空乏層とされる事に基づく請求項１から４のい
ずれかに記載の構成に基づく上述の効果を確実に奏する
ことができる。なお、比較的高い電圧とは、上述のよう
にウエル延出部同士の間に空乏層が広がる電圧であると
ともに、空乏層同士が繋がって一体のほぼ平坦な空乏層
が形成される前に、ＦＥＴが降伏してしまうことがない
電圧である。
極との間に比較的高い電圧を印加した場合に、隣り合う
上記ウエル延出部同士からそれぞれ第一導電形半導体層
に広がる空乏層同士が、隣り合うウエル延出部同士の間
で繋がるようにすることができるので、ウエル延出部同
士の間が空乏層とされる事に基づく請求項１から４のい
ずれかに記載の構成に基づく上述の効果を確実に奏する
ことができる。なお、比較的高い電圧とは、上述のよう
にウエル延出部同士の間に空乏層が広がる電圧であると
ともに、空乏層同士が繋がって一体のほぼ平坦な空乏層
が形成される前に、ＦＥＴが降伏してしまうことがない
電圧である。
【００３５】本発明の請求項６記載の半導体装置は、上
記請求項１から４のいずれか一つに記載の半導体装置に
おいて、第一の電極と第二の電極との間に比較的高い電
圧を印加した場合に、隣り合う第二導電形半導体ベース
領域同士からそれぞれ第一導電形半導体層に広がる空乏
層同士が、隣り合う第二導電形半導体ベース領域同士の
間で繋がるように、上記第二導電形半導体ベース領域同
士の間隔が決められ、かつ、上記ウエル延出部同士の間
隔が、上記第二導電形半導体ベース領域同士の間隔とほ
ぼ等しくされていることを特徴とする。
記請求項１から４のいずれか一つに記載の半導体装置に
おいて、第一の電極と第二の電極との間に比較的高い電
圧を印加した場合に、隣り合う第二導電形半導体ベース
領域同士からそれぞれ第一導電形半導体層に広がる空乏
層同士が、隣り合う第二導電形半導体ベース領域同士の
間で繋がるように、上記第二導電形半導体ベース領域同
士の間隔が決められ、かつ、上記ウエル延出部同士の間
隔が、上記第二導電形半導体ベース領域同士の間隔とほ
ぼ等しくされていることを特徴とする。
【００３６】上記構成によれば、隣り合うウエル延出部
同士の間隔が、空乏層同士が繋がるように配置された第
二導電形半導体ベース領域同士の間隔と等しくされてい
るので、上記請求項５記載の半導体装置と同様の効果を
奏することができる。また、基本的に第二導電形半導体
ベース領域同士の間隔は、空乏層同士が繋がるととも
に、最適な特性が得られるように設計されているので、
この間隔にウエル延出部同士の間隔を合わせることで、
容易に最適な特性が得られるように本発明の半導体装置
を設計することができる。
同士の間隔が、空乏層同士が繋がるように配置された第
二導電形半導体ベース領域同士の間隔と等しくされてい
るので、上記請求項５記載の半導体装置と同様の効果を
奏することができる。また、基本的に第二導電形半導体
ベース領域同士の間隔は、空乏層同士が繋がるととも
に、最適な特性が得られるように設計されているので、
この間隔にウエル延出部同士の間隔を合わせることで、
容易に最適な特性が得られるように本発明の半導体装置
を設計することができる。
【００３７】本発明の請求項７記載の半導体装置は、上
記請求項１から６のいずれか一つに記載の半導体装置に
おいて、上記半導体基板が第一導電形半導体基板とさ
れ、上記第一の電極がドレイン電極とされ、上記第二の
電極がソース電極とされることにより、縦型パワーＭＯ
Ｓ−ＦＥＴとして機能することを特徴とする。上記構成
によれば、上記半導体基板が、第一導電形半導体層と同
じ第一導電形半導体とされること、すなわち、第一導電
形半導体層がｎ型なら、半導体基板もｎ型とされ、第一
導電形半導体層がｐがたなら半導体基板もｐ型とされる
ことにより、本発明の半導体装置は、電界効果トランジ
スタ、すなわち、縦型パワーＭＯＳ−ＦＥＴとして機能
することになり、縦型パワーＭＯＳ−ＦＥＴにおいて、
上述のような請求項１から６に記載の構成に基づく効果
を奏することができる。
記請求項１から６のいずれか一つに記載の半導体装置に
おいて、上記半導体基板が第一導電形半導体基板とさ
れ、上記第一の電極がドレイン電極とされ、上記第二の
電極がソース電極とされることにより、縦型パワーＭＯ
Ｓ−ＦＥＴとして機能することを特徴とする。上記構成
によれば、上記半導体基板が、第一導電形半導体層と同
じ第一導電形半導体とされること、すなわち、第一導電
形半導体層がｎ型なら、半導体基板もｎ型とされ、第一
導電形半導体層がｐがたなら半導体基板もｐ型とされる
ことにより、本発明の半導体装置は、電界効果トランジ
スタ、すなわち、縦型パワーＭＯＳ−ＦＥＴとして機能
することになり、縦型パワーＭＯＳ−ＦＥＴにおいて、
上述のような請求項１から６に記載の構成に基づく効果
を奏することができる。
【００３８】本発明の請求項８記載の半導体装置は、上
記請求項１から６のいずれか一つに記載の半導体装置に
おいて、上記半導体基板が第二導電形半導体基板とさ
れ、上記第一の電極がコレクタ電極とされ、上記第二の
電極がエミッタ電極とされることにより、ＩＧＢＴとし
て機能することを特徴とする。上記構成によれば、上記
半導体基板が、第一導電形半導体層と異なる第二導電形
半導体とされること、すなわち、第一導電形半導体層が
ｎ型なら、半導体基板はｐ型とされ、第一導電形半導体
層がｐ型なら半導体基板はｎ型とされることにより、本
発明の半導体装置は、ＩＧＢＴとして機能することにな
り、ＩＧＢＴにおいて、上述のような請求項１から６に
記載の構成に基づく効果を奏することができる。
記請求項１から６のいずれか一つに記載の半導体装置に
おいて、上記半導体基板が第二導電形半導体基板とさ
れ、上記第一の電極がコレクタ電極とされ、上記第二の
電極がエミッタ電極とされることにより、ＩＧＢＴとし
て機能することを特徴とする。上記構成によれば、上記
半導体基板が、第一導電形半導体層と異なる第二導電形
半導体とされること、すなわち、第一導電形半導体層が
ｎ型なら、半導体基板はｐ型とされ、第一導電形半導体
層がｐ型なら半導体基板はｎ型とされることにより、本
発明の半導体装置は、ＩＧＢＴとして機能することにな
り、ＩＧＢＴにおいて、上述のような請求項１から６に
記載の構成に基づく効果を奏することができる。
【００３９】本発明の請求項９記載の半導体装置の製造
方法は、上記請求項１から６のいずれか一つに記載の半
導体装置を製造するための半導体装置の製造方法であっ
て、上記第二導電形半導体ウエル領域が、上記第二導電
形半導体ベース領域を形成する工程で、上記第二導電形
半導体ベース領域とともに製造されることを特徴とす
る。
方法は、上記請求項１から６のいずれか一つに記載の半
導体装置を製造するための半導体装置の製造方法であっ
て、上記第二導電形半導体ウエル領域が、上記第二導電
形半導体ベース領域を形成する工程で、上記第二導電形
半導体ベース領域とともに製造されることを特徴とす
る。
【００４０】上記構成によれば、第二導電形半導体ウエ
ル領域が、上記第二導電形半導体ベース領域を形成する
工程で、上記第二導電形半導体ベース領域とともに製造
されるので、製造工程を簡略化することができる。ま
た、このように製造工程を簡略化しても、製造される請
求項１から８のいずれかに記載の半導体装置は、上述の
優れた特性を有するものとなるので、製造工程の簡略化
と特性の維持とを両立することが可能となる。
ル領域が、上記第二導電形半導体ベース領域を形成する
工程で、上記第二導電形半導体ベース領域とともに製造
されるので、製造工程を簡略化することができる。ま
た、このように製造工程を簡略化しても、製造される請
求項１から８のいずれかに記載の半導体装置は、上述の
優れた特性を有するものとなるので、製造工程の簡略化
と特性の維持とを両立することが可能となる。
【００４１】
【発明の実施の形態】以下に、本発明の実施の形態の一
例の半導体装置及び半導体装置の製造方法を図面を参照
して説明する。なお、この一例は、本発明の半導体装置
を電界効果トランジスタに応用したものであり、以下の
説明において、半導体装置を電界効果トランジスタとし
て説明する。図１及び図２は、この一例の電界効果トラ
ンジスタの半導体チップの外周部分の平面構造ａと断面
構造ｂ１、ｂ２とを示すものである。また、図１と図２
とは、基本的に同一のものであるが、図１の平面構造ａ
においては、後述するウエル領域２０の部分にハッチン
グを施し、図２の平面構造ａにおいては、後述するゲー
ト電極５にハッチングを施している。
例の半導体装置及び半導体装置の製造方法を図面を参照
して説明する。なお、この一例は、本発明の半導体装置
を電界効果トランジスタに応用したものであり、以下の
説明において、半導体装置を電界効果トランジスタとし
て説明する。図１及び図２は、この一例の電界効果トラ
ンジスタの半導体チップの外周部分の平面構造ａと断面
構造ｂ１、ｂ２とを示すものである。また、図１と図２
とは、基本的に同一のものであるが、図１の平面構造ａ
においては、後述するウエル領域２０の部分にハッチン
グを施し、図２の平面構造ａにおいては、後述するゲー
ト電極５にハッチングを施している。
【００４２】また、断面構造ｂ１は、平面構造の線ｃ１
で示される部分の断面構造であり、断面構造ｂ２は、平
面構造の破線ｃ２で示される部分の断面構造である。ま
た、この一例において、従来のＭＯＳ−ＦＥＴとほぼ同
様の構成要素には、同一の符号を付してその説明の一部
を省略した。そして、図１及び図２に示すように、この
一例の電界効果トランジスタ（以下、ＦＥＴと称する）
は、従来と同様に、図示しないｎ型半導体基板であるｎ
型の高濃度ドレイン領域の裏面にドレイン電極（第一の
電極）が形成され、ｎ型半導体基板の表面にｎ型の低濃
度ドレイン領域であるｎ型半導体層１（第一導電形半導
体層）が形成されている。
で示される部分の断面構造であり、断面構造ｂ２は、平
面構造の破線ｃ２で示される部分の断面構造である。ま
た、この一例において、従来のＭＯＳ−ＦＥＴとほぼ同
様の構成要素には、同一の符号を付してその説明の一部
を省略した。そして、図１及び図２に示すように、この
一例の電界効果トランジスタ（以下、ＦＥＴと称する）
は、従来と同様に、図示しないｎ型半導体基板であるｎ
型の高濃度ドレイン領域の裏面にドレイン電極（第一の
電極）が形成され、ｎ型半導体基板の表面にｎ型の低濃
度ドレイン領域であるｎ型半導体層１（第一導電形半導
体層）が形成されている。
【００４３】このｎ型半導体層１の表層部分に、ｐ型ベ
ース領域２が互いに等間隔に、縦横に整列した状態に多
数形成されている。そして、各ベース領域２内に、ｎ型
ソース領域３が形成されている。また、ベース領域２等
が形成されたｎ型半導体層１上に、シリコン酸化膜から
なるゲート絶縁膜４、ポリシリコンからなるゲート電極
５、層間絶縁膜６、アルミやアルミ合金からなるソース
電極７（第二の電極）が形成されている。
ース領域２が互いに等間隔に、縦横に整列した状態に多
数形成されている。そして、各ベース領域２内に、ｎ型
ソース領域３が形成されている。また、ベース領域２等
が形成されたｎ型半導体層１上に、シリコン酸化膜から
なるゲート絶縁膜４、ポリシリコンからなるゲート電極
５、層間絶縁膜６、アルミやアルミ合金からなるソース
電極７（第二の電極）が形成されている。
【００４４】すなわち、この一例のＦＥＴの活性領域Ａ
は、基本的に従来のＦＥＴとほぼ同様のものとなってい
る。そして、左右前後に隣り合うｐ型ベース領域２，２
同士の間隔は、従来と同様にソース−ドレイン間に電圧
を印加した場合に、ｐ型ベース領域２，２の外方に空乏
層が広がり、各空乏層同士が繋がって活性領域Ａ全体に
渡って一体のほぼ平坦な空乏層が形成されるように決め
られている。
は、基本的に従来のＦＥＴとほぼ同様のものとなってい
る。そして、左右前後に隣り合うｐ型ベース領域２，２
同士の間隔は、従来と同様にソース−ドレイン間に電圧
を印加した場合に、ｐ型ベース領域２，２の外方に空乏
層が広がり、各空乏層同士が繋がって活性領域Ａ全体に
渡って一体のほぼ平坦な空乏層が形成されるように決め
られている。
【００４５】そして、この一例のＦＥＴは、その周縁領
域Ｂの構成が、従来のＦＥＴと異なったものとなってい
る。そして、図１に示すように、周縁領域Ｂには、周縁
領域Ｂと活性領域Ａとの境界線に沿って、ｎ型半導体層
１の表層部にｐ型ウエル領域２０が形成されている。上
記ｐ型ウエル領域２０は、ベース領域２と同じ導電形の
半導体領域であるとともに、ウエル領域２０の活性領域
Ａに向かった側縁部が櫛歯状に形成されている。
域Ｂの構成が、従来のＦＥＴと異なったものとなってい
る。そして、図１に示すように、周縁領域Ｂには、周縁
領域Ｂと活性領域Ａとの境界線に沿って、ｎ型半導体層
１の表層部にｐ型ウエル領域２０が形成されている。上
記ｐ型ウエル領域２０は、ベース領域２と同じ導電形の
半導体領域であるとともに、ウエル領域２０の活性領域
Ａに向かった側縁部が櫛歯状に形成されている。
【００４６】すなわち、ウエル領域２０には、活性領域
Ａ側に向かって延出する複数のウエル延出部２１が互い
に間隔をあけて形成されている。また、ウエル領域２０
及びウエル延出部２１の深さは、ベース領域２の深さと
ほぼ等しくされている。該ウエル延出部２１は、周縁領
域Ｂと活性領域Ａとの境界線に対して直交する方向に延
出している。なお、ウエル延出部２１の先端部は、活性
領域Ａの最外周部にあるベース領域２より外側（周縁領
域側）にあり、周縁領域Ｂと活性領域Ａとの境界線の周
縁領域Ｂ側にある。
Ａ側に向かって延出する複数のウエル延出部２１が互い
に間隔をあけて形成されている。また、ウエル領域２０
及びウエル延出部２１の深さは、ベース領域２の深さと
ほぼ等しくされている。該ウエル延出部２１は、周縁領
域Ｂと活性領域Ａとの境界線に対して直交する方向に延
出している。なお、ウエル延出部２１の先端部は、活性
領域Ａの最外周部にあるベース領域２より外側（周縁領
域側）にあり、周縁領域Ｂと活性領域Ａとの境界線の周
縁領域Ｂ側にある。
【００４７】そして、ウエル延出部２１同士の間隔は、
ベース領域２同士の間隔と等しくなっている。なお、ウ
エル延出部２１同士の間隔及びベース領域２同士の間隔
とは、ここでは、隣り合うウエル延出部２１同士もしく
はベース領域２同士の互いに対向する側縁間の間隔であ
る。なお、各ウエル延出部２１同士の間隔が上述のよう
にベース領域２同士の間隔と等しくされているので、各
ウエル延出部２１は、それぞれほぼ等間隔で配置されて
いる。また、この一例では、ウエル延出部２１の長さ方
向に直交する幅（上記境界線に沿った幅）が、ベース領
域２の幅とほぼ等しくされており、隣り合うウエル延出
部２１同士の中心線間の間隔と、隣り合うベース領域２
の中心点同士の間隔も等しくされている。
ベース領域２同士の間隔と等しくなっている。なお、ウ
エル延出部２１同士の間隔及びベース領域２同士の間隔
とは、ここでは、隣り合うウエル延出部２１同士もしく
はベース領域２同士の互いに対向する側縁間の間隔であ
る。なお、各ウエル延出部２１同士の間隔が上述のよう
にベース領域２同士の間隔と等しくされているので、各
ウエル延出部２１は、それぞれほぼ等間隔で配置されて
いる。また、この一例では、ウエル延出部２１の長さ方
向に直交する幅（上記境界線に沿った幅）が、ベース領
域２の幅とほぼ等しくされており、隣り合うウエル延出
部２１同士の中心線間の間隔と、隣り合うベース領域２
の中心点同士の間隔も等しくされている。
【００４８】また、上記ウエル延出部２１の先端と、該
先端に最も近いベース領域２の側縁との間隔が、ベース
領域２同士の間隔（対向する側縁同士の間隔）とほぼ等
しくされている。なお、図１及び図２に示されるよう
に、ベース領域２の列（図中においては横の列）の延長
線上に上記ウエル延出部２１が配置されるようになって
おり、一列に並んだベース領域２の各中心点を結ぶ線の
延長線と、ウエル延出部２１の中心線とがほぼ一致する
ようになっている。なお、ウエル領域２０は、活性領域
Ａを囲むように形成されているので、活性領域Ａの左右
においては、ウエル延出部２１がベース領域２の横の列
に沿って形成され、活性領域Ａの前後では、ウエル延出
部２１がベース領域２の縦の列に沿って形成されてい
る。
先端に最も近いベース領域２の側縁との間隔が、ベース
領域２同士の間隔（対向する側縁同士の間隔）とほぼ等
しくされている。なお、図１及び図２に示されるよう
に、ベース領域２の列（図中においては横の列）の延長
線上に上記ウエル延出部２１が配置されるようになって
おり、一列に並んだベース領域２の各中心点を結ぶ線の
延長線と、ウエル延出部２１の中心線とがほぼ一致する
ようになっている。なお、ウエル領域２０は、活性領域
Ａを囲むように形成されているので、活性領域Ａの左右
においては、ウエル延出部２１がベース領域２の横の列
に沿って形成され、活性領域Ａの前後では、ウエル延出
部２１がベース領域２の縦の列に沿って形成されてい
る。
【００４９】また、ウエル延出部２１同士の間隔は、基
本的に、ベース領域２同士の間隔が、ソース−ドレイン
間に比較的高い電圧をかけた際に、各ベース領域２から
半導体層１に広がる空乏層同士が繋がり、一体に繋がっ
たほぼ平坦な空乏層が形成されるようになっているのに
対応させたものである。すなわち、ソース−ドレイン間
に比較的高い電圧をかけた際に、ウエル延出部２１同士
の間で、各ウエル延出部２１から半導体層１側に広がる
空乏層同士が繋がり、ウエル延出部２１同士の間の半導
体層１の表層部分が空乏層で充たされるようになってい
れば良く、隣り合うウエル延出部２１同士の間隔と、隣
り合うベース領域２同士の間隔が一致する必要はない
が、ベース領域２同士の間隔は、活性領域の耐圧性やＯ
Ｎ抵抗等の特性が最適になるように設定されており、ウ
エル延出部２１同士の間隔とベース領域２同士の間隔が
ほぼ等しくなっていることが好ましい。
本的に、ベース領域２同士の間隔が、ソース−ドレイン
間に比較的高い電圧をかけた際に、各ベース領域２から
半導体層１に広がる空乏層同士が繋がり、一体に繋がっ
たほぼ平坦な空乏層が形成されるようになっているのに
対応させたものである。すなわち、ソース−ドレイン間
に比較的高い電圧をかけた際に、ウエル延出部２１同士
の間で、各ウエル延出部２１から半導体層１側に広がる
空乏層同士が繋がり、ウエル延出部２１同士の間の半導
体層１の表層部分が空乏層で充たされるようになってい
れば良く、隣り合うウエル延出部２１同士の間隔と、隣
り合うベース領域２同士の間隔が一致する必要はない
が、ベース領域２同士の間隔は、活性領域の耐圧性やＯ
Ｎ抵抗等の特性が最適になるように設定されており、ウ
エル延出部２１同士の間隔とベース領域２同士の間隔が
ほぼ等しくなっていることが好ましい。
【００５０】また、上述のように、ウエル延出部２１の
先端と、該先端に最も近いベース領域２の側縁との間隔
が隣り合うベース領域２間の間隔と等しくされているの
で、上述のようにソース−ドレイン間に電圧を印加した
場合にウエル延出部２１とベース領域２との間も空乏層
で充たされ、それにより、ウエル領域２０と活性領域Ａ
との間（ウエル領域２０と最外周に配置されたベース領
域２との間）も空乏層で充たされることになる。
先端と、該先端に最も近いベース領域２の側縁との間隔
が隣り合うベース領域２間の間隔と等しくされているの
で、上述のようにソース−ドレイン間に電圧を印加した
場合にウエル延出部２１とベース領域２との間も空乏層
で充たされ、それにより、ウエル領域２０と活性領域Ａ
との間（ウエル領域２０と最外周に配置されたベース領
域２との間）も空乏層で充たされることになる。
【００５１】また、ウエル延出部２１は、それぞれ矩形
状に形成されており、上記境界線に沿った幅より、境界
線に直交する長さが長くされているが、境界線に直交す
る長さは、特に限定されるものではない。しかし、後述
するゲート電極５のゲート延出部５ａとの関係である程
度、ウエル延出部２１の長さが決められることになる。
また、ウエル領域２０の活性領域Ａの反対側の側縁は、
周縁領域Ｂと活性領域Ａとの境界線に沿った直線状とな
っている。なお、ウエル領域２０は、活性領域Ａを囲む
ように形成されているので、活性領域Ａの外周に沿った
形状となる。また、ウエル領域２０は、低濃度の不純物
拡散により形成されたＰ−の部分とその後にＰ−内に高
濃度の不純物拡散により形成されたＰ＋の部分とがあ
る。なお、ベース領域２も低濃度の不純物拡散により形
成されたＰ−の部分と、そのＰ−の部分に高濃度の不純
物拡散により形成されたＰ＋の部分があり、一緒の工程
で形成される。
状に形成されており、上記境界線に沿った幅より、境界
線に直交する長さが長くされているが、境界線に直交す
る長さは、特に限定されるものではない。しかし、後述
するゲート電極５のゲート延出部５ａとの関係である程
度、ウエル延出部２１の長さが決められることになる。
また、ウエル領域２０の活性領域Ａの反対側の側縁は、
周縁領域Ｂと活性領域Ａとの境界線に沿った直線状とな
っている。なお、ウエル領域２０は、活性領域Ａを囲む
ように形成されているので、活性領域Ａの外周に沿った
形状となる。また、ウエル領域２０は、低濃度の不純物
拡散により形成されたＰ−の部分とその後にＰ−内に高
濃度の不純物拡散により形成されたＰ＋の部分とがあ
る。なお、ベース領域２も低濃度の不純物拡散により形
成されたＰ−の部分と、そのＰ−の部分に高濃度の不純
物拡散により形成されたＰ＋の部分があり、一緒の工程
で形成される。
【００５２】また、ソース電極７は、活性領域Ａの層間
絶縁膜６上に形成されるとともに、ベース領域２の内側
（ソース領域３の内周部）に対応して形成されたコンタ
クトホールＨ１においてソース領域３及びその内側のベ
ース領域２に接続されているが、この一例のＦＥＴ（ｎ
チャンネルのｎＭＯＳ）においては、ベース領域２の外
周縁（側縁）は、活性領域Ａと周縁領域Ｂとの境界線に
ほぼ一致するように配置されている。
絶縁膜６上に形成されるとともに、ベース領域２の内側
（ソース領域３の内周部）に対応して形成されたコンタ
クトホールＨ１においてソース領域３及びその内側のベ
ース領域２に接続されているが、この一例のＦＥＴ（ｎ
チャンネルのｎＭＯＳ）においては、ベース領域２の外
周縁（側縁）は、活性領域Ａと周縁領域Ｂとの境界線に
ほぼ一致するように配置されている。
【００５３】また、図２に示すように、ゲート電極５
は、活性領域Ａにおいて、ゲート絶縁膜４上に形成され
ることになるが、ゲート絶縁膜４となるシリコン酸化膜
（ＳｉＯ2）は、ベース領域２及びウエル領域２０を不
純物拡散により形成する際に、マスクとして形成された
部分であり、活性領域Ａでは、Ｐ型ベース領域２にほぼ
対応する部分（不純物はマスクされた部分側に少し広が
るので、ｐ型ベース領域２の周縁部上もシリコン酸化膜
で覆われた状態となる）を除くｎ型半導体の部分に形成
される。従って、ゲート電極５は、ｐ型ベース領域２に
ほぼ対応する部分を除くｎ型半導体層１上に形成され
る。
は、活性領域Ａにおいて、ゲート絶縁膜４上に形成され
ることになるが、ゲート絶縁膜４となるシリコン酸化膜
（ＳｉＯ2）は、ベース領域２及びウエル領域２０を不
純物拡散により形成する際に、マスクとして形成された
部分であり、活性領域Ａでは、Ｐ型ベース領域２にほぼ
対応する部分（不純物はマスクされた部分側に少し広が
るので、ｐ型ベース領域２の周縁部上もシリコン酸化膜
で覆われた状態となる）を除くｎ型半導体の部分に形成
される。従って、ゲート電極５は、ｐ型ベース領域２に
ほぼ対応する部分を除くｎ型半導体層１上に形成され
る。
【００５４】また、周縁領域Ｂにおいては、上記ウエル
領域２０にほぼ対応する部分を除く部分に予め厚めのシ
リコン酸化膜が形成されており、ウエル領域２０の活性
領域Ａ側の側縁部まで形成されたシリコン酸化膜上にも
ゲート電極５が形成された状態となっている。すなわ
ち、ゲート電極５は、活性領域Ａ上からウエル領域２０
の活性領域Ａ側の側縁部まで形成されることになる。
領域２０にほぼ対応する部分を除く部分に予め厚めのシ
リコン酸化膜が形成されており、ウエル領域２０の活性
領域Ａ側の側縁部まで形成されたシリコン酸化膜上にも
ゲート電極５が形成された状態となっている。すなわ
ち、ゲート電極５は、活性領域Ａ上からウエル領域２０
の活性領域Ａ側の側縁部まで形成されることになる。
【００５５】そして、ウエル領域２０の活性領域Ａ側に
は、上述のように多数のウエル延出部２１が形成され
て、櫛歯状となっているので、周縁領域Ｂ側に延出され
たゲート電極５は、ウエル領域２０の隣り合うウエル延
出部２１同士の間に延出するゲート延出部５ａが形成さ
れることになる。すなわち、ゲート電極５の周縁領域Ｂ
側に延出した部分には、多数のゲート延出部５ａがウエ
ル領域２０のウエル延出部２１の幅にほぼ対応させる間
隔を互いにあけて櫛歯状に形成されている。
は、上述のように多数のウエル延出部２１が形成され
て、櫛歯状となっているので、周縁領域Ｂ側に延出され
たゲート電極５は、ウエル領域２０の隣り合うウエル延
出部２１同士の間に延出するゲート延出部５ａが形成さ
れることになる。すなわち、ゲート電極５の周縁領域Ｂ
側に延出した部分には、多数のゲート延出部５ａがウエ
ル領域２０のウエル延出部２１の幅にほぼ対応させる間
隔を互いにあけて櫛歯状に形成されている。
【００５６】そして、上述のようにウエル領域２０のウ
エル延出部２１同士の間にゲート電極５のゲート延出部
５ａが延出していることから、ウエル領域２０の活性領
域Ａ側の側縁の櫛歯状の形状と、ゲート電極５の周縁領
域Ｂ側に延出した部分の櫛歯状の形状とがほぼ相補的な
ものとなっている。
エル延出部２１同士の間にゲート電極５のゲート延出部
５ａが延出していることから、ウエル領域２０の活性領
域Ａ側の側縁の櫛歯状の形状と、ゲート電極５の周縁領
域Ｂ側に延出した部分の櫛歯状の形状とがほぼ相補的な
ものとなっている。
【００５７】そして、上述のようなゲート延出部５ａを
含むゲート電極５が形成された後に、半導体チップ上に
層間絶縁膜６が形成される。また、層間絶縁膜６上の活
性領域Ａの部分にソース電極７が形成される。また、上
記ゲート電極５のゲート延出部５ａの先端部上を活性領
域Ａと周縁領域Ｂとの境界線に沿って帯状に、ゲート引
き出し用のゲート引出金属電極２３が形成されている。
そして、ゲート電極５上の層間絶縁膜６のゲート延出部
５ａの先端部に対応する位置には、層間絶縁膜６の開口
であるコンタクトホールＨ２が形成されており、該コン
タクトホールＨ２の部分でゲート電極５（ゲート延出部
５ａ）とゲート引出金属電極２３とが接続されている。
含むゲート電極５が形成された後に、半導体チップ上に
層間絶縁膜６が形成される。また、層間絶縁膜６上の活
性領域Ａの部分にソース電極７が形成される。また、上
記ゲート電極５のゲート延出部５ａの先端部上を活性領
域Ａと周縁領域Ｂとの境界線に沿って帯状に、ゲート引
き出し用のゲート引出金属電極２３が形成されている。
そして、ゲート電極５上の層間絶縁膜６のゲート延出部
５ａの先端部に対応する位置には、層間絶縁膜６の開口
であるコンタクトホールＨ２が形成されており、該コン
タクトホールＨ２の部分でゲート電極５（ゲート延出部
５ａ）とゲート引出金属電極２３とが接続されている。
【００５８】また、この際に、活性領域Ａから離れたゲ
ート延出部５ａの先端部に対応した位置にゲート引出金
属電極２３が形成されているので、ゲート引出金属電極
２３とソース電極７との横方向距離が十分なものとなっ
ており、ほぼ同一の層にゲート引出金属電極２３とソー
ス電極７が存在しても互いに絶縁された状態とすること
ができる。言い換えれば、ゲート延出部５ａの長さは、
周縁領域Ｂ側にあるゲート延出部５ａの先端部上に形成
されるゲート引出金属電極２３と活性領域Ａ上に形成さ
れるソース電極７との間に十分な横方向距離が取れるよ
うに設定されている。
ート延出部５ａの先端部に対応した位置にゲート引出金
属電極２３が形成されているので、ゲート引出金属電極
２３とソース電極７との横方向距離が十分なものとなっ
ており、ほぼ同一の層にゲート引出金属電極２３とソー
ス電極７が存在しても互いに絶縁された状態とすること
ができる。言い換えれば、ゲート延出部５ａの長さは、
周縁領域Ｂ側にあるゲート延出部５ａの先端部上に形成
されるゲート引出金属電極２３と活性領域Ａ上に形成さ
れるソース電極７との間に十分な横方向距離が取れるよ
うに設定されている。
【００５９】そして、ゲート延出部５ａの長さが上述よ
うになるように、ゲート延出部５ａと相補的に形成され
るウエル領域２０のウエル延出部２１の長さがある程度
決められることになる。また、ウエル領域２０上には、
上述のＰ＋部分を形成する際に形成されたシリコン酸化
膜２２が形成されるとともに、該シリコン酸化膜２２上
に層間絶縁膜６が形成されている。そして、ウエル領域
２０上の活性領域Ａの反対側の側縁部の近傍には、帯状
にシリコン酸化膜２２及び層間絶縁膜６が形成されてい
ない部分があり、この部分に、ソース電極７と図示しな
い部分で接続されて同電位とされたＦＰ金属層７ａが形
成され、ＦＰ金属層７ａとウエル領域２０とが接続され
た状態となっている。
うになるように、ゲート延出部５ａと相補的に形成され
るウエル領域２０のウエル延出部２１の長さがある程度
決められることになる。また、ウエル領域２０上には、
上述のＰ＋部分を形成する際に形成されたシリコン酸化
膜２２が形成されるとともに、該シリコン酸化膜２２上
に層間絶縁膜６が形成されている。そして、ウエル領域
２０上の活性領域Ａの反対側の側縁部の近傍には、帯状
にシリコン酸化膜２２及び層間絶縁膜６が形成されてい
ない部分があり、この部分に、ソース電極７と図示しな
い部分で接続されて同電位とされたＦＰ金属層７ａが形
成され、ＦＰ金属層７ａとウエル領域２０とが接続され
た状態となっている。
【００６０】また、上記ＦＰ金属層７ａは、ウエル領域
２０より外側（周縁領域の反対側）に延出した状態とな
っているとともに、ＦＰ金属層７ａと半導体層１との間
に絶縁膜１０、１１とが介在させられた状態となってお
り、この部分がフィールド・プレート構造となってい
る。以上の構造は、半導体チップの外周部における活性
領域Ａと周縁領域Ｂとの構造を示すものであるが、図３
及び図４は、半導体チップの周縁部から半導体チップの
内側に向かってゲート引出金属電極２３が設けられた部
分の平面構造ａ及び断面構造ｂ１、ｂ２を示すものであ
る。なお、図３と図４とは、基本的に同一のものである
が、図３の平面構造ａにおいては、後述するＰ型ウエル
領域２４の部分にハッチングを施し、図４の平面構造ａ
においては、後述するゲート電極５にハッチングを施し
ている。また、図３及び図４において、断面構造ｂ１
は、平面構造ａの線ｃ１の部分の断面を示すものであ
り、断面構造ｂ２は、平面構造ａの破線ｃ２の部分の断
面を示すものである。
２０より外側（周縁領域の反対側）に延出した状態とな
っているとともに、ＦＰ金属層７ａと半導体層１との間
に絶縁膜１０、１１とが介在させられた状態となってお
り、この部分がフィールド・プレート構造となってい
る。以上の構造は、半導体チップの外周部における活性
領域Ａと周縁領域Ｂとの構造を示すものであるが、図３
及び図４は、半導体チップの周縁部から半導体チップの
内側に向かってゲート引出金属電極２３が設けられた部
分の平面構造ａ及び断面構造ｂ１、ｂ２を示すものであ
る。なお、図３と図４とは、基本的に同一のものである
が、図３の平面構造ａにおいては、後述するＰ型ウエル
領域２４の部分にハッチングを施し、図４の平面構造ａ
においては、後述するゲート電極５にハッチングを施し
ている。また、図３及び図４において、断面構造ｂ１
は、平面構造ａの線ｃ１の部分の断面を示すものであ
り、断面構造ｂ２は、平面構造ａの破線ｃ２の部分の断
面を示すものである。
【００６１】そして、ゲート引出金属電極２３が半導体
チップの内側に向かって入り込んだ部分の構造は、基本
的に二つの活性領域Ａに周縁領域Ｂが挟まれた構造とな
っているので、活性領域Ａと周縁領域Ｂとをみた場合に
は、上述の半導体チップの外周部における構造と同様に
なっており、図４に示すように、ゲート電極５の活性領
域Ａから周縁領域Ｂに延出した部分が多数のゲート延出
部５ａを有する櫛歯状とされ、図３に示すように、ｐ型
ウエル領域２４の活性領域Ａ側の側縁部が多数のウエル
延出部２５を有する櫛歯状とされ、これらゲート電極５
とウエル領域２４との櫛歯状の部分が互いにほぼ相補的
な状態となっている。
チップの内側に向かって入り込んだ部分の構造は、基本
的に二つの活性領域Ａに周縁領域Ｂが挟まれた構造とな
っているので、活性領域Ａと周縁領域Ｂとをみた場合に
は、上述の半導体チップの外周部における構造と同様に
なっており、図４に示すように、ゲート電極５の活性領
域Ａから周縁領域Ｂに延出した部分が多数のゲート延出
部５ａを有する櫛歯状とされ、図３に示すように、ｐ型
ウエル領域２４の活性領域Ａ側の側縁部が多数のウエル
延出部２５を有する櫛歯状とされ、これらゲート電極５
とウエル領域２４との櫛歯状の部分が互いにほぼ相補的
な状態となっている。
【００６２】また、ウエル領域２４は、その左右の側縁
がそれぞれ活性領域Ａ側の側縁となるので、ウエル領域
２４の左右の側縁がそれぞれ櫛歯状とされた状態となっ
ている。また、周縁領域Ｂを挟む左右の活性領域Ａにお
いて、ベース領域２の横の列の位置が一致した状態とな
っていれば、ウエル領域２４の左右の側縁部にそれぞれ
形成されたウエル延出部２５の位置が左右の側縁部で一
致する（右側のウエル延出部２５の中心線とこのウエル
延出部２５に対応する左側のウエル延出部２５の中心線
の延長線とがほぼ重なった状態）ので、ウエル領域２４
は、図３及び図４の断面構造ｂ１に示す幅の広い部分と
断面構造ｂ２に示す幅の狭い部分とが交互に繰り返した
形状となる。
がそれぞれ活性領域Ａ側の側縁となるので、ウエル領域
２４の左右の側縁がそれぞれ櫛歯状とされた状態となっ
ている。また、周縁領域Ｂを挟む左右の活性領域Ａにお
いて、ベース領域２の横の列の位置が一致した状態とな
っていれば、ウエル領域２４の左右の側縁部にそれぞれ
形成されたウエル延出部２５の位置が左右の側縁部で一
致する（右側のウエル延出部２５の中心線とこのウエル
延出部２５に対応する左側のウエル延出部２５の中心線
の延長線とがほぼ重なった状態）ので、ウエル領域２４
は、図３及び図４の断面構造ｂ１に示す幅の広い部分と
断面構造ｂ２に示す幅の狭い部分とが交互に繰り返した
形状となる。
【００６３】また、上述の半導体チップの外周部のウエ
ル領域２０では、その上面の活性領域Ａの反対側の側縁
の近傍でＦＰ金属層７ａと接続されていたが、半導体チ
ップの外周部から内側に入り込んだ状態のウエル領域２
４においては、ＦＰ金属層７ａに接続される構成とはな
っておらず、ウエル領域２４上面の全面がシリコン酸化
膜２２及び層間絶縁膜６で覆われた状態となっている。
また、左右の活性領域に挟まれた状態のウエル領域２４
には、ウエル領域２０の場合のようなフィールド・プレ
ート構造が形成されていないものとなっている。なお、
左右の活性領域Ａは、ウエル領域２４とウエル領域２０
とで囲まれるようになっている。
ル領域２０では、その上面の活性領域Ａの反対側の側縁
の近傍でＦＰ金属層７ａと接続されていたが、半導体チ
ップの外周部から内側に入り込んだ状態のウエル領域２
４においては、ＦＰ金属層７ａに接続される構成とはな
っておらず、ウエル領域２４上面の全面がシリコン酸化
膜２２及び層間絶縁膜６で覆われた状態となっている。
また、左右の活性領域に挟まれた状態のウエル領域２４
には、ウエル領域２０の場合のようなフィールド・プレ
ート構造が形成されていないものとなっている。なお、
左右の活性領域Ａは、ウエル領域２４とウエル領域２０
とで囲まれるようになっている。
【００６４】また、上述のように半導体チップの外周部
から半導体チップの内部に向かってゲート引出金属電極
２３が形成されるようになっていない場合には、ウエル
領域２４は存在せずに周縁部のウエル領域２０だけで活
性領域Ａが囲まれることになる。また、上記ゲート延出
部５ａは、半導体チップの外周部のゲート延出部５ａと
同様の構成を有するものとなっており、その上面を層間
絶縁膜６で覆われるとともに、ゲート延出部５ａの先端
部の層間絶縁膜６にコンタクトホールＨ２が形成され、
半導体チップの外周部から内部に向かって入り込んだゲ
ート引出金属電極２３に接続されるようになっている。
から半導体チップの内部に向かってゲート引出金属電極
２３が形成されるようになっていない場合には、ウエル
領域２４は存在せずに周縁部のウエル領域２０だけで活
性領域Ａが囲まれることになる。また、上記ゲート延出
部５ａは、半導体チップの外周部のゲート延出部５ａと
同様の構成を有するものとなっており、その上面を層間
絶縁膜６で覆われるとともに、ゲート延出部５ａの先端
部の層間絶縁膜６にコンタクトホールＨ２が形成され、
半導体チップの外周部から内部に向かって入り込んだゲ
ート引出金属電極２３に接続されるようになっている。
【００６５】また、この一例においては、左側の活性領
域Ａから延出するゲート延出部５ａの先端部と、右側の
活性領域Ａから延出するゲート延出部５ａの先端部とが
一つの帯状のゲート引出金属電極２３に接合されるよう
になっている。また、半導体チップの外周部から内部に
入り込んだゲート引出金属電極２３とその左右の活性領
域Ａ上に形成されたソース電極７とは、十分な横方向距
離を有するものとなっている。
域Ａから延出するゲート延出部５ａの先端部と、右側の
活性領域Ａから延出するゲート延出部５ａの先端部とが
一つの帯状のゲート引出金属電極２３に接合されるよう
になっている。また、半導体チップの外周部から内部に
入り込んだゲート引出金属電極２３とその左右の活性領
域Ａ上に形成されたソース電極７とは、十分な横方向距
離を有するものとなっている。
【００６６】また、この一例のＦＥＴにおいては、図５
に示すように。ゲート−ソース間に従来と同様に双方向
ツェナーダイオード２６が形成されている。なお、図５
は、この一例のＦＥＴの等価回路を示すものであり、Ｇ
がゲート電極５、Ｄがドレイン電極、Ｓがソース電極７
を示す。また、双方向ツェナーダイオード２６とソース
電極７とは、ポリシリコンからなる導体２７により接続
されている。そして、図６及び図７は、双方向ツェナー
ダイオード２６と、ソース電極７とを繋ぐ導体２７とな
るポリシリコンが設けられた部分を示す平面構造ａを示
すものであり、図６においては、例えば、アルミもしく
はアルミ合金等の金属からなる電極として、ソース電極
７と、該ソース電極７と同電位でかつフィールド・プレ
ート構造を形成するＦＰ金属層７ａと、ゲート引出金属
電極２３とが配置される部分にハッチングを施して図示
し、図７においては、ゲート電極と、双方向ツェナーダ
イオード２６（図５に等価回路として図示）をソース電
極７に接続するための導体２７の部分にハッチングを施
して図示した。
に示すように。ゲート−ソース間に従来と同様に双方向
ツェナーダイオード２６が形成されている。なお、図５
は、この一例のＦＥＴの等価回路を示すものであり、Ｇ
がゲート電極５、Ｄがドレイン電極、Ｓがソース電極７
を示す。また、双方向ツェナーダイオード２６とソース
電極７とは、ポリシリコンからなる導体２７により接続
されている。そして、図６及び図７は、双方向ツェナー
ダイオード２６と、ソース電極７とを繋ぐ導体２７とな
るポリシリコンが設けられた部分を示す平面構造ａを示
すものであり、図６においては、例えば、アルミもしく
はアルミ合金等の金属からなる電極として、ソース電極
７と、該ソース電極７と同電位でかつフィールド・プレ
ート構造を形成するＦＰ金属層７ａと、ゲート引出金属
電極２３とが配置される部分にハッチングを施して図示
し、図７においては、ゲート電極と、双方向ツェナーダ
イオード２６（図５に等価回路として図示）をソース電
極７に接続するための導体２７の部分にハッチングを施
して図示した。
【００６７】また、図８は図７の破線ｃ１の部分の断面
構造ｂ１を示し、図９は図７の破線ｃ２の部分の断面構
造ｂ１を示し、図１０は図７の破線ｃ３の部分の断面構
造ｂ３を示し、図１１は図７の破線ｃ４の部分の断面構
造ｂ４を示す。これらの図に示すように、導体２７は、
活性領域Ａの外側において、ゲート引出金属電極２３の
下層に層間絶縁膜６を介して配置されている。そして、
この導体２７から該導体２７と同様にポリシリコンから
なる導体延出部２８が多数互いに間隔をあけて並んだ状
態で、活性領域Ａ側に向かって延出した状態となってい
る。すなわち、導体２７の活性領域Ａ側の側縁は、導体
延出部２８が複数延出することにより櫛歯状となってい
る。また、導体２７の導体延出部２８の先端部の下層に
おいては、櫛歯状の導体延出部２８とほぼ相補的な櫛歯
状にｐ型ウエル領域２９が形成されている。
構造ｂ１を示し、図９は図７の破線ｃ２の部分の断面構
造ｂ１を示し、図１０は図７の破線ｃ３の部分の断面構
造ｂ３を示し、図１１は図７の破線ｃ４の部分の断面構
造ｂ４を示す。これらの図に示すように、導体２７は、
活性領域Ａの外側において、ゲート引出金属電極２３の
下層に層間絶縁膜６を介して配置されている。そして、
この導体２７から該導体２７と同様にポリシリコンから
なる導体延出部２８が多数互いに間隔をあけて並んだ状
態で、活性領域Ａ側に向かって延出した状態となってい
る。すなわち、導体２７の活性領域Ａ側の側縁は、導体
延出部２８が複数延出することにより櫛歯状となってい
る。また、導体２７の導体延出部２８の先端部の下層に
おいては、櫛歯状の導体延出部２８とほぼ相補的な櫛歯
状にｐ型ウエル領域２９が形成されている。
【００６８】すなわち、ウエル領域２９の導体２７側の
側縁部には、互いに間隔をあけた複数のウエル延出部３
０が、導体延出部２８同士の間に延出するように、櫛歯
状に複数形成されている。なお、ウエル延出部３０は、
導体延出部２８より短く、ウエル延出部３０の先端が導
体延出部２８の基部（後端部）まで達しないものとされ
ている。また、上記導体延出部２８の幅は、上記ベース
領域２同士の間隔と同じになっている。すなわち、隣り
合うウエル延出部３０同士の間隔は、隣り合うベース領
域２同士の間隔と同じになっている。そして、導体延出
部２８の先端側は、活性領域Ａから導体２７側に延出し
た状態のソース電極７の下層に至り、ソース電極７と層
間絶縁膜６を介して重なった状態となっている。また、
導体延出部２８の先端部とソース電極７との間の層間絶
縁膜６には、コンタクトホールＨ３が形成され、ソース
電極７と導体延出部２８とが接続された状態となってい
る。
側縁部には、互いに間隔をあけた複数のウエル延出部３
０が、導体延出部２８同士の間に延出するように、櫛歯
状に複数形成されている。なお、ウエル延出部３０は、
導体延出部２８より短く、ウエル延出部３０の先端が導
体延出部２８の基部（後端部）まで達しないものとされ
ている。また、上記導体延出部２８の幅は、上記ベース
領域２同士の間隔と同じになっている。すなわち、隣り
合うウエル延出部３０同士の間隔は、隣り合うベース領
域２同士の間隔と同じになっている。そして、導体延出
部２８の先端側は、活性領域Ａから導体２７側に延出し
た状態のソース電極７の下層に至り、ソース電極７と層
間絶縁膜６を介して重なった状態となっている。また、
導体延出部２８の先端部とソース電極７との間の層間絶
縁膜６には、コンタクトホールＨ３が形成され、ソース
電極７と導体延出部２８とが接続された状態となってい
る。
【００６９】なお、より詳しく説明すると、図６及び図
７に示すように、上記導体２７が形成される部分は、活
性領域Ａが後退した状態となっており、周縁領域Ｂにお
いて上層にＦＰ金属層７ａが形成されたウエル領域２０
と、活性領域Ａとの間が活性領域Ａが後退させらた状態
に形成されることであけられ、この活性領域Ａが後退し
た部分に導体２７（導体延出部２８を含む）が形成され
ている。また、ウエル領域２０上に形成されたゲート引
出金属電極２３は、活性領域Ａが後退した部分に延出し
て広がった状態に形成されており、導体２７上が該導体
２７より広い範囲に渡って活性領域Ａが後退した部分に
形成されたゲート引出金属電極２３により覆われた状態
となっている。なお、導体２７とゲート引出金属電極２
３とは、それらの間に介在する層間絶縁膜６により絶縁
された状態となっている。
７に示すように、上記導体２７が形成される部分は、活
性領域Ａが後退した状態となっており、周縁領域Ｂにお
いて上層にＦＰ金属層７ａが形成されたウエル領域２０
と、活性領域Ａとの間が活性領域Ａが後退させらた状態
に形成されることであけられ、この活性領域Ａが後退し
た部分に導体２７（導体延出部２８を含む）が形成され
ている。また、ウエル領域２０上に形成されたゲート引
出金属電極２３は、活性領域Ａが後退した部分に延出し
て広がった状態に形成されており、導体２７上が該導体
２７より広い範囲に渡って活性領域Ａが後退した部分に
形成されたゲート引出金属電極２３により覆われた状態
となっている。なお、導体２７とゲート引出金属電極２
３とは、それらの間に介在する層間絶縁膜６により絶縁
された状態となっている。
【００７０】また、活性領域Ａの後退した部分において
は、該部分に隣り合う後退していない活性領域Ａの外縁
と、後退した外縁とを結ぶ部分に活性領域Ａの側縁Ｃ
（図６及び図７においては、この部分のゲート電極５の
側縁を仮に側縁Ｃとした）が形成されることになるが、
この側縁Ｃには、櫛歯状のゲート延出部５ａが形成され
ずに側縁Ｃの外側の部分に図８及び図９に示すようにウ
エル領域２９が形成された状態となっている。また、こ
のウエル領域２９上に、活性領域Ａ側からソース電極７
が延出した状態となっている。なお、延出したソース電
極７は、ウエル領域２９（ウエル延出部３０）の上記活
性領域Ａの反対側の側縁に達しないように形成されてい
る。また、ウエル領域２９は、上記導体延出部２８が設
けられた部分の下層がスリット状にウエル領域２９がな
い状態とされ、これらスリット状のウエル領域２９がな
い部分の間がウエル延出部３０となっている。
は、該部分に隣り合う後退していない活性領域Ａの外縁
と、後退した外縁とを結ぶ部分に活性領域Ａの側縁Ｃ
（図６及び図７においては、この部分のゲート電極５の
側縁を仮に側縁Ｃとした）が形成されることになるが、
この側縁Ｃには、櫛歯状のゲート延出部５ａが形成され
ずに側縁Ｃの外側の部分に図８及び図９に示すようにウ
エル領域２９が形成された状態となっている。また、こ
のウエル領域２９上に、活性領域Ａ側からソース電極７
が延出した状態となっている。なお、延出したソース電
極７は、ウエル領域２９（ウエル延出部３０）の上記活
性領域Ａの反対側の側縁に達しないように形成されてい
る。また、ウエル領域２９は、上記導体延出部２８が設
けられた部分の下層がスリット状にウエル領域２９がな
い状態とされ、これらスリット状のウエル領域２９がな
い部分の間がウエル延出部３０となっている。
【００７１】また、ウエル領域２９（ウエル延出部３
０）は、上述のように後退した活性領域側に延出したゲ
ート引出金属電極２３の上記活性領域Ａの側縁Ｃに対向
する側縁部まで形成されている。従って、上述のように
活性領域Ａからウエル領域２９上に延出したソース電極
７と、活性領域Ａの後退した部分に延出したゲート引出
金属電極２３との間には横方向に十分な間隔があけられ
ている。そして、上述のように、ゲート引出金属電極２
３の下層の導体２７から複数本の導体延出部２８が、後
退していない活性領域Ａと周縁領域Ｂとの境界線に沿う
と共に（ウエル領域２０のフィールド・プレート構造の
部分の長手方向に沿うと共に）、活性領域Ａの上記側縁
Ｃに向かって延出している。そして、上述のように導体
２７の導体延出部とウエル領域２９のウエル延出部３０
とがそれぞれ互いにほぼ相補的な櫛歯状に形成されてい
る。
０）は、上述のように後退した活性領域側に延出したゲ
ート引出金属電極２３の上記活性領域Ａの側縁Ｃに対向
する側縁部まで形成されている。従って、上述のように
活性領域Ａからウエル領域２９上に延出したソース電極
７と、活性領域Ａの後退した部分に延出したゲート引出
金属電極２３との間には横方向に十分な間隔があけられ
ている。そして、上述のように、ゲート引出金属電極２
３の下層の導体２７から複数本の導体延出部２８が、後
退していない活性領域Ａと周縁領域Ｂとの境界線に沿う
と共に（ウエル領域２０のフィールド・プレート構造の
部分の長手方向に沿うと共に）、活性領域Ａの上記側縁
Ｃに向かって延出している。そして、上述のように導体
２７の導体延出部とウエル領域２９のウエル延出部３０
とがそれぞれ互いにほぼ相補的な櫛歯状に形成されてい
る。
【００７２】そして、少なくとも、上記導体延出部２８
のソース電極７と接続される部分は、ウエル延出部３０
同士の間に挟まれた状態となっている。また、上述のよ
うに導体延出部２８の幅が、隣り合うベース領域２同士
の間隔とほぼ等しくなっているので、ソース−ドレイン
間に電圧を印加した場合に、導体延出部２８を挟んだ状
態の左右のウエル延出部３０から半導体層１側に広がる
空乏層同士が繋がって、導体延出部２８のソース電極７
が接続される先端部の下層に空乏層が形成されるように
なっている。なお、この一例では、導体延出部２８の幅
と、隣り合う導体延出部２８間の間隔とがほぼ等しくさ
れている。
のソース電極７と接続される部分は、ウエル延出部３０
同士の間に挟まれた状態となっている。また、上述のよ
うに導体延出部２８の幅が、隣り合うベース領域２同士
の間隔とほぼ等しくなっているので、ソース−ドレイン
間に電圧を印加した場合に、導体延出部２８を挟んだ状
態の左右のウエル延出部３０から半導体層１側に広がる
空乏層同士が繋がって、導体延出部２８のソース電極７
が接続される先端部の下層に空乏層が形成されるように
なっている。なお、この一例では、導体延出部２８の幅
と、隣り合う導体延出部２８間の間隔とがほぼ等しくさ
れている。
【００７３】また、図６及び図７において、符号Ｄで示
される帯状の部分が、ウエル領域２０とＦＰ金属層７ａ
との接続部分を示し、符号Ｅで示される部分が初期酸化
膜が形成されている部分を示す。なお、初期酸化膜の部
分は、ウエル領域２０、２９やベース領域２等のｐ型半
導体部分を不純物拡散により形成する際に、不純物が導
入されることがないので、この部分には、ウエル領域２
０，２９等は形成されない。
される帯状の部分が、ウエル領域２０とＦＰ金属層７ａ
との接続部分を示し、符号Ｅで示される部分が初期酸化
膜が形成されている部分を示す。なお、初期酸化膜の部
分は、ウエル領域２０、２９やベース領域２等のｐ型半
導体部分を不純物拡散により形成する際に、不純物が導
入されることがないので、この部分には、ウエル領域２
０，２９等は形成されない。
【００７４】また、図６及び図７に示すように、活性領
域Ａが後退した部分に、初期酸化膜Ｅがあるので、後退
した活性領域Ａの部分で、後退しない場合の活性領域Ａ
の周縁領域Ｂ側にウエル領域２０が形成されるととも
に、後退した活性領域Ａの周縁部にウエル領域２０が形
成され、初期酸化膜Ｅが形成された部分でウエル領域２
０が二つに分かれた状態となっている。そして、これら
二つに分かれたウエル領域の間に導体２７が形成されて
いる。そして、これらの二つのウエル領域２０にウエル
領域２９が一体に接合された状態となっているととも
に、このウエル領域２９に、活性領域Ａが後退した部分
に隣接する後退していない活性領域Ａの部分のウエル領
域２０が一体に接合された状態となっている。
域Ａが後退した部分に、初期酸化膜Ｅがあるので、後退
した活性領域Ａの部分で、後退しない場合の活性領域Ａ
の周縁領域Ｂ側にウエル領域２０が形成されるととも
に、後退した活性領域Ａの周縁部にウエル領域２０が形
成され、初期酸化膜Ｅが形成された部分でウエル領域２
０が二つに分かれた状態となっている。そして、これら
二つに分かれたウエル領域の間に導体２７が形成されて
いる。そして、これらの二つのウエル領域２０にウエル
領域２９が一体に接合された状態となっているととも
に、このウエル領域２９に、活性領域Ａが後退した部分
に隣接する後退していない活性領域Ａの部分のウエル領
域２０が一体に接合された状態となっている。
【００７５】次ぎに、この一例のＦＥＴ（半導体装置）
の製造方法について説明する。なお、この一例のＦＥＴ
の製造は、従来のウエル領域が無いＦＥＴの製造方法と
工程の流れが同様のものとなっている。まず、ｎ型半導
体基板に、ｎ-型のエピタキシャル層を成長させた半導
体基板を用意する。その表面に酸化膜を形成する。次ぎ
に、この酸化膜を選択的にエッチングすることにより活
性領域Ａを形成する領域を開口する。続けて、活性領域
Ａに所定厚さの酸化膜からなるゲート酸化膜（ゲート絶
縁膜４）を成長させる。ゲート絶縁膜４の上にポリシリ
コンを成長させ、選択的にポリシリコンを除去し、ポリ
シリコンからなるポリシリゲート電極５を形成する。こ
のポリシリゲート電極５と、周辺の厚めの酸化膜１０を
マスクにして、ボロン等をイオン注入し熱処理する事に
よって、ｐ型のベース領域２と、ウエル領域２０、２９
（ウエル延出部２１，２５、３０）とを同時に形成す
る。このため、ウエル領域２０，２９を形成する工程が
省略され、工程が簡素化される。
の製造方法について説明する。なお、この一例のＦＥＴ
の製造は、従来のウエル領域が無いＦＥＴの製造方法と
工程の流れが同様のものとなっている。まず、ｎ型半導
体基板に、ｎ-型のエピタキシャル層を成長させた半導
体基板を用意する。その表面に酸化膜を形成する。次ぎ
に、この酸化膜を選択的にエッチングすることにより活
性領域Ａを形成する領域を開口する。続けて、活性領域
Ａに所定厚さの酸化膜からなるゲート酸化膜（ゲート絶
縁膜４）を成長させる。ゲート絶縁膜４の上にポリシリ
コンを成長させ、選択的にポリシリコンを除去し、ポリ
シリコンからなるポリシリゲート電極５を形成する。こ
のポリシリゲート電極５と、周辺の厚めの酸化膜１０を
マスクにして、ボロン等をイオン注入し熱処理する事に
よって、ｐ型のベース領域２と、ウエル領域２０、２９
（ウエル延出部２１，２５、３０）とを同時に形成す
る。このため、ウエル領域２０，２９を形成する工程が
省略され、工程が簡素化される。
【００７６】次ぎに、前記ゲート電極５とレジスト（図
示せず）をマスクにして、ｎ型不純物であるリン等をイ
オン注入し、熱処理することによってｎ+型のソース領
域３を形成する。最後に前記レジスト（図示せず）を除
去し、ポリシリゲート電極５と他の電極が短絡しないよ
うに酸化膜、ＰＳＧ膜、ナイトライド膜等からなる層間
絶縁膜６をポリシリゲート電極５とゲート絶縁膜４を覆
うように形成し、所定に位置において、コンタクトホー
ルＨ１、Ｈ２、Ｈ３として層間絶縁膜６をエッチング除
去し、アルミ等からなるソース電極７を設ける。最後
に、半導体基板を所定の厚さに研削した後に、金属から
なるドレイン電極（図示せず）が形成されて、ＦＥＴが
完成する。なお、上述の実施例では、ｎチャンネルのＦ
ＥＴを例に採って説明したが、本発明はＰチャンネルの
ＦＥＴにも適用することができる。
示せず）をマスクにして、ｎ型不純物であるリン等をイ
オン注入し、熱処理することによってｎ+型のソース領
域３を形成する。最後に前記レジスト（図示せず）を除
去し、ポリシリゲート電極５と他の電極が短絡しないよ
うに酸化膜、ＰＳＧ膜、ナイトライド膜等からなる層間
絶縁膜６をポリシリゲート電極５とゲート絶縁膜４を覆
うように形成し、所定に位置において、コンタクトホー
ルＨ１、Ｈ２、Ｈ３として層間絶縁膜６をエッチング除
去し、アルミ等からなるソース電極７を設ける。最後
に、半導体基板を所定の厚さに研削した後に、金属から
なるドレイン電極（図示せず）が形成されて、ＦＥＴが
完成する。なお、上述の実施例では、ｎチャンネルのＦ
ＥＴを例に採って説明したが、本発明はＰチャンネルの
ＦＥＴにも適用することができる。
【００７７】次ぎに、この一例のＦＥＴの動作を説明す
る。基本的な動作は、従来の電界効果型トランジスタと
同様であり、ドレイン電極とソース電極７との間にドレ
イン電圧を印加した状態で、ゲート電極５とソース電極
７との間にゲート電圧を印加すると、チャンネル形成領
域（ソース領域３とベース領域２の外側のｎ型半導体層
１に挟まれた状態のベース領域２の表層部）にチャンネ
ルが形成され、ドレイン電極とソース電極７との間にド
レイン電流が流れる。そして、この際に、ゲート電極５
とソース電極７との間に印加するゲート電圧を制御する
ことにより、ドレイン電極とソース電極７との間を流れ
るドレイン電流を制御することができる。
る。基本的な動作は、従来の電界効果型トランジスタと
同様であり、ドレイン電極とソース電極７との間にドレ
イン電圧を印加した状態で、ゲート電極５とソース電極
７との間にゲート電圧を印加すると、チャンネル形成領
域（ソース領域３とベース領域２の外側のｎ型半導体層
１に挟まれた状態のベース領域２の表層部）にチャンネ
ルが形成され、ドレイン電極とソース電極７との間にド
レイン電流が流れる。そして、この際に、ゲート電極５
とソース電極７との間に印加するゲート電圧を制御する
ことにより、ドレイン電極とソース電極７との間を流れ
るドレイン電流を制御することができる。
【００７８】また、ドレイン電極とソース電極７との間
に印加される電圧を上昇させた場合に、ベース領域２も
しくはウエル領域２０，２４，２９と、ｎ型半導体層１
との接合部から空乏層がｎ型半導体層１に広がる。な
お、ベース領域２は、その形状がほぼ平板状とされると
ともに、その外周部の断面がほぼ１／４の円弧状となっ
ており、空乏層もその形状に合わせてベース領域２の底
面に対応する部分が平面上に広がり、ベース領域２の周
縁部が上記円弧に沿って湾曲した状態で広がる。
に印加される電圧を上昇させた場合に、ベース領域２も
しくはウエル領域２０，２４，２９と、ｎ型半導体層１
との接合部から空乏層がｎ型半導体層１に広がる。な
お、ベース領域２は、その形状がほぼ平板状とされると
ともに、その外周部の断面がほぼ１／４の円弧状となっ
ており、空乏層もその形状に合わせてベース領域２の底
面に対応する部分が平面上に広がり、ベース領域２の周
縁部が上記円弧に沿って湾曲した状態で広がる。
【００７９】そして、ソース−ドレイン間に比較的高い
電圧を印加した場合に、隣り合うベース領域２からそれ
ぞれ広がる空乏層が互いに繋がり、さらに、繋がって一
体となった空乏層がほぼ平坦な状態で広がるように、ベ
ース領域２同士の間隔が設定されているので、活性領域
Ａの部分は、半導体層１の上層部に空乏層がほぼ平坦に
広がった状態となっている。
電圧を印加した場合に、隣り合うベース領域２からそれ
ぞれ広がる空乏層が互いに繋がり、さらに、繋がって一
体となった空乏層がほぼ平坦な状態で広がるように、ベ
ース領域２同士の間隔が設定されているので、活性領域
Ａの部分は、半導体層１の上層部に空乏層がほぼ平坦に
広がった状態となっている。
【００８０】一方、周縁領域Ｂのウエル領域２０、２４
においては、上述のように活性領域Ａ側の側縁から多数
のウエル延出部２１、２５が互いに間隔をあけて延出し
て櫛歯状となっているが、これらのウエル延出部２１、
２５からウエル延出部２１、２５同士の間の半導体層１
に空乏層が広がることになる。また、ウエル領域２０、
２１のウエル延出部２１，２５同士の間隔は、ベース領
域２同士の間隔と同様に、ソース−ドレイン間に比較的
高い電圧を印加した場合に、隣り合うウエル延出部２
１，２５からそれぞれ広がる空乏層が互いに繋がり、さ
らに、繋がって一体となった空乏層がほぼ平坦な状態で
広がるように、設定されているので、ウエル領域２０，
２４の部分は、そのウエル延出部２１，２５及びそれら
の間も含めて、半導体層１に平坦な空乏層が広がった状
態となっている。
においては、上述のように活性領域Ａ側の側縁から多数
のウエル延出部２１、２５が互いに間隔をあけて延出し
て櫛歯状となっているが、これらのウエル延出部２１、
２５からウエル延出部２１、２５同士の間の半導体層１
に空乏層が広がることになる。また、ウエル領域２０、
２１のウエル延出部２１，２５同士の間隔は、ベース領
域２同士の間隔と同様に、ソース−ドレイン間に比較的
高い電圧を印加した場合に、隣り合うウエル延出部２
１，２５からそれぞれ広がる空乏層が互いに繋がり、さ
らに、繋がって一体となった空乏層がほぼ平坦な状態で
広がるように、設定されているので、ウエル領域２０，
２４の部分は、そのウエル延出部２１，２５及びそれら
の間も含めて、半導体層１に平坦な空乏層が広がった状
態となっている。
【００８１】従って、ウエル領域２０，２４の櫛歯状に
形成されたウエル延出部２１，２４と相補的に形成され
たゲート延出部５ａの下層においては、ウエル領域２
０，２４は存在しないが、ウエル領域２０，２４から広
がった空乏層が形成された状態となる。また、双方向ツ
ェナーダイオード２６とソース電極７とを接合する導体
２７の櫛歯状の導体延出部２８と、ウエル領域２９の櫛
歯状のウエル延出部３０とが相補的に形成された部分に
おいても、ゲート延出部５ａが設けられた部分と同様
に、導体延出部２８の下層に空乏層が形成される。
形成されたウエル延出部２１，２４と相補的に形成され
たゲート延出部５ａの下層においては、ウエル領域２
０，２４は存在しないが、ウエル領域２０，２４から広
がった空乏層が形成された状態となる。また、双方向ツ
ェナーダイオード２６とソース電極７とを接合する導体
２７の櫛歯状の導体延出部２８と、ウエル領域２９の櫛
歯状のウエル延出部３０とが相補的に形成された部分に
おいても、ゲート延出部５ａが設けられた部分と同様
に、導体延出部２８の下層に空乏層が形成される。
【００８２】また、ゲート延出部５ａと相補的に形成さ
れたウエル領域２０，２４のウエル延出部２１，２５
と、活性領域Ａの最外周部に形成されたベース領域２と
の間隔も、ウエル延出部２１，２５とベース領域２とか
らそれぞれ広がる空乏層が繋がって一体の空乏層となる
距離、すなわち、ベース領域２，２同士の間隔とほぼ同
じ間隔とされているので、ウエル延出部２１，２５とベ
ース領域２との間も空乏層が繋がった状態となり、か
つ、ウエル領域２０，２４と活性領域Ａとの下層側に一
体のほぼ平坦な空乏層が形成された状態となる。言い換
えれば、ウエル領域２０，２４（ウエル領域２９）と活
性領域Ａとの下層側に一体のほぼ平坦な空乏層が形成さ
れるようにウエル領域２０，２４（ウエル領域２９）と
活性領域Ａの最外周のベース領域２との間隔が設定され
ている。
れたウエル領域２０，２４のウエル延出部２１，２５
と、活性領域Ａの最外周部に形成されたベース領域２と
の間隔も、ウエル延出部２１，２５とベース領域２とか
らそれぞれ広がる空乏層が繋がって一体の空乏層となる
距離、すなわち、ベース領域２，２同士の間隔とほぼ同
じ間隔とされているので、ウエル延出部２１，２５とベ
ース領域２との間も空乏層が繋がった状態となり、か
つ、ウエル領域２０，２４と活性領域Ａとの下層側に一
体のほぼ平坦な空乏層が形成された状態となる。言い換
えれば、ウエル領域２０，２４（ウエル領域２９）と活
性領域Ａとの下層側に一体のほぼ平坦な空乏層が形成さ
れるようにウエル領域２０，２４（ウエル領域２９）と
活性領域Ａの最外周のベース領域２との間隔が設定され
ている。
【００８３】以上のことから活性領域Ａの降伏電圧が高
められることになるとともに、ウエル領域２０、２４，
２９のゲート電極５もしくは導体２７に対応する櫛歯状
のウエル延出部２１，２５，３０の部分の降伏電圧が高
められることになる。また、ウエル領域２０の活性領域
Ａの反対側の側縁においては、ウエル領域２０から半導
体層１に広がる空乏層と繋がる空乏層がないので、空乏
層が湾曲した状態で広がり、電界集中が生じ、降伏電圧
が低くなるが、ウエル領域２０の上記側縁部には、ＦＰ
金属層７ａによりフィールド・プレート構造が形成され
ているので、これにより降伏電圧を高めることができ
る。
められることになるとともに、ウエル領域２０、２４，
２９のゲート電極５もしくは導体２７に対応する櫛歯状
のウエル延出部２１，２５，３０の部分の降伏電圧が高
められることになる。また、ウエル領域２０の活性領域
Ａの反対側の側縁においては、ウエル領域２０から半導
体層１に広がる空乏層と繋がる空乏層がないので、空乏
層が湾曲した状態で広がり、電界集中が生じ、降伏電圧
が低くなるが、ウエル領域２０の上記側縁部には、ＦＰ
金属層７ａによりフィールド・プレート構造が形成され
ているので、これにより降伏電圧を高めることができ
る。
【００８４】従って、従来のベース領域より深いウエル
領域を有するＭＯＳ−ＦＥＴと比較した場合に、この一
例のＦＥＴは、ウエル領域がベース領域とほぼ同じ深さ
となっており、ウエル領域の上記側縁における曲率半径
が従来のものより小さい点で不利であるが、上述のよう
にフィールド・プレート構造を有することにより、使用
電圧があまり高くないＦＥＴにおいては、特性が従来の
ベース領域より深いウエル領域を有するＭＯＳ−ＦＥＴ
と大きな差がないものとなっている。
領域を有するＭＯＳ−ＦＥＴと比較した場合に、この一
例のＦＥＴは、ウエル領域がベース領域とほぼ同じ深さ
となっており、ウエル領域の上記側縁における曲率半径
が従来のものより小さい点で不利であるが、上述のよう
にフィールド・プレート構造を有することにより、使用
電圧があまり高くないＦＥＴにおいては、特性が従来の
ベース領域より深いウエル領域を有するＭＯＳ−ＦＥＴ
と大きな差がないものとなっている。
【００８５】また、従来のウエル領域の無いＭＯＳ−Ｆ
ＥＴにおいては、ゲート電極であるポリシリコンの層を
活性領域の最外周に形成されたベース領域より外側に
（周縁領域側に向かって）張り出すように延出させ、フ
ィールドプレート構造とすることにより、降伏電圧を高
めたものがあるが、ゲート電極を用いてフィールドプレ
ート構造を形成した場合に、フィールドプレート、すな
わちゲート電極の下の薄いゲート絶縁膜に高い電界がか
かるため、ＭＯＳ−ＦＥＴの特性の劣化を招きやすいと
いう課題があったが、この一例では、上述のようにベー
ス領域２とほぼ同じ深さのウエル領域２０に、フィール
ドプレート構造を形成するものとし、最外周のベース領
域２にフィールドプレート構造を形成していないので、
フィールドプレート構造を形成して降伏電圧を高めるこ
とにより、薄いゲート絶縁膜に高い電界がかかることが
なく、これにより、ＭＯＳ−ＦＥＴの特性が劣化するよ
うなことがない。
ＥＴにおいては、ゲート電極であるポリシリコンの層を
活性領域の最外周に形成されたベース領域より外側に
（周縁領域側に向かって）張り出すように延出させ、フ
ィールドプレート構造とすることにより、降伏電圧を高
めたものがあるが、ゲート電極を用いてフィールドプレ
ート構造を形成した場合に、フィールドプレート、すな
わちゲート電極の下の薄いゲート絶縁膜に高い電界がか
かるため、ＭＯＳ−ＦＥＴの特性の劣化を招きやすいと
いう課題があったが、この一例では、上述のようにベー
ス領域２とほぼ同じ深さのウエル領域２０に、フィール
ドプレート構造を形成するものとし、最外周のベース領
域２にフィールドプレート構造を形成していないので、
フィールドプレート構造を形成して降伏電圧を高めるこ
とにより、薄いゲート絶縁膜に高い電界がかかることが
なく、これにより、ＭＯＳ−ＦＥＴの特性が劣化するよ
うなことがない。
【００８６】また、降伏電圧を越える電圧がソース−ド
レイン間に印加された場合には、形成される空乏層に曲
面を有するウエル領域２０の活性領域Ａの反対側の側縁
部において、降伏が発生することになるが、ウエル領域
２０の活性領域Ａの反対側の側縁の近傍には、ソース電
極７に接続されて同電位とされたＦＰ金属層７ａが接続
されているので、ウエル領域２０の側縁部での降伏によ
り生じた降伏電流は、ソース電極７側に放電されること
になる。従って、従来のベース領域より深いウエル領域
を有するＭＯＳ−ＦＥＴと同様に、ソース−ドレイン間
に降伏電圧以上の電圧が印加された場合に、活性領域Ａ
側に大きな降伏電流が流れるの防止することができるの
で、アバランシェ耐量を向上することができる。
レイン間に印加された場合には、形成される空乏層に曲
面を有するウエル領域２０の活性領域Ａの反対側の側縁
部において、降伏が発生することになるが、ウエル領域
２０の活性領域Ａの反対側の側縁の近傍には、ソース電
極７に接続されて同電位とされたＦＰ金属層７ａが接続
されているので、ウエル領域２０の側縁部での降伏によ
り生じた降伏電流は、ソース電極７側に放電されること
になる。従って、従来のベース領域より深いウエル領域
を有するＭＯＳ−ＦＥＴと同様に、ソース−ドレイン間
に降伏電圧以上の電圧が印加された場合に、活性領域Ａ
側に大きな降伏電流が流れるの防止することができるの
で、アバランシェ耐量を向上することができる。
【００８７】なお、半導体チップの外周部から半導体チ
ップの内側に向かってゲート引出金属電極２３が設けら
れた部分においては、上記櫛歯状のウエル延出部２５を
有するウエル領域２４が左右の活性領域Ａに挟まれた状
態となっているので、この部分においては、ソース−ド
レイン間に比較的高い電圧が印加された場合に、ウエル
領域２４のウエル延出部２５同士の間に空乏層が形成さ
れるとともに、ウエル領域２４と左右の活性領域Ａとの
間の空乏層が形成されることになる。そして、ウエル領
域２４と左右の活性領域Ａとの空乏層が一体に繋がっ
て、一体のほぼ平坦な空乏層が形成されることになるの
で、ウエル領域２４には、電界集中が生じるような部分
がなくなることになる。
ップの内側に向かってゲート引出金属電極２３が設けら
れた部分においては、上記櫛歯状のウエル延出部２５を
有するウエル領域２４が左右の活性領域Ａに挟まれた状
態となっているので、この部分においては、ソース−ド
レイン間に比較的高い電圧が印加された場合に、ウエル
領域２４のウエル延出部２５同士の間に空乏層が形成さ
れるとともに、ウエル領域２４と左右の活性領域Ａとの
間の空乏層が形成されることになる。そして、ウエル領
域２４と左右の活性領域Ａとの空乏層が一体に繋がっ
て、一体のほぼ平坦な空乏層が形成されることになるの
で、ウエル領域２４には、電界集中が生じるような部分
がなくなることになる。
【００８８】従って、左右の活性領域Ａに挟まれた状態
のウエル領域２４においては、半導体チップの外周部の
ウエル領域２０のように、降伏電圧を低下させる空乏層
の湾曲部が存在せず、フィールド・プレート構造を必要
としない。また、降伏電圧を越える電圧がソース−ドレ
イン間に印加された場合にも、左右の活性領域Ａに挟ま
れたウエル領域２４は、半導体チップの外周部のウエル
領域２０のように降伏が生じて降伏電流が流れやすい状
態とはなっておらず、降伏電流をソース電極７側に逃が
すように、ソース電極７に短絡したＦＰ金属層７ａを接
続する必要がない。
のウエル領域２４においては、半導体チップの外周部の
ウエル領域２０のように、降伏電圧を低下させる空乏層
の湾曲部が存在せず、フィールド・プレート構造を必要
としない。また、降伏電圧を越える電圧がソース−ドレ
イン間に印加された場合にも、左右の活性領域Ａに挟ま
れたウエル領域２４は、半導体チップの外周部のウエル
領域２０のように降伏が生じて降伏電流が流れやすい状
態とはなっておらず、降伏電流をソース電極７側に逃が
すように、ソース電極７に短絡したＦＰ金属層７ａを接
続する必要がない。
【００８９】また、ゲート電極５とゲート引出金属電極
２３との接合部（ゲートフィンガー部、ゲートパッドの
部分）、すなわち、ゲート延出部５ａの先端部の下層
は、ベース領域２（Ｐ型）と反対不純物のｎ型半導体層
１となっているが、上述のようにソース−ドレイン間に
電圧を印加することによりゲート延出部５ａの下層（す
なわち、ウエル延出部２１，２１同士の間）に空乏層が
形成されるので、電位が不安定になるのを防止して電位
を安定させることができる。
２３との接合部（ゲートフィンガー部、ゲートパッドの
部分）、すなわち、ゲート延出部５ａの先端部の下層
は、ベース領域２（Ｐ型）と反対不純物のｎ型半導体層
１となっているが、上述のようにソース−ドレイン間に
電圧を印加することによりゲート延出部５ａの下層（す
なわち、ウエル延出部２１，２１同士の間）に空乏層が
形成されるので、電位が不安定になるのを防止して電位
を安定させることができる。
【００９０】また、同様に、双方向ツェナーダイオード
２６とソース電極７とを繋ぐ導体２７と、ソース電極７
との接合部、すなわち、導体延出部２８の先端部の下層
は、ベース領域２（Ｐ型）と反対不純物のｎ型半導体層
１となっているが、上述のようにソース−ドレイン間に
電圧を印加することにより導体延出部２８の下層（すな
わち、ウエル延出部３０同士の間）に空乏層が形成され
るので、電位が不安定になるのを防止して電位を安定さ
せることができる。
２６とソース電極７とを繋ぐ導体２７と、ソース電極７
との接合部、すなわち、導体延出部２８の先端部の下層
は、ベース領域２（Ｐ型）と反対不純物のｎ型半導体層
１となっているが、上述のようにソース−ドレイン間に
電圧を印加することにより導体延出部２８の下層（すな
わち、ウエル延出部３０同士の間）に空乏層が形成され
るので、電位が不安定になるのを防止して電位を安定さ
せることができる。
【００９１】以上のように、この一例のＦＥＴは、従来
のベース領域より深いウエル領域を有するＭＯＳ−ＦＥ
Ｔに対して製造工程を簡略化することができるととも
に、従来のウエル領域が無いＭＯＳ−ＦＥＴより降伏電
圧、アバランシェ耐量等の特性を高めることができると
ともに、安定した特性を有するものとすることができ
る。すなわち、この一例のＦＥＴは、従来のベース領域
より深いウエル領域を有するＭＯＳ−ＦＥＴに対して製
造工程を簡略化しても、高い特性を維持することがで
き、特性を悪化させることなく、製造工程の簡略化を図
ることができる。なお、この一例のＦＥＴは、ｎチャン
ネルものとなっているが、言うまでもなく、ｎ型半導体
の部分とｐ型半導体の部分とを入れ替えてｐチャンネル
のＦＥＴとしても良い。
のベース領域より深いウエル領域を有するＭＯＳ−ＦＥ
Ｔに対して製造工程を簡略化することができるととも
に、従来のウエル領域が無いＭＯＳ−ＦＥＴより降伏電
圧、アバランシェ耐量等の特性を高めることができると
ともに、安定した特性を有するものとすることができ
る。すなわち、この一例のＦＥＴは、従来のベース領域
より深いウエル領域を有するＭＯＳ−ＦＥＴに対して製
造工程を簡略化しても、高い特性を維持することがで
き、特性を悪化させることなく、製造工程の簡略化を図
ることができる。なお、この一例のＦＥＴは、ｎチャン
ネルものとなっているが、言うまでもなく、ｎ型半導体
の部分とｐ型半導体の部分とを入れ替えてｐチャンネル
のＦＥＴとしても良い。
【００９２】また、上記一例の半導体装置において、図
示しないｎ型の半導体基板をｐ型の半導体基板とし、す
なわち、半導体基板の導電形を半導体層１とは異なる導
電形とし、その他の構成を導電形も含めて同様のものと
した場合には、ＦＥＴではなく、ＩＧＢＴとなる。そし
て、上記一例における本発明に係る特徴的部分は、半導
体基板より上層の部分の構成であり、半導体基板の導電
形をＦＥＴとは異なるものとして、半導体装置をＩＧＢ
Ｔとしても、同様の効果を得ることができる。また、半
導体装置の製造方法においても、半導体基板の導電形を
異なるものとするだけで、ほぼ同様の方法によりＩＧＢ
Ｔを製造することができる。すなわち、ＩＧＢＴにおい
ても、ウエル領域２０、２９とベース領域２とを同時に
同じ工程で製造することができる。また、ＩＧＢＴは、
上記例のＦＥＴの半導体基板をｐ型にしたノンパンチス
ルー型でも、ｐ型の半導体基板上にｎ+半導体層を設
け、その上にｎ型半導体層１を設けたパンチスルー型で
も良い。また、上記一例において、半導体基板をｐ型と
すれば、ｎチャンネルのＩＧＢＴとなるが、ｎ型半導体
の部分とｐ型半導体の部分とを入れ替えてｐチャンネル
のＩＧＢＴとしても良い。
示しないｎ型の半導体基板をｐ型の半導体基板とし、す
なわち、半導体基板の導電形を半導体層１とは異なる導
電形とし、その他の構成を導電形も含めて同様のものと
した場合には、ＦＥＴではなく、ＩＧＢＴとなる。そし
て、上記一例における本発明に係る特徴的部分は、半導
体基板より上層の部分の構成であり、半導体基板の導電
形をＦＥＴとは異なるものとして、半導体装置をＩＧＢ
Ｔとしても、同様の効果を得ることができる。また、半
導体装置の製造方法においても、半導体基板の導電形を
異なるものとするだけで、ほぼ同様の方法によりＩＧＢ
Ｔを製造することができる。すなわち、ＩＧＢＴにおい
ても、ウエル領域２０、２９とベース領域２とを同時に
同じ工程で製造することができる。また、ＩＧＢＴは、
上記例のＦＥＴの半導体基板をｐ型にしたノンパンチス
ルー型でも、ｐ型の半導体基板上にｎ+半導体層を設
け、その上にｎ型半導体層１を設けたパンチスルー型で
も良い。また、上記一例において、半導体基板をｐ型と
すれば、ｎチャンネルのＩＧＢＴとなるが、ｎ型半導体
の部分とｐ型半導体の部分とを入れ替えてｐチャンネル
のＩＧＢＴとしても良い。
【００９３】
【発明の効果】本発明の請求項１記載の半導体装置によ
れば、第二導電形半導体ウエル領域が第二導電形半導体
ベース領域とほぼ同じ深さとされ、上記ウエル延出部と
上記ゲート延出部とが互いにほぼ相補的な櫛歯状に形成
され、ウエル延出部を有する第二導電形半導体ウエル領
域とゲート延出部を有するゲート電極とがほとんど重な
らない状態となっているので、第二導電形半導体ウエル
領域と第二導電形半導体ベース領域とを同じ工程で一緒
に形成することができ、ウエル領域があるものとして
も、製造工程を簡略化することができる。
れば、第二導電形半導体ウエル領域が第二導電形半導体
ベース領域とほぼ同じ深さとされ、上記ウエル延出部と
上記ゲート延出部とが互いにほぼ相補的な櫛歯状に形成
され、ウエル延出部を有する第二導電形半導体ウエル領
域とゲート延出部を有するゲート電極とがほとんど重な
らない状態となっているので、第二導電形半導体ウエル
領域と第二導電形半導体ベース領域とを同じ工程で一緒
に形成することができ、ウエル領域があるものとして
も、製造工程を簡略化することができる。
【００９４】また、ソース−ドレイン間に印加する電圧
を高めていった場合に、隣り合うウエル延出部からそれ
ぞれ第一導電形ドレイン層に広がる空乏層同士が繋が
り、ウエル延出部同士の間も空乏層で占められることに
なり、上述のように櫛歯状にウエル延出部を設けるもの
としても、ウエル延出部の部分で、降伏電圧が低下する
のを防止することができる。
を高めていった場合に、隣り合うウエル延出部からそれ
ぞれ第一導電形ドレイン層に広がる空乏層同士が繋が
り、ウエル延出部同士の間も空乏層で占められることに
なり、上述のように櫛歯状にウエル延出部を設けるもの
としても、ウエル延出部の部分で、降伏電圧が低下する
のを防止することができる。
【００９５】また、上述のようなウエル領域と、活性領
域のベース領域が十分に近ければ、ウエル領域と活性領
域とからそれぞれ広がる空乏層が互いに繋がり、活性領
域の最外周部のベース領域の降伏電圧を高めることがで
きるとともに、活性領域とウエル領域とを合わせた領域
において、ウエル領域の部分の降伏電圧が最も低くな
り、この部分で主に降伏が生じて降伏電流が流れること
になり、降伏電流が活性領域に流れるのを抑制すること
ができるので、アバランシェ耐量を向上することができ
る。
域のベース領域が十分に近ければ、ウエル領域と活性領
域とからそれぞれ広がる空乏層が互いに繋がり、活性領
域の最外周部のベース領域の降伏電圧を高めることがで
きるとともに、活性領域とウエル領域とを合わせた領域
において、ウエル領域の部分の降伏電圧が最も低くな
り、この部分で主に降伏が生じて降伏電流が流れること
になり、降伏電流が活性領域に流れるのを抑制すること
ができるので、アバランシェ耐量を向上することができ
る。
【００９６】従って、本発明の半導体装置によれば、従
来のベース領域より深いウエル領域を有するＭＯＳ−Ｆ
ＥＴに比較して製造工程を簡略化できるとともに、従来
のウエル領域がないＭＯＳ−ＦＥＴより、降伏電圧、ア
バランシェ耐量等の特性が優れたものとすることができ
る。
来のベース領域より深いウエル領域を有するＭＯＳ−Ｆ
ＥＴに比較して製造工程を簡略化できるとともに、従来
のウエル領域がないＭＯＳ−ＦＥＴより、降伏電圧、ア
バランシェ耐量等の特性が優れたものとすることができ
る。
【００９７】本発明の請求項２記載の半導体装置によれ
ば、上述のようにウエル延出部同士の間が空乏層で占め
られるものとすれば、ゲート引出金属電極とゲート電極
（ゲート延出部）との接合部、すなわち、ゲート・フィ
ンガー部の下層が空乏層となり、ゲート・フィンガー部
の下層が第二導電形半導体ベース領域と反対の導電形の
第一導電形半導体層となっていても、電位を安定させる
ことができる。
ば、上述のようにウエル延出部同士の間が空乏層で占め
られるものとすれば、ゲート引出金属電極とゲート電極
（ゲート延出部）との接合部、すなわち、ゲート・フィ
ンガー部の下層が空乏層となり、ゲート・フィンガー部
の下層が第二導電形半導体ベース領域と反対の導電形の
第一導電形半導体層となっていても、電位を安定させる
ことができる。
【００９８】本発明の請求項３記載の半導体装置によれ
ば、上記ウエル領域の上記活性領域の反対側の側縁部側
に、フィールド・プレート機能を有する金属層が形成さ
れているので、降伏電圧を高めることができる。
ば、上記ウエル領域の上記活性領域の反対側の側縁部側
に、フィールド・プレート機能を有する金属層が形成さ
れているので、降伏電圧を高めることができる。
【００９９】本発明の請求項４記載の半導体装置によれ
ば、上述のようにウエル延出部同士の間が空乏層で占め
られるものとすれば、導体とソース電極との接合部の下
層が空乏層となり、導体とソース電極との接合部の下層
が第二導電形半導体ベース領域と反対の導電形の第一導
電形半導体層となっていても、電位を安定させることが
できる。
ば、上述のようにウエル延出部同士の間が空乏層で占め
られるものとすれば、導体とソース電極との接合部の下
層が空乏層となり、導体とソース電極との接合部の下層
が第二導電形半導体ベース領域と反対の導電形の第一導
電形半導体層となっていても、電位を安定させることが
できる。
【０１００】本発明の請求項５記載の半導体装置によれ
ば、第一の電極と第二の電極との間に比較的高い電圧を
印加した場合に、隣り合う上記ウエル延出部同士からそ
れぞれ第一導電形半導体層に広がる空乏層同士が、隣り
合うウエル延出部同士の間で繋がるようにすることがで
きるので、ウエル延出部同士の間が空乏層とされる事に
基づく請求項１から４のいずれかに記載の構成に基づく
上述の効果を確実に奏することができる。
ば、第一の電極と第二の電極との間に比較的高い電圧を
印加した場合に、隣り合う上記ウエル延出部同士からそ
れぞれ第一導電形半導体層に広がる空乏層同士が、隣り
合うウエル延出部同士の間で繋がるようにすることがで
きるので、ウエル延出部同士の間が空乏層とされる事に
基づく請求項１から４のいずれかに記載の構成に基づく
上述の効果を確実に奏することができる。
【０１０１】本発明の請求項６記載の半導体装置によれ
ば、隣り合うウエル延出部同士の間隔が、空乏層同士が
繋がるように配置された第二導電形半導体ベース領域同
士の間隔と等しくされているので、上記請求項５記載の
半導体装置と同様の効果を奏することができる。
ば、隣り合うウエル延出部同士の間隔が、空乏層同士が
繋がるように配置された第二導電形半導体ベース領域同
士の間隔と等しくされているので、上記請求項５記載の
半導体装置と同様の効果を奏することができる。
【０１０２】本発明の請求項７記載の半導体装置によれ
ば、本発明の半導体装置は、縦型パワーＭＯＳ−ＦＥＴ
として機能することになり、縦型パワーＭＯＳ−ＦＥＴ
において、上述のような請求項１から６に記載の構成に
基づく効果を奏することができる。
ば、本発明の半導体装置は、縦型パワーＭＯＳ−ＦＥＴ
として機能することになり、縦型パワーＭＯＳ−ＦＥＴ
において、上述のような請求項１から６に記載の構成に
基づく効果を奏することができる。
【０１０３】本発明の請求項８記載の半導体装置によれ
ば、本発明の半導体装置は、ＩＧＢＴとして機能するこ
とになり、ＩＧＢＴにおいて、上述のような請求項１か
ら６に記載の構成に基づく効果を奏することができる。
ば、本発明の半導体装置は、ＩＧＢＴとして機能するこ
とになり、ＩＧＢＴにおいて、上述のような請求項１か
ら６に記載の構成に基づく効果を奏することができる。
【０１０４】本発明の請求項９記載の半導体装置の製造
方法によれば、第二導電形半導体ウエル領域が、上記第
二導電形半導体ベース領域を形成する工程で、上記第二
導電形半導体ベース領域とともに製造されるので、製造
工程を簡略化することができる。また、このように製造
工程を簡略化しても、製造される請求項１から８のいず
れかに記載の半導体装置は、降伏電圧やアバランシェ耐
量等の特性を優れたものとすることができる。
方法によれば、第二導電形半導体ウエル領域が、上記第
二導電形半導体ベース領域を形成する工程で、上記第二
導電形半導体ベース領域とともに製造されるので、製造
工程を簡略化することができる。また、このように製造
工程を簡略化しても、製造される請求項１から８のいず
れかに記載の半導体装置は、降伏電圧やアバランシェ耐
量等の特性を優れたものとすることができる。
【図１】本発明の実施の形態の一例の電界効果トランジ
スタの周縁領域を説明するための図面である。
スタの周縁領域を説明するための図面である。
【図２】上記例の電界効果トランジスタの周縁領域の構
造を説明するための図面である。
造を説明するための図面である。
【図３】上記例の電界効果トランジスタのゲート引出金
属電極が素子の中央部に向かって入り込んだ部分の構造
を説明するための図面である。
属電極が素子の中央部に向かって入り込んだ部分の構造
を説明するための図面である。
【図４】上記例の電界効果トランジスタのゲート引出金
属電極が素子の中央部に向かって入り込んだ部分の構造
を説明するための図面である。
属電極が素子の中央部に向かって入り込んだ部分の構造
を説明するための図面である。
【図５】上記例の電界効果トランジスタに設けられた双
方向ツェナーダイオードを示す等価回路図である。
方向ツェナーダイオードを示す等価回路図である。
【図６】上記例の電界効果トランジスタの双方向ツェナ
ーダイオードとソース電極とを繋ぐ導体部分の平面構造
を説明するための図面である。
ーダイオードとソース電極とを繋ぐ導体部分の平面構造
を説明するための図面である。
【図７】上記例の電界効果トランジスタの双方向ツェナ
ーダイオードとソース電極とを繋ぐ導体部分の平面構造
を説明するための図面である。
ーダイオードとソース電極とを繋ぐ導体部分の平面構造
を説明するための図面である。
【図８】上記例の電界効果トランジスタの双方向ツェナ
ーダイオードとソース電極とを繋ぐ導体部分の断面構造
を説明するための図面である。
ーダイオードとソース電極とを繋ぐ導体部分の断面構造
を説明するための図面である。
【図９】上記例の電界効果トランジスタの双方向ツェナ
ーダイオードとソース電極とを繋ぐ導体部分の断面構造
を説明するための図面である。
ーダイオードとソース電極とを繋ぐ導体部分の断面構造
を説明するための図面である。
【図１０】上記例の電界効果トランジスタの双方向ツェ
ナーダイオードとソース電極とを繋ぐ導体部分の断面構
造を説明するための図面である。
ナーダイオードとソース電極とを繋ぐ導体部分の断面構
造を説明するための図面である。
【図１１】上記例の電界効果トランジスタの双方向ツェ
ナーダイオードとソース電極とを繋ぐ導体部分の断面構
造を説明するための図面である。
ナーダイオードとソース電極とを繋ぐ導体部分の断面構
造を説明するための図面である。
【図１２】従来の電界効果トランジスタの周縁領域の構
造を説明するための図面である。
造を説明するための図面である。
【図１３】従来の電界効果トランジスタの周縁領域の構
造を説明するための図面である。
造を説明するための図面である。
１ 半導体層（第一導電形半導体層）
２ ベース領域（第二導電形半導体ベース領域）
３ ソース領域（第一導電形半導体ソース領域）
４ ゲート絶縁膜
５ａ ゲート延出部
５ ゲート電極
７ａ ＦＰ金属層
７ ソース電極
８ ゲート引出金属電極
２０ ウエル領域（第二導電形半導体ウエル領域）
２１ ウエル延出部
２３ ゲート引出金属電極
２４ ウエル領域（第二導電形半導体ウエル領域）
２５ ウエル延出部
２６ 双方向ツェナーダイオード
２７ 導体
２８ 導体延出部
２９ ウエル領域（第二導電形半導体ウエル領域）
３０ ウエル延出部
Ａ 活性領域
Ｂ 周縁領域
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平６−318708（ＪＰ，Ａ)
特開 平４−229661（ＪＰ，Ａ)
特開 平９−17863（ＪＰ，Ａ)
特開 平５−283628（ＪＰ，Ａ)
特開 平７−58330（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/336
Claims (9)
- 【請求項１】 第一導電形半導体もしくは第二導電形半
導体からなる半導体基板と、 該半導体基板の表面側に設けられた第一導電形半導体層
と、 上記半導体基板の裏面側に設けられた第一の電極と、 上記第一導電形半導体層の表層部に多数設けられた第二
導電形半導体ベース領域と、 第二導電形半導体ベース領域内に設けられた第一導電形
半導体領域と、 上記第一導電形半導体層上にゲート絶縁膜を介して配置
されるゲート電極と、 上記第一導電形半導体領域に接続される第二の電極とを
備えた半導体装置であって、 上記第二導電形半導体ベース領域が多数設けられた活性
領域周囲の第一導電形半導体層の表層部に、上記活性領
域を囲むように、第二導電形半導体ベース領域とほぼ同
じ深さの第二導電形半導体ウエル領域が形成され、 該第二導電形半導体ウエル領域には、上記活性領域に向
かって櫛歯状に延出する多数のウエル延出部が備えら
れ、 第一導電形半導体層の上記活性領域上に形成されるゲー
ト電極には、上記活性領域からその周囲の上記ウエル領
域に向かって櫛歯状に延出する多数のゲート延出部が備
えられ、 上記活性領域の外側で、櫛歯状の上記ウエル延出部同士
の間に上記ゲート延出部が延在するように、上記ウエル
延出部と上記ゲート延出部とが互いにほぼ相補的な櫛歯
状に形成されていることを特徴とする半導体装置。 - 【請求項２】 上記請求項１記載の半導体装置におい
て、 上記活性領域の外側に延出するとともに上記ウエル延出
部同士の間に配置された上記ゲート延出部の先端部に、
上記ゲート電極に電圧を印加するためのゲート引出金属
電極が接続されていることを特徴とする半導体装置。 - 【請求項３】 上記請求項１または２記載の半導体装置
において、 上記ウエル領域の上記活性領域の反対側の側縁部側に、
フィールド・プレート機能を有する金属層が形成されて
いることを特徴とする半導体装置。 - 【請求項４】 上記請求項１から３のいずれか一つに記
載の半導体装置において、 上記活性領域の外側に、上記ゲート電極と上記第二の電
極とに接続される双方向ツェナーダイオード領域が形成
され、 該双方向ツェナーダイオード領域と第二の電極とを繋ぐ
導体には、活性領域に向かって櫛歯状に延出する多数の
導体延出部が備えられ、 上記活性領域の周囲に形成された第二導電形半導体ウエ
ル領域には、上記導体に向かって櫛歯状に延出する多数
のウエル延出部が備えられ、 上記活性領域の外側で、櫛歯状の上記ウエル延出部同士
の間に上記導体延出部が延在するように、上記ウエル延
出部と上記導体延出部とが互いにほぼ相補的な櫛歯状に
形成され、 第一導電形半導体層の上記活性領域上に設けられる第二
の電極が、上記活性領域から上記導体延出部の先端部上
まで延出するように形成されるとともに、上記第二の電
極が上記ウエル延出部同士の間に配置される上記導体延
出部の先端部に接続されていることを特徴とする半導体
装置。 - 【請求項５】 上記請求項１から４のいずれか一つに記
載の半導体装置において、 第一の電極と第二の電極との間に比較的高い電圧を印加
した場合に、隣り合う上記ウエル延出部同士からそれぞ
れ第一導電形半導体層に広がる空乏層同士が、隣り合う
ウエル延出部同士の間で繋がるように、上記ウエル延出
部同士の間隔が決められていることを特徴とする半導体
装置。 - 【請求項６】 上記請求項１から４のいずれか一つに記
載の半導体装置において、 第一の電極と第二の電極との間に比較的高い電圧を印加
した場合に、隣り合う第二導電形半導体ベース領域同士
からそれぞれ第一導電形半導体層に広がる空乏層同士
が、隣り合う第二導電形半導体ベース領域同士の間で繋
がるように、上記第二導電形半導体ベース領域同士の間
隔が決められ、 かつ、上記ウエル延出部同士の間隔が、上記第二導電形
半導体ベース領域同士の間隔とほぼ等しくされているこ
とを特徴とする半導体装置。 - 【請求項７】 上記請求項１から６のいずれか一つに記
載の半導体装置において、上記半導体基板が第一導電形
半導体基板とされ、上記第一の電極がドレイン電極とさ
れ、上記第二の電極がソース電極とされることにより、
縦型パワーＭＯＳ−ＦＥＴとして機能することを特徴と
する半導体装置。 - 【請求項８】 上記請求項１から６のいずれか一つに記
載の半導体装置において、上記半導体基板が第二導電形
半導体基板とされ、上記第一の電極がコレクタ電極とさ
れ、上記第二の電極がエミッタ電極とされることによ
り、ＩＧＢＴとして機能することを特徴とする半導体装
置。 - 【請求項９】 上記請求項１から８のいずれか一つに記
載の半導体装置を製造するための半導体装置の製造方法
であって、 上記第二導電形半導体ウエル領域が、上記第二導電形半
導体ベース領域を形成する工程で、上記第二導電形半導
体ベース領域とともに製造されることを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28826398A JP3391715B2 (ja) | 1998-10-09 | 1998-10-09 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28826398A JP3391715B2 (ja) | 1998-10-09 | 1998-10-09 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000114524A JP2000114524A (ja) | 2000-04-21 |
| JP3391715B2 true JP3391715B2 (ja) | 2003-03-31 |
Family
ID=17727930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28826398A Expired - Lifetime JP3391715B2 (ja) | 1998-10-09 | 1998-10-09 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3391715B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6135436B2 (ja) * | 2013-10-04 | 2017-05-31 | 住友電気工業株式会社 | 炭化珪素半導体装置 |
-
1998
- 1998-10-09 JP JP28826398A patent/JP3391715B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000114524A (ja) | 2000-04-21 |
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