JP3391715B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、パワートランジス
タとして用いられる半導体装置に係り、特に、MOS−
FET及びIGBTとして機能する半導体装置及びその
製造方法に関する。
【0002】
【従来の技術】一般に、縦型パワーMOS電界効果トラ
ンジスタ(パワーMOS−FET)が知られている。従
来、パワーMOS−FETは、例えば、図12及び図1
3に示すような構成をしている。なお、図12及び図1
3は、多数のFETセルからなる半導体チップの周縁部
を示しており、図12及び図13において右側が半導体
チップの中央よりの部分であり、左側が半導体チップの
周縁部となっている。また、図12及び図13は、水平
方向の長さに対して、垂直方向の長さが誇張された状態
となっている(以下に示される他の図においても上述の
ようになっている)。
【0003】また、図12と図13とは、基本的に同一
のものであるが、図12の平面構造aにおいては、後述
するゲート電極5の部分にハッチングを施し、図13の
平面構造aにおいては、後述するウエル領域9にハッチ
ングを施している。また、図12及び図13において、
断面構造bは、平面構造aの下の線cの部分を示すもの
である。そして、パワーMOS−FETは、図示しない
n型半導体基板であるn型の高濃度ドレイン領域の裏面
にドレイン電極が形成され、n型半導体基板の表面にn
型の低濃度ドレイン領域であるn型半導体層1が形成さ
れている。
【0004】このn型半導体層1の表層部分に、p型ベ
ース領域2が互いに等間隔に、縦横に整列した状態に多
数形成されている。そして、各ベース領域2内に、n型
ソース領域3が形成されている。また、ベース領域2等
が形成されたn型半導体層1上に、シリコン酸化膜(S
iO2)からなるゲート絶縁膜4、ポリシリコンからな
るゲート電極5、層間絶縁膜6、アルミやアルミ合金か
らなるソース電極7が積層するように形成されている。
また、ソース電極7は、ゲート絶縁膜4、ゲート電極5
及び層間絶縁膜6に形成されたコンタクトホールH1の
部分で、ソース領域3及びベース領域2と接続されてい
る。
【0005】そして、このようにベース領域2が互いに
等間隔に多数配置された部分が、FETとして機能する
活性領域Aとなっている。この活性領域Aの外側、すな
わち、周縁領域Bにおいては、上記ゲート電極5への引
き出し線の接続のために、上記ゲート電極5が活性領域
から周縁領域B側に延出させられ、該周縁領域Bにおい
てゲート電極5に引き出し用のゲート引出金属電極8が
ゲート電極5に接続されている。
【0006】また、周縁領域Bのゲート電極5にゲート
引出金属電極8が積層された部分の下層においては、上
記n型半導体層1の表層部に、ベース領域2と同じ導電
形、ここではp型の不純物拡散層(以下、p型ウエル領
域9と称する)が形成されている。このウエル領域9
は、図13の平面構造aにハッチングで示すように、ベ
ース領域2が多数形成された活性領域Aを囲むように活
性領域Aと周縁領域Bとの境界に沿って周縁領域Bに延
在している。また、ウエル領域9は、ベース領域2より
深くなるように形成されている。
【0007】そして、このウエル領域9には、その活性
領域Aの反対側の側縁の近傍にP型の高濃度領域9aが
形成されるとともに、この高濃度領域9a上には、絶縁
膜10、11が形成されずにアルミもしくはアルミ合金
からなるフィールド・プレート金属層(FP金属層7
a)が接続されるようになっている。なお、図12及び
図13において、絶縁膜10がゲート絶縁膜4と同じ材
質のもの(SiO2)であり、絶縁膜11が層間絶縁膜
6と同じ材質のものである。また、ウエル領域9上のF
P金属層7aは、ウエル領域9上の活性領域Aから離れ
た側に形成され、ソース電極7と離れた状態となってい
るが、図示しない部分で活性領域Aのソース電極7と接
続されて同電位となっている。
【0008】また、ウエル領域9上の上記FP金属層7
aは、上述のように高濃度領域9aの部分でウエル領域
9に接合されるとともに、高濃度領域9aの活性領域A
の反対側にウエル領域9との間に絶縁膜10,11を介
在させた状態で延出し、さらに、FP金属層7aが、ウ
エル領域9の活性領域Aの反対側の側縁より外側に延出
しており、FP金属層7aがフィールドプレート構造を
形成するものとなっている。
【0009】そして、このような構造を有するパワーM
OS−FETによれば、ベース領域2と低濃度ドレイン
領域(N型半導体層1)との接合がプレナー接合となっ
ており、ソース−ドレイン間に電圧を印加した場合に、
ベース領域2の周縁部に存在する曲面部分で電界集中が
起こり、この部分での降伏電圧が低くなる。しかし、隣
り合うベース領域2間の距離及び隣り合うベース領域2
とウエル領域9との距離を適切な距離とすることによ
り、ソース−ドレイン間にあるレベル以上の電圧を印加
すると、各ベース領域2及びウエル領域9からドレイン
領域側に広がる各空乏層同士が繋がるとともに、各空乏
層が繋がってほぼ一様な深さのほぼ平坦な空乏層が形成
されることにより、各ベース領域2の外周部における電
界集中がなくなり、活性領域Aの降伏電圧が高くなる。
【0010】また、この場合に、活性領域Aの最外周部
のベース領域2とウエル領域9との間は、空乏層が占め
た状態となるが、ウエル領域9の活性領域の反対側の側
縁側においては、曲面が存在することにより電界集中が
起こり、降伏電圧が低くなることになる。しかし、ウエ
ル領域9おいては、その深さをベース領域2より深くし
て外周部の曲面の曲率半径を大きくすることで、電界集
中の度合いを低くするとともに、上述フィールドプレー
ト構造を採用することで、さらに、電界集中の度合いを
低くし、これにより降伏電圧を高めるようにしている。
【0011】なお、上述のようにウエル領域9を深くす
るとともにフィールドプレート構造をとるものとして
も、降伏電圧を越える電圧を印加した場合には、主にウ
エル領域9の活性領域の反対側の側縁部でアバランシェ
降伏が発生するが、上記ウエル領域9には、その活性領
域の反対側の側縁の近傍に高濃度領域9aが設けられる
とともに、ここにソース電極7と短絡したFP金属層7
aが接続されており、アバランシェ降伏により発生した
アバランシェ電流は、このFP金属層7aの部分からソ
ース電極7に流れることになり、活性領域A側にアバラ
ンシェ電流が流れるのを防止し、アバランシェ耐量を高
めている。
【0012】また、上記ウエル領域9は、上述のように
周縁領域B側に延出したゲート電極5及びこのゲート電
極5に積層されて接続されたゲート引出金属電極8の部
分、すなわち、ゲートパッド及びゲートフィンガーの部
分の下層に設けられることにより、ゲートパッド及びゲ
ートフィンガーの部分の下層の半導体層の電位を安定さ
せる働きもしている。
【0013】また、従来のMOS−FETでは、ゲート
電極5側に予期しない静電気による高電圧が印加された
場合に、MOS−FETを保護するために、例えば、ゲ
ート−ソース間に双方向ツェナーダイオードを設けてい
た。そして、ゲート−ソース間に双方向ツェナーダイオ
ードを形成した場合には、ゲートに静電気等により双方
向ツェナーダイオードの降伏電圧以上の電圧が印加され
た場合に、双方向ツェナーダイオードによりゲート電極
5側からソース電極7側に電流が流され、ゲート−ソー
ス間に印加される電圧が下げらることによりFETが保
護されるようになっている。なお、上述のような構造を
有する縦型のパワーMOS−FETにおいて、図示しな
いn型半導体基板であるn型の高濃度ドレイン領域をp
型半導体基板とすると、IGBTとなり、この際には、
FETにおけるソース電極がIGBTのエミッタ電極と
なり、FETにおけるドレイン電極がIGBTのコレク
タ電極となる。また、上記従来のパワーMOS−FET
やIGBTにおいて、言うまでもなく、n型半導体部分
とp型半導体部分とを入れ替えても良く、チャンネルを
nチャンネルとしてもpチャンネルとしても良い。
【0014】
【発明が解決しようとする課題】ところで、上記ウエル
領域は、ベース領域より深く形成されるため、ウェハの
不純物拡散工程では、ベース領域を有する活性領域の形
成を行う前に、ウエル領域を形成していた。すなわち、
ウエル領域は、ベース領域と同じ導電形であるが、ベー
ス領域より深いため、ベース領域と同時に形成されず
に、別の工程で形成されていた。従って、ウエル領域を
形成するものとした場合には、工程数が増えることにな
る。
【0015】また、ウエル領域があると、ウエル領域が
無い場合に比較して、セル密度(FETとして機能する
各最小部分の面積当たりの数)が低下することになる。
これらのことから、近年、ドレイン−ソース間の逆耐圧
が約100V以下の低ON抵抗MOS−FETにおい
て、セル密度向上と、工程簡略化のため、上記ウエル領
域を無くしたものが作られるようになってきた。
【0016】このようなウエル領域が無いMOS−FE
Tでは、高い耐圧性が要求されないので、ウエル領域を
設けて耐圧を高める必要はないが、言うまでもなく、ウ
エル領域がないことにより降伏電圧が低下する。また、
降伏電圧を越えた場合に活性領域の外でアバランシェ電
流を流してくれるウエル領域が無いことによりアバラン
シェ耐量が低下する。また、ゲート・フィンガー、ゲー
ト・パッドの部分の下層は、ベース領域と同じ不純物の
ウエル領域がないので、ベース領域(P型)と反対不純
物のn型半導体層となり、電位が不安定になりやすかっ
た。
【0017】また、ウエル領域を無くしたMOS−FE
Tには、ゲート電極であるポリシリコン層を活性領域の
最外周に形成されたベース領域より外側に(周縁領域側
に向かって)張り出すように延出させ、フィールドプレ
ート構造とすることにより、最外周にあって、空乏層を
繋げる相手がなく、活性領域の外周側の側縁において電
界集中が生じるベース領域の降伏電圧を高めたものがあ
る。しかし、ゲート電極を用いてフィールドプレート構
造を形成した場合に、フィールドプレート(金属層)、
すなわちゲート電極の下の薄いゲート絶縁膜に高い電界
がかかるため、MOS−FETの特性の劣化を招きやす
いという問題があった。
【0018】また、上述のようにゲート電極側に静電気
等による高電圧が印加された際に、MOS−FETを保
護する双方向ツェナーダイオードを設ける構成とした場
合、従来、上記双方向ツェナーダイオードが、ゲート・
パッドを取り囲むように設けられていた。しかし、ウエ
ル領域が無いMOS−FETに、ゲート・パッドを取り
囲むように双方向ツェナーダイオードを設けても、双方
向ツェナーダイオードとソース電極とを接続する部分の
下層が、ベース領域(P型)と反対不純物のn型半導体
層となり、かつ、ウエル領域からn型半導体層に広がる
空乏層が生じることもなく、電位が安定しないという問
題があった。また、縦型MOS−FETと、半導体基板
上の構成がほぼ同じIGBTにおいても、上述のような
各種の問題が生じる。
【0019】本発明は上記事情に鑑みてなされたもので
あり、ウエル領域を有するMOS−FETやIGBTよ
りも工程を簡略化できるとともに、ウエル領域を有する
MOS−FETやIGBTと同程度の特性を得ることが
できる半導体装置及びその製造方法を提供することを目
的とするものである。
【0020】
【課題を解決するための手段】本発明の請求項1記載の
半導体装置は、第一導電形半導体もしくは第二導電形半
導体からなる半導体基板と、該半導体基板の表面側に設
けられた第一導電形半導体層と、上記半導体基板の裏面
側に設けられた第一の電極と、上記第一導電形半導体層
の表層部に多数設けられた第二導電形半導体ベース領域
と、第二導電形半導体ベース領域内に設けられた第一導
電形半導体領域と、上記第一導電形半導体層上にゲート
絶縁膜を介して配置されるゲート電極と、上記第一導電
形半導体領域に接続される第二の電極とを備えた半導体
装置であって、上記第二導電形半導体ベース領域が多数
設けられた活性領域周囲の第一導電形半導体層の表層部
に、上記活性領域を囲むように、第二導電形半導体ベー
ス領域とほぼ同じ深さの第二導電形半導体ウエル領域が
形成され、該第二導電形半導体ウエル領域には、上記活
性領域に向かって櫛歯状に延出する多数のウエル延出部
が備えられ、第一導電形半導体層の上記活性領域上に形
成されるゲート電極には、上記活性領域からその周囲の
上記ウエル領域に向かって櫛歯状に延出する多数のゲー
ト延出部が備えられ、上記活性領域の外側で、櫛歯状の
上記ウエル延出部同士の間に上記ゲート延出部が延在す
るように、上記ウエル延出部と上記ゲート延出部とが互
いにほぼ相補的な櫛歯状に形成されていることを特徴と
する。
【0021】上記構成によれば、第二導電形半導体ウエ
ル領域が第二導電形半導体ベース領域とほぼ同じ深さと
され、かつ、上記活性領域の外側で、櫛歯状の上記ウエ
ル延出部同士の間に上記ゲート延出部が延在するよう
に、上記ウエル延出部と上記ゲート延出部とが互いにほ
ぼ相補的な櫛歯状に形成されているので、ウエル延出部
を有する第二導電形半導体ウエル領域とゲート延出部を
有するゲート電極とがほとんど重ならない状態となって
いる。従って、例えば、ゲート絶縁膜(酸化膜)や該ゲ
ート絶縁膜上に形成されるゲート電極をマスクとして、
第一導電形半導体層にイオン注入及び熱処理を行って第
二導電形半導体ベース領域を形成する際に、ゲート絶縁
膜やゲート電極とほとんど重ならず、かつ、第二導電形
半導体ベース領域と同じ深さの第二導電形半導体ウエル
領域を同時に形成することができるので、ウエル領域が
あるものとしても製造工程を簡略化することができる。
【0022】すなわち、第二導電形半導体ウエル領域上
に、ゲート絶縁膜及びゲート電極が重なった状態となっ
ている場合には、ゲート絶縁膜やゲート電極を形成する
前に第二導電形半導体ウエル領域を形成する必要がある
が、上述のように第二導電形半導体ウエル領域上にゲー
ト絶縁膜やゲート電極がほとんど重なっていないので、
同じくゲート絶縁膜やゲート電極とほとんど重なってい
ない第二導電形半導体ベース領域と同様に、ゲート絶縁
膜もしくはゲート絶縁膜及びゲート電極を形成した後
に、第二導電形半導体ウエル領域を形成することができ
る。また、第二導電形半導体ベース領域と第二導電形半
導体ウエル領域とがほぼ同じ深さなので、第二導電形半
導体ベース領域と第二導電形半導体ウエル領域とを同時
に同じ条件で形成することができる。
【0023】また、ウエル延出部同士の間にゲート延出
部が配置された状態となっているが、第一の電極と第二
の電極との間(例えば、ソース−ドレイン間)に印加す
る電圧を高めていった場合に、隣り合うウエル延出部か
らそれぞれ第一導電形半導体層に広がる空乏層同士が、
さらに広がり、隣り合うウエル延出部同士の間で空乏層
同士が繋がり、ウエル延出部同士の間も空乏層で占めら
れることになり、上述のように櫛歯状にウエル延出部を
設けるものとしても、ウエル延出部の部分で、降伏電圧
が低下するのを防止することができる。
【0024】また、上述のようなウエル領域と、活性領
域のベース領域が十分に近ければ、従来のウエル領域を
有するMOS−FETと同様に、ソース−ドレイン間に
電圧を印加した場合に、ウエル領域と活性領域とからそ
れぞれ広がる空乏層が互いに繋がり、活性領域の最外周
部のベース領域の降伏電圧を高めることができる。ま
た、これにより、活性領域とウエル領域とを合わせた領
域において、ウエル領域の部分の降伏電圧が最も低くな
り、この部分で主に降伏が生じて降伏電流が流れること
になり、降伏電流が活性領域に流れるのを抑制すること
ができるので、アバランシェ耐量を向上することができ
る。
【0025】従って、本発明の電界効果トランジスタに
よれば、従来のベース領域より深いウエル領域を有する
MOS−FETに比較して製造工程を簡略化できるとと
もに、従来のウエル領域がないMOS−FETより、降
伏電圧、アバランシェ耐量等の特性が優れたもの、すな
わち、従来のベース領域より深いウエル領域を有するM
OS−FETに近い優れた特性を有するものとすること
ができる。なお、ここで半導体装置とは、例えば、縦型
パワーMOS−FETもしくはIGBTであり、半導体
装置がMOS−FETの場合に、第一の電極がドレイン
電極であり、第二の電極がソース電極であり、半導体装
置がIGBTの場合に、第一の電極がコレクタ電極であ
り、第二の電極がエミッタ電極である。
【0026】本発明の請求項2記載の半導体装置は、上
記請求項1記載の半導体装置において、上記活性領域の
外側に延出するとともに上記ウエル延出部同士の間に配
置された上記ゲート延出部の先端部に、上記ゲート電極
に電圧を印加するためのゲート引出金属電極が接続され
ていることを特徴とする。
【0027】上記構成によれば、上記活性領域の外側に
延出するゲート延出部の先端部に、上記ゲート引出金属
電極が形成されているので、ゲート引出金属電極と、活
性領域上に形成された第二の電極との間に十分な横方向
距離を取ることが可能であり、第二の電極とゲート引出
金属電極とが重なるようなことがないので、第二の電極
とゲート引出金属電極との間に絶縁膜を形成する必要が
なく、製造工程を簡略化することができる。
【0028】また、上述のようにウエル延出部同士の間
が空乏層で占められるものとすれば、ゲート引出金属電
極とゲート電極(ゲート延出部)との接続部、すなわ
ち、ゲート・フィンガーの部分の下層が空乏層となり、
ゲート・フィンガーの部分の下層が第二導電形半導体ベ
ース領域と反対の導電形の第一導電形半導体層となって
いても、電位を安定させることができる。
【0029】本発明の請求項3記載の半導体装置は、上
記請求項1または2記載の半導体装置において、上記ウ
エル領域の上記活性領域の反対側の側縁部側に、フィー
ルド・プレート機能を有する金属層が形成されているこ
とを特徴とする。
【0030】上記構成によれば、上記ウエル領域の上記
活性領域の反対側の側縁部側に、フィールド・プレート
機能を有する金属層が形成されているので、ウエル領域
の部分の降伏電圧を高めることができる。また、ウエル
領域と活性領域のベース領域との距離が十分に近けれ
ば、ソース−ドレイン間に電圧を印加した際に、ウエル
領域から広がる空乏層とベース領域から広がる空乏層が
繋がることにより、ウエル領域の降伏電圧を高めること
でFET全体の降伏電圧を高めることができる。
【0031】本発明の請求項4記載の半導体装置は、上
記請求項1から3のいずれか一つに記載の半導体装置に
おいて、上記活性領域の外側に、上記ゲート電極と上記
第二の電極とに接続される双方向ツェナーダイオード領
域が形成され、該双方向ツェナーダイオード領域と第二
の電極とを繋ぐ導体には、活性領域に向かって櫛歯状に
延出する多数の導体延出部が備えられ、上記活性領域の
周囲に形成された第二導電形半導体ウエル領域には、上
記導体に向かって櫛歯状に延出する多数のウエル延出部
が備えられ、上記活性領域の外側で、櫛歯状の上記ウエ
ル延出部同士の間に上記導体延出部が延在するように、
上記ウエル延出部と上記導体延出部とが互いにほぼ相補
的な櫛歯状に形成され、第一導電形半導体層の上記活性
領域上に設けられる第二の電極が、上記活性領域から上
記導体延出部の先端部上まで延出するように形成される
とともに、上記第二の電極が上記ウエル延出部同士の間
に配置される上記導体延出部の先端部に接続されている
ことを特徴とする。
【0032】上記構成によれば、上述のようにウエル延
出部同士の間が空乏層で占められるものとすれば、導体
(導体延出部の先端部)と第二の電極との接続部の下層
が空乏層となり、導体とソース電極との接合部の下層が
第二導電形半導体ベース領域と反対の導電形の第一導電
形半導体層となっていても、電位を安定させることがで
きる。
【0033】本発明の請求項5記載の半導体装置は、上
記請求項1から4のいずれか一つに記載の半導体装置に
おいて、第一の電極と第二の電極との間に比較的高い電
圧を印加した場合に、隣り合う上記ウエル延出部同士か
らそれぞれ第一導電形半導体層に広がる空乏層同士が、
隣り合うウエル延出部同士の間で繋がるように、上記ウ
エル延出部同士の間隔が決められていることを特徴とす
る。
【0034】上記構成によれば、第一の電極と第二の電
極との間に比較的高い電圧を印加した場合に、隣り合う
上記ウエル延出部同士からそれぞれ第一導電形半導体層
に広がる空乏層同士が、隣り合うウエル延出部同士の間
で繋がるようにすることができるので、ウエル延出部同
士の間が空乏層とされる事に基づく請求項1から4のい
ずれかに記載の構成に基づく上述の効果を確実に奏する
ことができる。なお、比較的高い電圧とは、上述のよう
にウエル延出部同士の間に空乏層が広がる電圧であると
ともに、空乏層同士が繋がって一体のほぼ平坦な空乏層
が形成される前に、FETが降伏してしまうことがない
電圧である。
【0035】本発明の請求項6記載の半導体装置は、上
記請求項1から4のいずれか一つに記載の半導体装置に
おいて、第一の電極と第二の電極との間に比較的高い電
圧を印加した場合に、隣り合う第二導電形半導体ベース
領域同士からそれぞれ第一導電形半導体層に広がる空乏
層同士が、隣り合う第二導電形半導体ベース領域同士の
間で繋がるように、上記第二導電形半導体ベース領域同
士の間隔が決められ、かつ、上記ウエル延出部同士の間
隔が、上記第二導電形半導体ベース領域同士の間隔とほ
ぼ等しくされていることを特徴とする。
【0036】上記構成によれば、隣り合うウエル延出部
同士の間隔が、空乏層同士が繋がるように配置された第
二導電形半導体ベース領域同士の間隔と等しくされてい
るので、上記請求項5記載の半導体装置と同様の効果を
奏することができる。また、基本的に第二導電形半導体
ベース領域同士の間隔は、空乏層同士が繋がるととも
に、最適な特性が得られるように設計されているので、
この間隔にウエル延出部同士の間隔を合わせることで、
容易に最適な特性が得られるように本発明の半導体装置
を設計することができる。
【0037】本発明の請求項7記載の半導体装置は、上
記請求項1から6のいずれか一つに記載の半導体装置に
おいて、上記半導体基板が第一導電形半導体基板とさ
れ、上記第一の電極がドレイン電極とされ、上記第二の
電極がソース電極とされることにより、縦型パワーMO
S−FETとして機能することを特徴とする。上記構成
によれば、上記半導体基板が、第一導電形半導体層と同
じ第一導電形半導体とされること、すなわち、第一導電
形半導体層がn型なら、半導体基板もn型とされ、第一
導電形半導体層がpがたなら半導体基板もp型とされる
ことにより、本発明の半導体装置は、電界効果トランジ
スタ、すなわち、縦型パワーMOS−FETとして機能
することになり、縦型パワーMOS−FETにおいて、
上述のような請求項1から6に記載の構成に基づく効果
を奏することができる。
【0038】本発明の請求項8記載の半導体装置は、上
記請求項1から6のいずれか一つに記載の半導体装置に
おいて、上記半導体基板が第二導電形半導体基板とさ
れ、上記第一の電極がコレクタ電極とされ、上記第二の
電極がエミッタ電極とされることにより、IGBTとし
て機能することを特徴とする。上記構成によれば、上記
半導体基板が、第一導電形半導体層と異なる第二導電形
半導体とされること、すなわち、第一導電形半導体層が
n型なら、半導体基板はp型とされ、第一導電形半導体
層がp型なら半導体基板はn型とされることにより、本
発明の半導体装置は、IGBTとして機能することにな
り、IGBTにおいて、上述のような請求項1から6に
記載の構成に基づく効果を奏することができる。
【0039】本発明の請求項9記載の半導体装置の製造
方法は、上記請求項1から6のいずれか一つに記載の半
導体装置を製造するための半導体装置の製造方法であっ
て、上記第二導電形半導体ウエル領域が、上記第二導電
形半導体ベース領域を形成する工程で、上記第二導電形
半導体ベース領域とともに製造されることを特徴とす
る。
【0040】上記構成によれば、第二導電形半導体ウエ
ル領域が、上記第二導電形半導体ベース領域を形成する
工程で、上記第二導電形半導体ベース領域とともに製造
されるので、製造工程を簡略化することができる。ま
た、このように製造工程を簡略化しても、製造される請
求項1から8のいずれかに記載の半導体装置は、上述の
優れた特性を有するものとなるので、製造工程の簡略化
と特性の維持とを両立することが可能となる。
【0041】
【発明の実施の形態】以下に、本発明の実施の形態の一
例の半導体装置及び半導体装置の製造方法を図面を参照
して説明する。なお、この一例は、本発明の半導体装置
を電界効果トランジスタに応用したものであり、以下の
説明において、半導体装置を電界効果トランジスタとし
て説明する。図1及び図2は、この一例の電界効果トラ
ンジスタの半導体チップの外周部分の平面構造aと断面
構造b1、b2とを示すものである。また、図1と図2
とは、基本的に同一のものであるが、図1の平面構造a
においては、後述するウエル領域20の部分にハッチン
グを施し、図2の平面構造aにおいては、後述するゲー
ト電極5にハッチングを施している。
【0042】また、断面構造b1は、平面構造の線c1
で示される部分の断面構造であり、断面構造b2は、平
面構造の破線c2で示される部分の断面構造である。ま
た、この一例において、従来のMOS−FETとほぼ同
様の構成要素には、同一の符号を付してその説明の一部
を省略した。そして、図1及び図2に示すように、この
一例の電界効果トランジスタ(以下、FETと称する)
は、従来と同様に、図示しないn型半導体基板であるn
型の高濃度ドレイン領域の裏面にドレイン電極(第一の
電極)が形成され、n型半導体基板の表面にn型の低濃
度ドレイン領域であるn型半導体層1(第一導電形半導
体層)が形成されている。
【0043】このn型半導体層1の表層部分に、p型ベ
ース領域2が互いに等間隔に、縦横に整列した状態に多
数形成されている。そして、各ベース領域2内に、n型
ソース領域3が形成されている。また、ベース領域2等
が形成されたn型半導体層1上に、シリコン酸化膜から
なるゲート絶縁膜4、ポリシリコンからなるゲート電極
5、層間絶縁膜6、アルミやアルミ合金からなるソース
電極7(第二の電極)が形成されている。
【0044】すなわち、この一例のFETの活性領域A
は、基本的に従来のFETとほぼ同様のものとなってい
る。そして、左右前後に隣り合うp型ベース領域2,2
同士の間隔は、従来と同様にソース−ドレイン間に電圧
を印加した場合に、p型ベース領域2,2の外方に空乏
層が広がり、各空乏層同士が繋がって活性領域A全体に
渡って一体のほぼ平坦な空乏層が形成されるように決め
られている。
【0045】そして、この一例のFETは、その周縁領
域Bの構成が、従来のFETと異なったものとなってい
る。そして、図1に示すように、周縁領域Bには、周縁
領域Bと活性領域Aとの境界線に沿って、n型半導体層
1の表層部にp型ウエル領域20が形成されている。上
記p型ウエル領域20は、ベース領域2と同じ導電形の
半導体領域であるとともに、ウエル領域20の活性領域
Aに向かった側縁部が櫛歯状に形成されている。
【0046】すなわち、ウエル領域20には、活性領域
A側に向かって延出する複数のウエル延出部21が互い
に間隔をあけて形成されている。また、ウエル領域20
及びウエル延出部21の深さは、ベース領域2の深さと
ほぼ等しくされている。該ウエル延出部21は、周縁領
域Bと活性領域Aとの境界線に対して直交する方向に延
出している。なお、ウエル延出部21の先端部は、活性
領域Aの最外周部にあるベース領域2より外側(周縁領
域側)にあり、周縁領域Bと活性領域Aとの境界線の周
縁領域B側にある。
【0047】そして、ウエル延出部21同士の間隔は、
ベース領域2同士の間隔と等しくなっている。なお、ウ
エル延出部21同士の間隔及びベース領域2同士の間隔
とは、ここでは、隣り合うウエル延出部21同士もしく
はベース領域2同士の互いに対向する側縁間の間隔であ
る。なお、各ウエル延出部21同士の間隔が上述のよう
にベース領域2同士の間隔と等しくされているので、各
ウエル延出部21は、それぞれほぼ等間隔で配置されて
いる。また、この一例では、ウエル延出部21の長さ方
向に直交する幅(上記境界線に沿った幅)が、ベース領
域2の幅とほぼ等しくされており、隣り合うウエル延出
部21同士の中心線間の間隔と、隣り合うベース領域2
の中心点同士の間隔も等しくされている。
【0048】また、上記ウエル延出部21の先端と、該
先端に最も近いベース領域2の側縁との間隔が、ベース
領域2同士の間隔(対向する側縁同士の間隔)とほぼ等
しくされている。なお、図1及び図2に示されるよう
に、ベース領域2の列(図中においては横の列)の延長
線上に上記ウエル延出部21が配置されるようになって
おり、一列に並んだベース領域2の各中心点を結ぶ線の
延長線と、ウエル延出部21の中心線とがほぼ一致する
ようになっている。なお、ウエル領域20は、活性領域
Aを囲むように形成されているので、活性領域Aの左右
においては、ウエル延出部21がベース領域2の横の列
に沿って形成され、活性領域Aの前後では、ウエル延出
部21がベース領域2の縦の列に沿って形成されてい
る。
【0049】また、ウエル延出部21同士の間隔は、基
本的に、ベース領域2同士の間隔が、ソース−ドレイン
間に比較的高い電圧をかけた際に、各ベース領域2から
半導体層1に広がる空乏層同士が繋がり、一体に繋がっ
たほぼ平坦な空乏層が形成されるようになっているのに
対応させたものである。すなわち、ソース−ドレイン間
に比較的高い電圧をかけた際に、ウエル延出部21同士
の間で、各ウエル延出部21から半導体層1側に広がる
空乏層同士が繋がり、ウエル延出部21同士の間の半導
体層1の表層部分が空乏層で充たされるようになってい
れば良く、隣り合うウエル延出部21同士の間隔と、隣
り合うベース領域2同士の間隔が一致する必要はない
が、ベース領域2同士の間隔は、活性領域の耐圧性やO
N抵抗等の特性が最適になるように設定されており、ウ
エル延出部21同士の間隔とベース領域2同士の間隔が
ほぼ等しくなっていることが好ましい。
【0050】また、上述のように、ウエル延出部21の
先端と、該先端に最も近いベース領域2の側縁との間隔
が隣り合うベース領域2間の間隔と等しくされているの
で、上述のようにソース−ドレイン間に電圧を印加した
場合にウエル延出部21とベース領域2との間も空乏層
で充たされ、それにより、ウエル領域20と活性領域A
との間(ウエル領域20と最外周に配置されたベース領
域2との間)も空乏層で充たされることになる。
【0051】また、ウエル延出部21は、それぞれ矩形
状に形成されており、上記境界線に沿った幅より、境界
線に直交する長さが長くされているが、境界線に直交す
る長さは、特に限定されるものではない。しかし、後述
するゲート電極5のゲート延出部5aとの関係である程
度、ウエル延出部21の長さが決められることになる。
また、ウエル領域20の活性領域Aの反対側の側縁は、
周縁領域Bと活性領域Aとの境界線に沿った直線状とな
っている。なお、ウエル領域20は、活性領域Aを囲む
ように形成されているので、活性領域Aの外周に沿った
形状となる。また、ウエル領域20は、低濃度の不純物
拡散により形成されたP−の部分とその後にP−内に高
濃度の不純物拡散により形成されたP+の部分とがあ
る。なお、ベース領域2も低濃度の不純物拡散により形
成されたP−の部分と、そのP−の部分に高濃度の不純
物拡散により形成されたP+の部分があり、一緒の工程
で形成される。
【0052】また、ソース電極7は、活性領域Aの層間
絶縁膜6上に形成されるとともに、ベース領域2の内側
(ソース領域3の内周部)に対応して形成されたコンタ
クトホールH1においてソース領域3及びその内側のベ
ース領域2に接続されているが、この一例のFET(n
チャンネルのnMOS)においては、ベース領域2の外
周縁(側縁)は、活性領域Aと周縁領域Bとの境界線に
ほぼ一致するように配置されている。
【0053】また、図2に示すように、ゲート電極5
は、活性領域Aにおいて、ゲート絶縁膜4上に形成され
ることになるが、ゲート絶縁膜4となるシリコン酸化膜
(SiO2)は、ベース領域2及びウエル領域20を不
純物拡散により形成する際に、マスクとして形成された
部分であり、活性領域Aでは、P型ベース領域2にほぼ
対応する部分(不純物はマスクされた部分側に少し広が
るので、p型ベース領域2の周縁部上もシリコン酸化膜
で覆われた状態となる)を除くn型半導体の部分に形成
される。従って、ゲート電極5は、p型ベース領域2に
ほぼ対応する部分を除くn型半導体層1上に形成され
る。
【0054】また、周縁領域Bにおいては、上記ウエル
領域20にほぼ対応する部分を除く部分に予め厚めのシ
リコン酸化膜が形成されており、ウエル領域20の活性
領域A側の側縁部まで形成されたシリコン酸化膜上にも
ゲート電極5が形成された状態となっている。すなわ
ち、ゲート電極5は、活性領域A上からウエル領域20
の活性領域A側の側縁部まで形成されることになる。
【0055】そして、ウエル領域20の活性領域A側に
は、上述のように多数のウエル延出部21が形成され
て、櫛歯状となっているので、周縁領域B側に延出され
たゲート電極5は、ウエル領域20の隣り合うウエル延
出部21同士の間に延出するゲート延出部5aが形成さ
れることになる。すなわち、ゲート電極5の周縁領域B
側に延出した部分には、多数のゲート延出部5aがウエ
ル領域20のウエル延出部21の幅にほぼ対応させる間
隔を互いにあけて櫛歯状に形成されている。
【0056】そして、上述のようにウエル領域20のウ
エル延出部21同士の間にゲート電極5のゲート延出部
5aが延出していることから、ウエル領域20の活性領
域A側の側縁の櫛歯状の形状と、ゲート電極5の周縁領
域B側に延出した部分の櫛歯状の形状とがほぼ相補的な
ものとなっている。
【0057】そして、上述のようなゲート延出部5aを
含むゲート電極5が形成された後に、半導体チップ上に
層間絶縁膜6が形成される。また、層間絶縁膜6上の活
性領域Aの部分にソース電極7が形成される。また、上
記ゲート電極5のゲート延出部5aの先端部上を活性領
域Aと周縁領域Bとの境界線に沿って帯状に、ゲート引
き出し用のゲート引出金属電極23が形成されている。
そして、ゲート電極5上の層間絶縁膜6のゲート延出部
5aの先端部に対応する位置には、層間絶縁膜6の開口
であるコンタクトホールH2が形成されており、該コン
タクトホールH2の部分でゲート電極5(ゲート延出部
5a)とゲート引出金属電極23とが接続されている。
【0058】また、この際に、活性領域Aから離れたゲ
ート延出部5aの先端部に対応した位置にゲート引出金
属電極23が形成されているので、ゲート引出金属電極
23とソース電極7との横方向距離が十分なものとなっ
ており、ほぼ同一の層にゲート引出金属電極23とソー
ス電極7が存在しても互いに絶縁された状態とすること
ができる。言い換えれば、ゲート延出部5aの長さは、
周縁領域B側にあるゲート延出部5aの先端部上に形成
されるゲート引出金属電極23と活性領域A上に形成さ
れるソース電極7との間に十分な横方向距離が取れるよ
うに設定されている。
【0059】そして、ゲート延出部5aの長さが上述よ
うになるように、ゲート延出部5aと相補的に形成され
るウエル領域20のウエル延出部21の長さがある程度
決められることになる。また、ウエル領域20上には、
上述のP+部分を形成する際に形成されたシリコン酸化
膜22が形成されるとともに、該シリコン酸化膜22上
に層間絶縁膜6が形成されている。そして、ウエル領域
20上の活性領域Aの反対側の側縁部の近傍には、帯状
にシリコン酸化膜22及び層間絶縁膜6が形成されてい
ない部分があり、この部分に、ソース電極7と図示しな
い部分で接続されて同電位とされたFP金属層7aが形
成され、FP金属層7aとウエル領域20とが接続され
た状態となっている。
【0060】また、上記FP金属層7aは、ウエル領域
20より外側(周縁領域の反対側)に延出した状態とな
っているとともに、FP金属層7aと半導体層1との間
に絶縁膜10、11とが介在させられた状態となってお
り、この部分がフィールド・プレート構造となってい
る。以上の構造は、半導体チップの外周部における活性
領域Aと周縁領域Bとの構造を示すものであるが、図3
及び図4は、半導体チップの周縁部から半導体チップの
内側に向かってゲート引出金属電極23が設けられた部
分の平面構造a及び断面構造b1、b2を示すものであ
る。なお、図3と図4とは、基本的に同一のものである
が、図3の平面構造aにおいては、後述するP型ウエル
領域24の部分にハッチングを施し、図4の平面構造a
においては、後述するゲート電極5にハッチングを施し
ている。また、図3及び図4において、断面構造b1
は、平面構造aの線c1の部分の断面を示すものであ
り、断面構造b2は、平面構造aの破線c2の部分の断
面を示すものである。
【0061】そして、ゲート引出金属電極23が半導体
チップの内側に向かって入り込んだ部分の構造は、基本
的に二つの活性領域Aに周縁領域Bが挟まれた構造とな
っているので、活性領域Aと周縁領域Bとをみた場合に
は、上述の半導体チップの外周部における構造と同様に
なっており、図4に示すように、ゲート電極5の活性領
域Aから周縁領域Bに延出した部分が多数のゲート延出
部5aを有する櫛歯状とされ、図3に示すように、p型
ウエル領域24の活性領域A側の側縁部が多数のウエル
延出部25を有する櫛歯状とされ、これらゲート電極5
とウエル領域24との櫛歯状の部分が互いにほぼ相補的
な状態となっている。
【0062】また、ウエル領域24は、その左右の側縁
がそれぞれ活性領域A側の側縁となるので、ウエル領域
24の左右の側縁がそれぞれ櫛歯状とされた状態となっ
ている。また、周縁領域Bを挟む左右の活性領域Aにお
いて、ベース領域2の横の列の位置が一致した状態とな
っていれば、ウエル領域24の左右の側縁部にそれぞれ
形成されたウエル延出部25の位置が左右の側縁部で一
致する(右側のウエル延出部25の中心線とこのウエル
延出部25に対応する左側のウエル延出部25の中心線
の延長線とがほぼ重なった状態)ので、ウエル領域24
は、図3及び図4の断面構造b1に示す幅の広い部分と
断面構造b2に示す幅の狭い部分とが交互に繰り返した
形状となる。
【0063】また、上述の半導体チップの外周部のウエ
ル領域20では、その上面の活性領域Aの反対側の側縁
の近傍でFP金属層7aと接続されていたが、半導体チ
ップの外周部から内側に入り込んだ状態のウエル領域2
4においては、FP金属層7aに接続される構成とはな
っておらず、ウエル領域24上面の全面がシリコン酸化
膜22及び層間絶縁膜6で覆われた状態となっている。
また、左右の活性領域に挟まれた状態のウエル領域24
には、ウエル領域20の場合のようなフィールド・プレ
ート構造が形成されていないものとなっている。なお、
左右の活性領域Aは、ウエル領域24とウエル領域20
とで囲まれるようになっている。
【0064】また、上述のように半導体チップの外周部
から半導体チップの内部に向かってゲート引出金属電極
23が形成されるようになっていない場合には、ウエル
領域24は存在せずに周縁部のウエル領域20だけで活
性領域Aが囲まれることになる。また、上記ゲート延出
部5aは、半導体チップの外周部のゲート延出部5aと
同様の構成を有するものとなっており、その上面を層間
絶縁膜6で覆われるとともに、ゲート延出部5aの先端
部の層間絶縁膜6にコンタクトホールH2が形成され、
半導体チップの外周部から内部に向かって入り込んだゲ
ート引出金属電極23に接続されるようになっている。
【0065】また、この一例においては、左側の活性領
域Aから延出するゲート延出部5aの先端部と、右側の
活性領域Aから延出するゲート延出部5aの先端部とが
一つの帯状のゲート引出金属電極23に接合されるよう
になっている。また、半導体チップの外周部から内部に
入り込んだゲート引出金属電極23とその左右の活性領
域A上に形成されたソース電極7とは、十分な横方向距
離を有するものとなっている。
【0066】また、この一例のFETにおいては、図5
に示すように。ゲート−ソース間に従来と同様に双方向
ツェナーダイオード26が形成されている。なお、図5
は、この一例のFETの等価回路を示すものであり、G
がゲート電極5、Dがドレイン電極、Sがソース電極7
を示す。また、双方向ツェナーダイオード26とソース
電極7とは、ポリシリコンからなる導体27により接続
されている。そして、図6及び図7は、双方向ツェナー
ダイオード26と、ソース電極7とを繋ぐ導体27とな
るポリシリコンが設けられた部分を示す平面構造aを示
すものであり、図6においては、例えば、アルミもしく
はアルミ合金等の金属からなる電極として、ソース電極
7と、該ソース電極7と同電位でかつフィールド・プレ
ート構造を形成するFP金属層7aと、ゲート引出金属
電極23とが配置される部分にハッチングを施して図示
し、図7においては、ゲート電極と、双方向ツェナーダ
イオード26(図5に等価回路として図示)をソース電
極7に接続するための導体27の部分にハッチングを施
して図示した。
【0067】また、図8は図7の破線c1の部分の断面
構造b1を示し、図9は図7の破線c2の部分の断面構
造b1を示し、図10は図7の破線c3の部分の断面構
造b3を示し、図11は図7の破線c4の部分の断面構
造b4を示す。これらの図に示すように、導体27は、
活性領域Aの外側において、ゲート引出金属電極23の
下層に層間絶縁膜6を介して配置されている。そして、
この導体27から該導体27と同様にポリシリコンから
なる導体延出部28が多数互いに間隔をあけて並んだ状
態で、活性領域A側に向かって延出した状態となってい
る。すなわち、導体27の活性領域A側の側縁は、導体
延出部28が複数延出することにより櫛歯状となってい
る。また、導体27の導体延出部28の先端部の下層に
おいては、櫛歯状の導体延出部28とほぼ相補的な櫛歯
状にp型ウエル領域29が形成されている。
【0068】すなわち、ウエル領域29の導体27側の
側縁部には、互いに間隔をあけた複数のウエル延出部3
0が、導体延出部28同士の間に延出するように、櫛歯
状に複数形成されている。なお、ウエル延出部30は、
導体延出部28より短く、ウエル延出部30の先端が導
体延出部28の基部(後端部)まで達しないものとされ
ている。また、上記導体延出部28の幅は、上記ベース
領域2同士の間隔と同じになっている。すなわち、隣り
合うウエル延出部30同士の間隔は、隣り合うベース領
域2同士の間隔と同じになっている。そして、導体延出
部28の先端側は、活性領域Aから導体27側に延出し
た状態のソース電極7の下層に至り、ソース電極7と層
間絶縁膜6を介して重なった状態となっている。また、
導体延出部28の先端部とソース電極7との間の層間絶
縁膜6には、コンタクトホールH3が形成され、ソース
電極7と導体延出部28とが接続された状態となってい
る。
【0069】なお、より詳しく説明すると、図6及び図
7に示すように、上記導体27が形成される部分は、活
性領域Aが後退した状態となっており、周縁領域Bにお
いて上層にFP金属層7aが形成されたウエル領域20
と、活性領域Aとの間が活性領域Aが後退させらた状態
に形成されることであけられ、この活性領域Aが後退し
た部分に導体27(導体延出部28を含む)が形成され
ている。また、ウエル領域20上に形成されたゲート引
出金属電極23は、活性領域Aが後退した部分に延出し
て広がった状態に形成されており、導体27上が該導体
27より広い範囲に渡って活性領域Aが後退した部分に
形成されたゲート引出金属電極23により覆われた状態
となっている。なお、導体27とゲート引出金属電極2
3とは、それらの間に介在する層間絶縁膜6により絶縁
された状態となっている。
【0070】また、活性領域Aの後退した部分において
は、該部分に隣り合う後退していない活性領域Aの外縁
と、後退した外縁とを結ぶ部分に活性領域Aの側縁C
(図6及び図7においては、この部分のゲート電極5の
側縁を仮に側縁Cとした)が形成されることになるが、
この側縁Cには、櫛歯状のゲート延出部5aが形成され
ずに側縁Cの外側の部分に図8及び図9に示すようにウ
エル領域29が形成された状態となっている。また、こ
のウエル領域29上に、活性領域A側からソース電極7
が延出した状態となっている。なお、延出したソース電
極7は、ウエル領域29(ウエル延出部30)の上記活
性領域Aの反対側の側縁に達しないように形成されてい
る。また、ウエル領域29は、上記導体延出部28が設
けられた部分の下層がスリット状にウエル領域29がな
い状態とされ、これらスリット状のウエル領域29がな
い部分の間がウエル延出部30となっている。
【0071】また、ウエル領域29(ウエル延出部3
0)は、上述のように後退した活性領域側に延出したゲ
ート引出金属電極23の上記活性領域Aの側縁Cに対向
する側縁部まで形成されている。従って、上述のように
活性領域Aからウエル領域29上に延出したソース電極
7と、活性領域Aの後退した部分に延出したゲート引出
金属電極23との間には横方向に十分な間隔があけられ
ている。そして、上述のように、ゲート引出金属電極2
3の下層の導体27から複数本の導体延出部28が、後
退していない活性領域Aと周縁領域Bとの境界線に沿う
と共に(ウエル領域20のフィールド・プレート構造の
部分の長手方向に沿うと共に)、活性領域Aの上記側縁
Cに向かって延出している。そして、上述のように導体
27の導体延出部とウエル領域29のウエル延出部30
とがそれぞれ互いにほぼ相補的な櫛歯状に形成されてい
る。
【0072】そして、少なくとも、上記導体延出部28
のソース電極7と接続される部分は、ウエル延出部30
同士の間に挟まれた状態となっている。また、上述のよ
うに導体延出部28の幅が、隣り合うベース領域2同士
の間隔とほぼ等しくなっているので、ソース−ドレイン
間に電圧を印加した場合に、導体延出部28を挟んだ状
態の左右のウエル延出部30から半導体層1側に広がる
空乏層同士が繋がって、導体延出部28のソース電極7
が接続される先端部の下層に空乏層が形成されるように
なっている。なお、この一例では、導体延出部28の幅
と、隣り合う導体延出部28間の間隔とがほぼ等しくさ
れている。
【0073】また、図6及び図7において、符号Dで示
される帯状の部分が、ウエル領域20とFP金属層7a
との接続部分を示し、符号Eで示される部分が初期酸化
膜が形成されている部分を示す。なお、初期酸化膜の部
分は、ウエル領域20、29やベース領域2等のp型半
導体部分を不純物拡散により形成する際に、不純物が導
入されることがないので、この部分には、ウエル領域2
0,29等は形成されない。
【0074】また、図6及び図7に示すように、活性領
域Aが後退した部分に、初期酸化膜Eがあるので、後退
した活性領域Aの部分で、後退しない場合の活性領域A
の周縁領域B側にウエル領域20が形成されるととも
に、後退した活性領域Aの周縁部にウエル領域20が形
成され、初期酸化膜Eが形成された部分でウエル領域2
0が二つに分かれた状態となっている。そして、これら
二つに分かれたウエル領域の間に導体27が形成されて
いる。そして、これらの二つのウエル領域20にウエル
領域29が一体に接合された状態となっているととも
に、このウエル領域29に、活性領域Aが後退した部分
に隣接する後退していない活性領域Aの部分のウエル領
域20が一体に接合された状態となっている。
【0075】次ぎに、この一例のFET(半導体装置)
の製造方法について説明する。なお、この一例のFET
の製造は、従来のウエル領域が無いFETの製造方法と
工程の流れが同様のものとなっている。まず、n型半導
体基板に、n-型のエピタキシャル層を成長させた半導
体基板を用意する。その表面に酸化膜を形成する。次ぎ
に、この酸化膜を選択的にエッチングすることにより活
性領域Aを形成する領域を開口する。続けて、活性領域
Aに所定厚さの酸化膜からなるゲート酸化膜(ゲート絶
縁膜4)を成長させる。ゲート絶縁膜4の上にポリシリ
コンを成長させ、選択的にポリシリコンを除去し、ポリ
シリコンからなるポリシリゲート電極5を形成する。こ
のポリシリゲート電極5と、周辺の厚めの酸化膜10を
マスクにして、ボロン等をイオン注入し熱処理する事に
よって、p型のベース領域2と、ウエル領域20、29
(ウエル延出部21,25、30)とを同時に形成す
る。このため、ウエル領域20,29を形成する工程が
省略され、工程が簡素化される。
【0076】次ぎに、前記ゲート電極5とレジスト(図
示せず)をマスクにして、n型不純物であるリン等をイ
オン注入し、熱処理することによってn+型のソース領
域3を形成する。最後に前記レジスト(図示せず)を除
去し、ポリシリゲート電極5と他の電極が短絡しないよ
うに酸化膜、PSG膜、ナイトライド膜等からなる層間
絶縁膜6をポリシリゲート電極5とゲート絶縁膜4を覆
うように形成し、所定に位置において、コンタクトホー
ルH1、H2、H3として層間絶縁膜6をエッチング除
去し、アルミ等からなるソース電極7を設ける。最後
に、半導体基板を所定の厚さに研削した後に、金属から
なるドレイン電極(図示せず)が形成されて、FETが
完成する。なお、上述の実施例では、nチャンネルのF
ETを例に採って説明したが、本発明はPチャンネルの
FETにも適用することができる。
【0077】次ぎに、この一例のFETの動作を説明す
る。基本的な動作は、従来の電界効果型トランジスタと
同様であり、ドレイン電極とソース電極7との間にドレ
イン電圧を印加した状態で、ゲート電極5とソース電極
7との間にゲート電圧を印加すると、チャンネル形成領
域(ソース領域3とベース領域2の外側のn型半導体層
1に挟まれた状態のベース領域2の表層部)にチャンネ
ルが形成され、ドレイン電極とソース電極7との間にド
レイン電流が流れる。そして、この際に、ゲート電極5
とソース電極7との間に印加するゲート電圧を制御する
ことにより、ドレイン電極とソース電極7との間を流れ
るドレイン電流を制御することができる。
【0078】また、ドレイン電極とソース電極7との間
に印加される電圧を上昇させた場合に、ベース領域2も
しくはウエル領域20,24,29と、n型半導体層1
との接合部から空乏層がn型半導体層1に広がる。な
お、ベース領域2は、その形状がほぼ平板状とされると
ともに、その外周部の断面がほぼ1/4の円弧状となっ
ており、空乏層もその形状に合わせてベース領域2の底
面に対応する部分が平面上に広がり、ベース領域2の周
縁部が上記円弧に沿って湾曲した状態で広がる。
【0079】そして、ソース−ドレイン間に比較的高い
電圧を印加した場合に、隣り合うベース領域2からそれ
ぞれ広がる空乏層が互いに繋がり、さらに、繋がって一
体となった空乏層がほぼ平坦な状態で広がるように、ベ
ース領域2同士の間隔が設定されているので、活性領域
Aの部分は、半導体層1の上層部に空乏層がほぼ平坦に
広がった状態となっている。
【0080】一方、周縁領域Bのウエル領域20、24
においては、上述のように活性領域A側の側縁から多数
のウエル延出部21、25が互いに間隔をあけて延出し
て櫛歯状となっているが、これらのウエル延出部21、
25からウエル延出部21、25同士の間の半導体層1
に空乏層が広がることになる。また、ウエル領域20、
21のウエル延出部21,25同士の間隔は、ベース領
域2同士の間隔と同様に、ソース−ドレイン間に比較的
高い電圧を印加した場合に、隣り合うウエル延出部2
1,25からそれぞれ広がる空乏層が互いに繋がり、さ
らに、繋がって一体となった空乏層がほぼ平坦な状態で
広がるように、設定されているので、ウエル領域20,
24の部分は、そのウエル延出部21,25及びそれら
の間も含めて、半導体層1に平坦な空乏層が広がった状
態となっている。
【0081】従って、ウエル領域20,24の櫛歯状に
形成されたウエル延出部21,24と相補的に形成され
たゲート延出部5aの下層においては、ウエル領域2
0,24は存在しないが、ウエル領域20,24から広
がった空乏層が形成された状態となる。また、双方向ツ
ェナーダイオード26とソース電極7とを接合する導体
27の櫛歯状の導体延出部28と、ウエル領域29の櫛
歯状のウエル延出部30とが相補的に形成された部分に
おいても、ゲート延出部5aが設けられた部分と同様
に、導体延出部28の下層に空乏層が形成される。
【0082】また、ゲート延出部5aと相補的に形成さ
れたウエル領域20,24のウエル延出部21,25
と、活性領域Aの最外周部に形成されたベース領域2と
の間隔も、ウエル延出部21,25とベース領域2とか
らそれぞれ広がる空乏層が繋がって一体の空乏層となる
距離、すなわち、ベース領域2,2同士の間隔とほぼ同
じ間隔とされているので、ウエル延出部21,25とベ
ース領域2との間も空乏層が繋がった状態となり、か
つ、ウエル領域20,24と活性領域Aとの下層側に一
体のほぼ平坦な空乏層が形成された状態となる。言い換
えれば、ウエル領域20,24(ウエル領域29)と活
性領域Aとの下層側に一体のほぼ平坦な空乏層が形成さ
れるようにウエル領域20,24(ウエル領域29)と
活性領域Aの最外周のベース領域2との間隔が設定され
ている。
【0083】以上のことから活性領域Aの降伏電圧が高
められることになるとともに、ウエル領域20、24,
29のゲート電極5もしくは導体27に対応する櫛歯状
のウエル延出部21,25,30の部分の降伏電圧が高
められることになる。また、ウエル領域20の活性領域
Aの反対側の側縁においては、ウエル領域20から半導
体層1に広がる空乏層と繋がる空乏層がないので、空乏
層が湾曲した状態で広がり、電界集中が生じ、降伏電圧
が低くなるが、ウエル領域20の上記側縁部には、FP
金属層7aによりフィールド・プレート構造が形成され
ているので、これにより降伏電圧を高めることができ
る。
【0084】従って、従来のベース領域より深いウエル
領域を有するMOS−FETと比較した場合に、この一
例のFETは、ウエル領域がベース領域とほぼ同じ深さ
となっており、ウエル領域の上記側縁における曲率半径
が従来のものより小さい点で不利であるが、上述のよう
にフィールド・プレート構造を有することにより、使用
電圧があまり高くないFETにおいては、特性が従来の
ベース領域より深いウエル領域を有するMOS−FET
と大きな差がないものとなっている。
【0085】また、従来のウエル領域の無いMOS−F
ETにおいては、ゲート電極であるポリシリコンの層を
活性領域の最外周に形成されたベース領域より外側に
(周縁領域側に向かって)張り出すように延出させ、フ
ィールドプレート構造とすることにより、降伏電圧を高
めたものがあるが、ゲート電極を用いてフィールドプレ
ート構造を形成した場合に、フィールドプレート、すな
わちゲート電極の下の薄いゲート絶縁膜に高い電界がか
かるため、MOS−FETの特性の劣化を招きやすいと
いう課題があったが、この一例では、上述のようにベー
ス領域2とほぼ同じ深さのウエル領域20に、フィール
ドプレート構造を形成するものとし、最外周のベース領
域2にフィールドプレート構造を形成していないので、
フィールドプレート構造を形成して降伏電圧を高めるこ
とにより、薄いゲート絶縁膜に高い電界がかかることが
なく、これにより、MOS−FETの特性が劣化するよ
うなことがない。
【0086】また、降伏電圧を越える電圧がソース−ド
レイン間に印加された場合には、形成される空乏層に曲
面を有するウエル領域20の活性領域Aの反対側の側縁
部において、降伏が発生することになるが、ウエル領域
20の活性領域Aの反対側の側縁の近傍には、ソース電
極7に接続されて同電位とされたFP金属層7aが接続
されているので、ウエル領域20の側縁部での降伏によ
り生じた降伏電流は、ソース電極7側に放電されること
になる。従って、従来のベース領域より深いウエル領域
を有するMOS−FETと同様に、ソース−ドレイン間
に降伏電圧以上の電圧が印加された場合に、活性領域A
側に大きな降伏電流が流れるの防止することができるの
で、アバランシェ耐量を向上することができる。
【0087】なお、半導体チップの外周部から半導体チ
ップの内側に向かってゲート引出金属電極23が設けら
れた部分においては、上記櫛歯状のウエル延出部25を
有するウエル領域24が左右の活性領域Aに挟まれた状
態となっているので、この部分においては、ソース−ド
レイン間に比較的高い電圧が印加された場合に、ウエル
領域24のウエル延出部25同士の間に空乏層が形成さ
れるとともに、ウエル領域24と左右の活性領域Aとの
間の空乏層が形成されることになる。そして、ウエル領
域24と左右の活性領域Aとの空乏層が一体に繋がっ
て、一体のほぼ平坦な空乏層が形成されることになるの
で、ウエル領域24には、電界集中が生じるような部分
がなくなることになる。
【0088】従って、左右の活性領域Aに挟まれた状態
のウエル領域24においては、半導体チップの外周部の
ウエル領域20のように、降伏電圧を低下させる空乏層
の湾曲部が存在せず、フィールド・プレート構造を必要
としない。また、降伏電圧を越える電圧がソース−ドレ
イン間に印加された場合にも、左右の活性領域Aに挟ま
れたウエル領域24は、半導体チップの外周部のウエル
領域20のように降伏が生じて降伏電流が流れやすい状
態とはなっておらず、降伏電流をソース電極7側に逃が
すように、ソース電極7に短絡したFP金属層7aを接
続する必要がない。
【0089】また、ゲート電極5とゲート引出金属電極
23との接合部(ゲートフィンガー部、ゲートパッドの
部分)、すなわち、ゲート延出部5aの先端部の下層
は、ベース領域2(P型)と反対不純物のn型半導体層
1となっているが、上述のようにソース−ドレイン間に
電圧を印加することによりゲート延出部5aの下層(す
なわち、ウエル延出部21,21同士の間)に空乏層が
形成されるので、電位が不安定になるのを防止して電位
を安定させることができる。
【0090】また、同様に、双方向ツェナーダイオード
26とソース電極7とを繋ぐ導体27と、ソース電極7
との接合部、すなわち、導体延出部28の先端部の下層
は、ベース領域2(P型)と反対不純物のn型半導体層
1となっているが、上述のようにソース−ドレイン間に
電圧を印加することにより導体延出部28の下層(すな
わち、ウエル延出部30同士の間)に空乏層が形成され
るので、電位が不安定になるのを防止して電位を安定さ
せることができる。
【0091】以上のように、この一例のFETは、従来
のベース領域より深いウエル領域を有するMOS−FE
Tに対して製造工程を簡略化することができるととも
に、従来のウエル領域が無いMOS−FETより降伏電
圧、アバランシェ耐量等の特性を高めることができると
ともに、安定した特性を有するものとすることができ
る。すなわち、この一例のFETは、従来のベース領域
より深いウエル領域を有するMOS−FETに対して製
造工程を簡略化しても、高い特性を維持することがで
き、特性を悪化させることなく、製造工程の簡略化を図
ることができる。なお、この一例のFETは、nチャン
ネルものとなっているが、言うまでもなく、n型半導体
の部分とp型半導体の部分とを入れ替えてpチャンネル
のFETとしても良い。
【0092】また、上記一例の半導体装置において、図
示しないn型の半導体基板をp型の半導体基板とし、す
なわち、半導体基板の導電形を半導体層1とは異なる導
電形とし、その他の構成を導電形も含めて同様のものと
した場合には、FETではなく、IGBTとなる。そし
て、上記一例における本発明に係る特徴的部分は、半導
体基板より上層の部分の構成であり、半導体基板の導電
形をFETとは異なるものとして、半導体装置をIGB
Tとしても、同様の効果を得ることができる。また、半
導体装置の製造方法においても、半導体基板の導電形を
異なるものとするだけで、ほぼ同様の方法によりIGB
Tを製造することができる。すなわち、IGBTにおい
ても、ウエル領域20、29とベース領域2とを同時に
同じ工程で製造することができる。また、IGBTは、
上記例のFETの半導体基板をp型にしたノンパンチス
ルー型でも、p型の半導体基板上にn+半導体層を設
け、その上にn型半導体層1を設けたパンチスルー型で
も良い。また、上記一例において、半導体基板をp型と
すれば、nチャンネルのIGBTとなるが、n型半導体
の部分とp型半導体の部分とを入れ替えてpチャンネル
のIGBTとしても良い。
【0093】
【発明の効果】本発明の請求項1記載の半導体装置によ
れば、第二導電形半導体ウエル領域が第二導電形半導体
ベース領域とほぼ同じ深さとされ、上記ウエル延出部と
上記ゲート延出部とが互いにほぼ相補的な櫛歯状に形成
され、ウエル延出部を有する第二導電形半導体ウエル領
域とゲート延出部を有するゲート電極とがほとんど重な
らない状態となっているので、第二導電形半導体ウエル
領域と第二導電形半導体ベース領域とを同じ工程で一緒
に形成することができ、ウエル領域があるものとして
も、製造工程を簡略化することができる。
【0094】また、ソース−ドレイン間に印加する電圧
を高めていった場合に、隣り合うウエル延出部からそれ
ぞれ第一導電形ドレイン層に広がる空乏層同士が繋が
り、ウエル延出部同士の間も空乏層で占められることに
なり、上述のように櫛歯状にウエル延出部を設けるもの
としても、ウエル延出部の部分で、降伏電圧が低下する
のを防止することができる。
【0095】また、上述のようなウエル領域と、活性領
域のベース領域が十分に近ければ、ウエル領域と活性領
域とからそれぞれ広がる空乏層が互いに繋がり、活性領
域の最外周部のベース領域の降伏電圧を高めることがで
きるとともに、活性領域とウエル領域とを合わせた領域
において、ウエル領域の部分の降伏電圧が最も低くな
り、この部分で主に降伏が生じて降伏電流が流れること
になり、降伏電流が活性領域に流れるのを抑制すること
ができるので、アバランシェ耐量を向上することができ
る。
【0096】従って、本発明の半導体装置によれば、従
来のベース領域より深いウエル領域を有するMOS−F
ETに比較して製造工程を簡略化できるとともに、従来
のウエル領域がないMOS−FETより、降伏電圧、ア
バランシェ耐量等の特性が優れたものとすることができ
る。
【0097】本発明の請求項2記載の半導体装置によれ
ば、上述のようにウエル延出部同士の間が空乏層で占め
られるものとすれば、ゲート引出金属電極とゲート電極
(ゲート延出部)との接合部、すなわち、ゲート・フィ
ンガー部の下層が空乏層となり、ゲート・フィンガー部
の下層が第二導電形半導体ベース領域と反対の導電形の
第一導電形半導体層となっていても、電位を安定させる
ことができる。
【0098】本発明の請求項3記載の半導体装置によれ
ば、上記ウエル領域の上記活性領域の反対側の側縁部側
に、フィールド・プレート機能を有する金属層が形成さ
れているので、降伏電圧を高めることができる。
【0099】本発明の請求項4記載の半導体装置によれ
ば、上述のようにウエル延出部同士の間が空乏層で占め
られるものとすれば、導体とソース電極との接合部の下
層が空乏層となり、導体とソース電極との接合部の下層
が第二導電形半導体ベース領域と反対の導電形の第一導
電形半導体層となっていても、電位を安定させることが
できる。
【0100】本発明の請求項5記載の半導体装置によれ
ば、第一の電極と第二の電極との間に比較的高い電圧を
印加した場合に、隣り合う上記ウエル延出部同士からそ
れぞれ第一導電形半導体層に広がる空乏層同士が、隣り
合うウエル延出部同士の間で繋がるようにすることがで
きるので、ウエル延出部同士の間が空乏層とされる事に
基づく請求項1から4のいずれかに記載の構成に基づく
上述の効果を確実に奏することができる。
【0101】本発明の請求項6記載の半導体装置によれ
ば、隣り合うウエル延出部同士の間隔が、空乏層同士が
繋がるように配置された第二導電形半導体ベース領域同
士の間隔と等しくされているので、上記請求項5記載の
半導体装置と同様の効果を奏することができる。
【0102】本発明の請求項7記載の半導体装置によれ
ば、本発明の半導体装置は、縦型パワーMOS−FET
として機能することになり、縦型パワーMOS−FET
において、上述のような請求項1から6に記載の構成に
基づく効果を奏することができる。
【0103】本発明の請求項8記載の半導体装置によれ
ば、本発明の半導体装置は、IGBTとして機能するこ
とになり、IGBTにおいて、上述のような請求項1か
ら6に記載の構成に基づく効果を奏することができる。
【0104】本発明の請求項9記載の半導体装置の製造
方法によれば、第二導電形半導体ウエル領域が、上記第
二導電形半導体ベース領域を形成する工程で、上記第二
導電形半導体ベース領域とともに製造されるので、製造
工程を簡略化することができる。また、このように製造
工程を簡略化しても、製造される請求項1から8のいず
れかに記載の半導体装置は、降伏電圧やアバランシェ耐
量等の特性を優れたものとすることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態の一例の電界効果トランジ
スタの周縁領域を説明するための図面である。
【図2】上記例の電界効果トランジスタの周縁領域の構
造を説明するための図面である。
【図3】上記例の電界効果トランジスタのゲート引出金
属電極が素子の中央部に向かって入り込んだ部分の構造
を説明するための図面である。
【図4】上記例の電界効果トランジスタのゲート引出金
属電極が素子の中央部に向かって入り込んだ部分の構造
を説明するための図面である。
【図5】上記例の電界効果トランジスタに設けられた双
方向ツェナーダイオードを示す等価回路図である。
【図6】上記例の電界効果トランジスタの双方向ツェナ
ーダイオードとソース電極とを繋ぐ導体部分の平面構造
を説明するための図面である。
【図7】上記例の電界効果トランジスタの双方向ツェナ
ーダイオードとソース電極とを繋ぐ導体部分の平面構造
を説明するための図面である。
【図8】上記例の電界効果トランジスタの双方向ツェナ
ーダイオードとソース電極とを繋ぐ導体部分の断面構造
を説明するための図面である。
【図9】上記例の電界効果トランジスタの双方向ツェナ
ーダイオードとソース電極とを繋ぐ導体部分の断面構造
を説明するための図面である。
【図10】上記例の電界効果トランジスタの双方向ツェ
ナーダイオードとソース電極とを繋ぐ導体部分の断面構
造を説明するための図面である。
【図11】上記例の電界効果トランジスタの双方向ツェ
ナーダイオードとソース電極とを繋ぐ導体部分の断面構
造を説明するための図面である。
【図12】従来の電界効果トランジスタの周縁領域の構
造を説明するための図面である。
【図13】従来の電界効果トランジスタの周縁領域の構
造を説明するための図面である。
【符号の説明】
1 半導体層(第一導電形半導体層) 2 ベース領域(第二導電形半導体ベース領域) 3 ソース領域(第一導電形半導体ソース領域) 4 ゲート絶縁膜 5a ゲート延出部 5 ゲート電極 7a FP金属層 7 ソース電極 8 ゲート引出金属電極 20 ウエル領域(第二導電形半導体ウエル領域) 21 ウエル延出部 23 ゲート引出金属電極 24 ウエル領域(第二導電形半導体ウエル領域) 25 ウエル延出部 26 双方向ツェナーダイオード 27 導体 28 導体延出部 29 ウエル領域(第二導電形半導体ウエル領域) 30 ウエル延出部 A 活性領域 B 周縁領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平6−318708(JP,A) 特開 平4−229661(JP,A) 特開 平9−17863(JP,A) 特開 平5−283628(JP,A) 特開 平7−58330(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 29/78 H01L 21/336

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項1】 第一導電形半導体もしくは第二導電形半
    導体からなる半導体基板と、 該半導体基板の表面側に設けられた第一導電形半導体層
    と、 上記半導体基板の裏面側に設けられた第一の電極と、 上記第一導電形半導体層の表層部に多数設けられた第二
    導電形半導体ベース領域と、 第二導電形半導体ベース領域内に設けられた第一導電形
    半導体領域と、 上記第一導電形半導体層上にゲート絶縁膜を介して配置
    されるゲート電極と、 上記第一導電形半導体領域に接続される第二の電極とを
    備えた半導体装置であって、 上記第二導電形半導体ベース領域が多数設けられた活性
    領域周囲の第一導電形半導体層の表層部に、上記活性領
    域を囲むように、第二導電形半導体ベース領域とほぼ同
    じ深さの第二導電形半導体ウエル領域が形成され、 該第二導電形半導体ウエル領域には、上記活性領域に向
    かって櫛歯状に延出する多数のウエル延出部が備えら
    れ、 第一導電形半導体層の上記活性領域上に形成されるゲー
    ト電極には、上記活性領域からその周囲の上記ウエル領
    域に向かって櫛歯状に延出する多数のゲート延出部が備
    えられ、 上記活性領域の外側で、櫛歯状の上記ウエル延出部同士
    の間に上記ゲート延出部が延在するように、上記ウエル
    延出部と上記ゲート延出部とが互いにほぼ相補的な櫛歯
    状に形成されていることを特徴とする半導体装置。
  2. 【請求項2】 上記請求項1記載の半導体装置におい
    て、 上記活性領域の外側に延出するとともに上記ウエル延出
    部同士の間に配置された上記ゲート延出部の先端部に、
    上記ゲート電極に電圧を印加するためのゲート引出金属
    電極が接続されていることを特徴とする半導体装置。
  3. 【請求項3】 上記請求項1または2記載の半導体装置
    において、 上記ウエル領域の上記活性領域の反対側の側縁部側に、
    フィールド・プレート機能を有する金属層が形成されて
    いることを特徴とする半導体装置。
  4. 【請求項4】 上記請求項1から3のいずれか一つに記
    載の半導体装置において、 上記活性領域の外側に、上記ゲート電極と上記第二の電
    極とに接続される双方向ツェナーダイオード領域が形成
    され、 該双方向ツェナーダイオード領域と第二の電極とを繋ぐ
    導体には、活性領域に向かって櫛歯状に延出する多数の
    導体延出部が備えられ、 上記活性領域の周囲に形成された第二導電形半導体ウエ
    ル領域には、上記導体に向かって櫛歯状に延出する多数
    のウエル延出部が備えられ、 上記活性領域の外側で、櫛歯状の上記ウエル延出部同士
    の間に上記導体延出部が延在するように、上記ウエル延
    出部と上記導体延出部とが互いにほぼ相補的な櫛歯状に
    形成され、 第一導電形半導体層の上記活性領域上に設けられる第二
    の電極が、上記活性領域から上記導体延出部の先端部上
    まで延出するように形成されるとともに、上記第二の電
    極が上記ウエル延出部同士の間に配置される上記導体延
    出部の先端部に接続されていることを特徴とする半導体
    装置。
  5. 【請求項5】 上記請求項1から4のいずれか一つに記
    載の半導体装置において、 第一の電極と第二の電極との間に比較的高い電圧を印加
    した場合に、隣り合う上記ウエル延出部同士からそれぞ
    れ第一導電形半導体層に広がる空乏層同士が、隣り合う
    ウエル延出部同士の間で繋がるように、上記ウエル延出
    部同士の間隔が決められていることを特徴とする半導体
    装置。
  6. 【請求項6】 上記請求項1から4のいずれか一つに記
    載の半導体装置において、 第一の電極と第二の電極との間に比較的高い電圧を印加
    した場合に、隣り合う第二導電形半導体ベース領域同士
    からそれぞれ第一導電形半導体層に広がる空乏層同士
    が、隣り合う第二導電形半導体ベース領域同士の間で繋
    がるように、上記第二導電形半導体ベース領域同士の間
    隔が決められ、 かつ、上記ウエル延出部同士の間隔が、上記第二導電形
    半導体ベース領域同士の間隔とほぼ等しくされているこ
    とを特徴とする半導体装置。
  7. 【請求項7】 上記請求項1から6のいずれか一つに記
    載の半導体装置において、上記半導体基板が第一導電形
    半導体基板とされ、上記第一の電極がドレイン電極とさ
    れ、上記第二の電極がソース電極とされることにより、
    縦型パワーMOS−FETとして機能することを特徴と
    する半導体装置。
  8. 【請求項8】 上記請求項1から6のいずれか一つに記
    載の半導体装置において、上記半導体基板が第二導電形
    半導体基板とされ、上記第一の電極がコレクタ電極とさ
    れ、上記第二の電極がエミッタ電極とされることによ
    り、IGBTとして機能することを特徴とする半導体装
    置。
  9. 【請求項9】 上記請求項1から8のいずれか一つに記
    載の半導体装置を製造するための半導体装置の製造方法
    であって、 上記第二導電形半導体ウエル領域が、上記第二導電形半
    導体ベース領域を形成する工程で、上記第二導電形半導
    体ベース領域とともに製造されることを特徴とする半導
    体装置の製造方法。
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