JP5081621B2 - 改変内部ゲート構造を用いた半導体放射線検出器 - Google Patents

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Description

本発明は一般に、半導体放射線検出器の技術に関する。本発明は特に、半導体放射線検出器の性能を最大化するために、異なるようにドープされた各半導体領域を検出器内で互いに配置する方法、およびそれらの電位の取り扱い方に関する。
半導体放射線検出器の動作原理は、逆バイアスされたｐｎ接合に基づいており、電界が存在するいわゆる空乏半導体ボリュームを形成する。入射光子（またはアルファ粒子やベータ粒子、あるいは陽子などの粒子）が光電効果をもたらし、それによって局部的に電子／正孔の対が生成される。空乏領域の電界がそれら電荷担体を隔離し、その一方の種類が信号電荷として使用される。測定された信号電荷の量が、放射線の強さを決定するために使用される。
既知の半導体放射線検出器はＣＣＤ（電荷結合素子）であり、電荷転送素子（ＣＴＤ）として特徴付けることもでき、これは場合によって電荷が、測定される前に長い距離を転送される。初期のＣＣＤは表面チャネル型デバイスであって、電荷がシリコンと二酸化シリコンの界面で輸送される。しかしこの界面は、輸送されるべき電荷を捕捉する多くの表面欠陥を有し、それによって電荷輸送効率が低下する。ＣＣＤの性能に対する主要な改善は、信号電荷が表面下のチャネルで輸送される埋込みチャネル型ＣＣＤへの移行である。
入射放射線が（通常多結晶シリコンからなる）電荷転送ゲートを通って来る前面照射型デバイスでは、ゲート材料および分離材料が放射線の一部を吸収する。この吸収は特に青色光、紫外線および軟Ｘ線の放射、および低エネルギー粒子に対して強く、放射線検出器のいわゆる青感度を損なう。青感度を改善する明白な方法は、裏面照射型デバイスを使用することであり、このデバイスでは、すべての電荷処理回路、すなわち放射線の影響を受けない厚い材料層がデバイスの前面にある。
従来の裏面照射型ＣＣＤの裏面の中性基板は、良好な青感度を得るためにエッチング除去されなければならず、それによってこれらのデバイスが非常に薄くなり、一般に約５０μｍ以下になる。この薄くする処理は難しく、製造歩留まりを低くすることになる可能性がある。薄い基板はまた、他の問題も引き起こす。シリコン中の赤および近赤外光子の侵入度は、基板厚さよりも容易に大きくなり、その結果、赤の感度が悪くなり、また画像中にフリンジング、すなわち波のような模様をもたらす。例えば米国特許第６０２５５８５号および第６２５９０８５号に記載の、高抵抗基板と組み合わせてのバイアスをかけた薄い裏面層の導入は、裏面照射型ＣＣＤに厚い完全空乏基板を使用することを可能にし、赤も青も良好な感度がもたらされた。
ブルーミングは干渉効果であり、画像中の輝点が、対応するピクセルの電荷収集井戸を満たすのに十分な信号電荷をもたらし、かつ近接ピクセルを満たし始める場合に起きる。この現象は、ブルーミング防止構造を使用することによって防ぐことができる。しかし、米国特許第６２５９０８５号に提示された完全空乏裏面照射型ＣＣＤは、このようなブルーミング防止構造を欠いている。電荷輸送段階を通して輸送されるすべての電荷パケットに輝点が電荷を付加する場合には、スミアリングがその電荷輸送段階中に観察されるもう１つの問題である。
米国特許第６２５９０８５号、およびＣＣＤ一般でのさらなる１つの問題は、たとえ画像の一部だけが対象であっても、画像フレーム全体が輸送され、読み出されなければならないことであり、それによってＣＣＤの動作が柔軟性のないものになり、かつ低速になる。これらの問題は、能動ピクセル・センサ（ＡＰＳ）には存在せず、このＡＰＳでは、各ピクセルを任意に読み出すことができ、信号電荷が輸送されず、それによってＡＰＳが高速で柔軟性があり、スミヤの影響を受けないものになる。ＡＰＳ検出器上の欠陥ピクセルは、ＣＣＤ内とは異なり他のピクセルに影響を及ぼさず、これは製造歩留まりを向上させ、製造コストを低減する。しかし、その画像品質は、高品質増幅器がすべてのピクセルに取り付けられない限り低いものになる可能性がある。この増幅器を実現する最良の方法は、接合型電界効果トランジスタ（ＪＦＥＴ）、または金属酸化膜導体ＦＥＴ（ＭＯＳＦＥＴ）のようなユニポーラ・トランジスタの内部ゲートとして、収集電荷を使用することである。これらのトランジスタのうちＪＦＥＴが好ましい。その内部ゲート構造は、ＦＥＴのチャネルの下の信号電荷に対する位置エネルギー極小点からなる。位置エネルギー極小点において集められた信号電荷はチャネルを広げ、それによってチャネル抵抗が低減する。内部ゲートＦＥＴの良好な増幅器特性は、その小さな総静電容量、総静電容量に対する寄生静電容量の小さな比率、および信号電荷を何度も読み出すことが可能な非破壊読出しに関連する。
内部ゲート構造のよい例が、米国特許第５７１２４９８号に提示されている（同特許では、内部ゲートはゲートと呼ばれ、実際のゲートはバック・ゲートと呼ばれている）。この特許では、内部ゲートを形成する埋込みチャネル上にＪＦＥＴ構造が提示されている。このＪＦＥＴのソースおよびドレイン領域は、半導体ウェハから分離された付加的な酸化物である。この増幅器構造は、好ましくはＡＰＳデバイスとして使用されるが、同様にＣＣＤ構造でも申し分なく使用することができる。このデバイスは裏面に照射され、良好な青感度を実現するために薄くしなければならない。赤感度は、デバイスの薄い性質のために悪い。別の従来技術の米国特許第５７８６６０９号は、内部ゲート構造および厚い完全空乏基板を備えたＪＦＥＴを有する、裏面照射型ＡＰＳ放射線検出器を提示している。したがってこのデバイスは、赤感度も青感度も良好である。それに加えて、このデバイスは１００％フィル・ファクタを有する。
半導体放射線検出器の最終性能限界は、信号電荷と混合して信号測定を歪ませる漏洩電流または暗電流によって定まる。漏洩電流は３つの成分に区分することができる。１つの成分はデバイス内の空乏領域から生じる。半導体検出器の動作が空乏領域に基づくので、この電流成分はなくすることができない。空乏領域の大きさを低減するとこの電流成分が減少するが、一方、こうすると深く侵入する放射線に対する感度が低下する。この電流成分を最少にする唯一の妥当な方法は、半導体材料内の欠陥の量を最少にすることであり、すなわち高品質の基板および慎重に選択された製造プロセスを使用しなければならない。
第２の漏洩電流成分は、空乏領域境界から生じる拡散電流である。しかし、この成分が顕著であるのは、高抵抗材料内の空乏領域境界だけである。高抵抗材料からなる完全空乏検出器では、これは活性領域の外側、すなわちピクセルが配置される領域の外側だけである。この電流成分は、例えば、バイアスをかけたガード・リングで活性領域を取り囲むことによって容易になくすることができる。
第３の通常最も顕著な漏洩電流の原因は、表面発生電流としても知られる界面電流である。この電流成分は、半導体表面または異なる材料との界面に近接する半導体内の空乏領域から生じ、本明細書では以下で表面電流と呼ぶ。
このような総漏洩電流の大きな部分を表面電流が形成する理由は、欠陥の密度が表面および界面で高いためである。高品質の基板が容易に入手できるため、またシリコンと二酸化シリコンとの界面には欠陥の量が相対的に少ないために、シリコンが検出器の材料として広く使用されてきた。シリコンをベースとした検出器構造でも、表面電流は通常、漏洩電流の主な原因である。例えば米国特許第６２５９０８５号では、電荷集積段階中にマルチ・ピン止めフェーズ（ＭＰＰ）状態でデバイスを動作させるものの、表面電流が漏洩の主な原因である。このＭＰＰモードは、電荷集積期間中に表面電流をなくすために使用されるが、電荷輸送期間中には使用することができない。米国特許６２５９０８５号の構造は、問題となる漏洩電流の性質を良く示しており、その構造は厚い完全空乏シリコン基板を有する。ＭＰＰ動作は電荷集積期間中に使用され、表面電流が依然として漏洩の主な原因である。
漏洩電流を低減する周知の方法は、効率的な冷却である。しかしこれは、複雑な液化ガス冷却構成、または電力集約型のペルチェ素子冷却のどちらかを必要とし、そのどちらもが、複雑さも電力消費も最少に保たれるべき例えば携帯型装置に使用するには、特に魅力的ではない。
米国特許第５７１２４９８号の弱点は、ブルーミング防止構造がないこと、および表面発生電荷が信号電荷から分離されないことに由来する。しかし、このＤＥＰＦＥＴデバイスの最近のバージョンの構造は、その表面発生電荷を（同特許でＬと表示された）クリア・コンタクトによって収集できることを示唆している。それでもその内部ゲート構造には厳しい制限がある。まず第１に、（同特許で１と表示された）内部ゲート・ドーピングの著しく良好な均質性が必要とされる。第２に、内部ゲート構造に位置する信号電荷と表面電荷が混合しないようにＭＯＳＦＥＴチャネルが常に開放していなければならないので、内部ゲート構造と一緒にＭＯＳＦＥＴを使用することが問題となる。第３に、内部ゲート構造と併せてバイポーラ・トランジスタを使用することは不可能である。
本発明の目的は、上で説明した従来技術の問題を回避した半導体放射線検出器構造を提供することである。本発明のさらなる目的は、測定の精度を改善し、かつ漏洩電流の影響を低減した半導体放射線検出器を提供することである。本発明の別の目的は、非破壊的に信号電荷を測定するための機能強化された半導体放射線検出器構造を提示することである。本発明のさらに別の目的は１００％フィル・ファクタを可能にする垂直ブルーミング防止構造を提供することである。
本発明の目的は、改変内部ゲート（ＭＩＧ）構造によって実現され、この構造は、表面電流担体を信号電荷から分離することを可能にする。
本発明による半導体放射線検出器は、半導体放射線検出器を対象とする独立請求項の特徴付け部分に列挙された特徴によって特徴付けられる。
本発明による放射線を検出する方法は、このような方法を対象とする独立請求項の特徴付け部分に列挙された特徴によって特徴付けられる。
本発明の背景にある重要な原理は、信号電荷を空乏界面から分離することであり、これは漏洩電流の著しい低減を達成するのに役立つ。従来技術の検出器構造では、おそらく最近のＤＥＰＦＥＴ検出器を除いて、信号電荷が空乏界面領域から分離されず、これは、空乏界面のいくつかの領域で発生した電荷が信号電荷に付加することを意味する。信号電荷を空乏界面から完全に分離し、非破壊的に読み出すことができれば、放射線検出器用に様々な材料をシリコンよりも容易に使用することができ、また、その漏洩電流が少ないので、測定精度が改善するはずである。
本発明では、このような分離が層状構造を用いて実現され、この構造では、異なる導電型の半導体層または半導体領域が適切な方法で互い違いになる。
表面電流分離によりもたらされる利点は、様々な観点のどれから始めても得ることができる。１つの可能性は、改善された精度をデバイスの高い動作温度と交換することであり、冷却の必要性が低減する。これは、液体またはガス冷却からペルチェ素子冷却に移行することができ、検出器構造が簡略化するならば、非常に重要である。ゲルマニウム、シリコン、およびその他の間接遷移型材料では、光子吸収は特定のエネルギー限界より下のフォノン相互作用に基づく。フォノンで援助された光子吸収確率は、温度依存のフォノン密度によって決まる。したがって、高められた動作温度は、シリコン中の近赤外光子のような、禁止帯エネルギーに近い光子に対する検出器の量子効率を向上させる。別の重要な問題は、界面が放射線損傷を受けやすいことであり、空乏界面の表面電流が増加し、したがって従来の検出器の寿命が短くなる。本発明により信号電荷を表面電流から分離することは、この欠点を回避するのに役立つ。
本出願で提示される本発明の例示的実施形態は、添付の特許請求の範囲の適用範囲に制限を与えるように解釈されるべきでない。本出願で「含む（ｔｏ ｃｏｍｐｒｉｓｅ）」という動詞は、排他的でない制限として使用され、これは、同様に列挙されていない特徴の存在を排除しない。従属請求項に列挙された特徴は、特に明確に指定のない限り相互に自由に組合せ可能である。
本発明の特徴と考えられる新規な特徴は、添付の特許請求の範囲に詳細に示される。しかし、本発明自体は、以下の具体的な実施形態の説明を添付の図面と併せ読めば、その構造およびその動作の方法の両方に関して、本発明の追加の目的および利点と併せて、最もよく理解されるであろう。
層状構造および電子電位
図１は、裏面照射型半導体検出器の概略的な断面図である。放射線がそこを貫通して検出器に入る裏面は、図面の下方にある。裏面から前面に向かって最初に、任意選択の反射防止膜、シンチレータ膜、または導電膜１０１があることがあり、その導電材料は、例えば金属または透明導電酸化物（ＴＣＯ）である。その上には、薄い導電層１０２があり、活性領域外の２次電流を輸送するために使用される。この層は、例えばバルク層１０３の裏面を第１の導電型のドーパントでドーピングすることによって形成される。２つの層１０１および１０２の代替物が、同時係属の特許出願第Ｆ１ ２００４０９６６号に提示されており、同出願の内容を参照により本明細書に組み込む。
検出器のバルク層１０３は、好ましくは第１または第２の導電型の高抵抗（ドーピング濃度約１０１２／ｃｍ３以下）半導体材料からなる。各導電型は、ここでは過剰な正電荷および負電荷をそれぞれもつ、正および負にドープされた半導体を指す。さらに前面の方に、例えば注入またはエピタキシャル成長によって作製された、第２の導電型の層１０４がある。層１０４は、以下では改変内部ゲート（ＭＩＧ）層と呼ぶ。ＭＩＧ層１０４の前に、再び第１の導電型の層１０５があり、ここではバリア層と呼ぶ。バリア層１０５は、例えば注入またはエピタキシャル成長を使用して製作することができる。層１０５の上を、配線、ゲート、キャパシタなどを形成する保護絶縁層および導電体層にすることができる。
パターン化された、好ましくはピクセル様の、第２の導電型を有する注入物１１１、１１２、１１３、１１４がバリア層１０５内に作製され、以下ではピクセル・ドーピングと呼ばれる。１１１と１１２の間のような、各ピクセル・ドーピング間の領域は、各ピクセルを分離し、かつ例えば空乏界面で発生した２次電荷を集めるチャネル・ストップとして機能する。第１の導電型からなる任意選択のフローティングの、またはバイアスをかけたチャネル・ストップ注入物１１５、１１６、１１７、１１８、１１９を各ピクセル間に配置することができる。
ピクセル・ドーピング１１１とバイアスのかかった裏面層（図１の構造の層１０２）との間の電位差を、ここではピクセル電圧Ｖｐと呼ぶ。ピクセル・ドーピング１１１と１１２間のちょうど中間の位置をチャネル・ストップ位置と呼ぶ。チャネル・ストップ位置とバイアスのかかった裏面層の間の電位差をチャネル・ストップ電圧Ｖｃｓと呼ぶ。信号電荷消去段階中の、前面ピクセル・ドーピングとバイアスのかかった裏面層１０２との間の電位差は、消去電圧Ｖｃである。これらの電圧の大きさの相互順位は、｜Ｖｃ｜＞｜Ｖｐ｜＞｜Ｖｃｓ｜である。
図１の半導体検出器の動作を説明するために、まず、裏面層１０２はｎ＋型、ＭＩＧ層１０４はｐ型、バリア層１０５はｎ型、ピクセル・ドーピング１１１はｐ型であると想定する。バルク層１０３は、ｎ型またはｐ型の高抵抗半導体材料からなり、すなわち基板はほぼ真性（ｉ）である。図２は、ピクセル・ドーピングおよびチャネル・ストップ位置において、それらとバイアスのかかった裏面層１０２との間に異なる電圧が加えられたときに、図１の層状構造を通るまっすぐな前面から裏面への垂直線に沿って測定された電子の電位関数を示す。電位関数の平坦部は中性領域に対応し、傾斜部は空乏領域に対応する。曲線２０１は、ピクセル・ドーピングとバイアスのかかった裏面層との間で電位差がＶｃのときの状態を表す。電圧Ｖｃの相対的に大きな負の値は、その電子電位が、ピクセル・ドーピング内の最高値からバイアスのかかった裏面層１０２内の最低値までの単調な下降線であることを意味する。上で参照した同時係属の特許出願第Ｆｌ ２００４０９６６号に示されているように、導電層、および任意選択の層１０１を、前記構造と非常に近接したバルク層１０３内の蓄積層を利用する構造に置き換えることができる（図２の位置２１１参照）。蓄積層の形成、および検出器動作のためのその利用の詳細に関しては、同時係属の特許出願第Ｆ１ ２００４０９６６号を参照のこと。
曲線２０２は、バイアスのかかった裏面層との間にピクセル電圧Ｖｐを有するピクセル・ドーピングから垂直に延びる線に沿った電子電位を表す。Ｖｐの絶対値はＶｃよりも小さく、これは、電子の電位関数２０２が単調な下降線ではなく、途中にいくつかの屈曲部をつくることを意味する。局所極大点２１５がピクセル・ドーピングに見出され、ここからその電位関数は、バリア層１０５内の局所極小点２１６まで下降する（位置２１６は、信号および２次電荷の両方の３次元鞍点である）。この局所極小点から電位関数は、ＭＩＧ層１０４内の局所極大点２１２まで上向きに上昇し（位置２１２は、信号電荷の３次元位置エネルギー最低値である）、次いで、ここから導電層１０２の表面の局所極小点まで単調に下降する。チャネル・ストップ位置からバイアスのかかった裏面層まで延びる垂直線に沿った、それぞれの電子電位関数は、曲線２０３によって表され、バイアスのかかった、またはフローティングのチャネル・ストップ位置とバイアスのかかった裏面層との間のＶｃｓの電圧差に対応する。この場合には、電位関数は、チャネル・ストップ位置に局所電位極小２１５、ＭＩＧ層１０４内に電位極大２１４を有し、ここからその関数は、導電層１０２の表面の局所極小点まで単調に下降する。
検出器の端から端まで横方向に電子電位をスキャンすれば、「ピクセル」（Ｖｐに結合されたピクセル・ドーピング）と「チャネル・ストップ」（Ｖｃｓに結合されたチャネル・ストップ位置）を交互に打って、図３に概略的に表されたような起伏のある表面図を得る。図２の曲線２０２および２０３にちょうど一致する各電位線は、図３に太い線で示されている。３次元局所電位極大値２１２が各ピクセルに対応してＭＩＧ層内に発生することを理解するのは容易であり、これらの極大値は、チャネル・ストップと合致する低電位区域によって互いに横方向に分離されている。それに応じて、３次元局所電位極小値２１３が各チャネル・ストップに対応してバリア層１０５内に発生し、これらの極小値は、ピクセルと合致する高電位区域によって互いに横方向に分離されている。各ピクセルに対応する信号および２次電荷の両方の３次元鞍点２１６もまた、図３に示されている。電子電位が論じられるので、半導体材料内のどの可動電子も電子電位極小位置に向かって移動するように選び、一方、正孔は電子電位の極大位置へと集まるように選び、これは、正孔にとってはもちろん最小電位位置である。
光子または荷電粒子が検出器を打ったとき、いくつかの電子および正孔がバルク層１０３内に生成される。図２の状態を取ると、電界が電子を検出器の裏面に向けて駆動し、この裏面で電子は導電裏面層、および実現可能な蓄積層によって集められる。正孔はＭＩＧ層に向かって駆動され、このＭＩＧ層で正孔は、上述した電子電位の挙動のために、ピクセルと合致する位置２１２に捕捉される。一方、検出器の前面に発生する表面発生電子は、チャネル２１６によって導かれ、チャネル・ストップ位置に合致するバリア層内の電子電位局所極小点２１３に捕捉される。表面発生正孔は、それぞれピクセル・ドーピング内の電子電位局所極大点２１５で捕捉される。これらの表面発生正孔は、通常では信号電荷を増加する。ここでは、検出器内部の電位の挙動が表面発生正孔を信号電荷から分離し、この信号電荷は、この場合にはＭＩＧ層に捕捉される放射線誘起正孔である。
図４は、検出器内の電子電位を示し、ここでは、層１０２がｐ＋型、層１０４がｎ型、層１０５がｐ型、ピクセル注入物１１１がｎ型である。そのバルク層は真性（ｉ）である。放射線誘起電荷の挙動は、図２に提示された検出器内で観察されるものとよく似ているが、電子の役割と正孔の役割がここでは逆になる。信号電荷を構成し、ピクセルと合致する電子電位くぼみに集められるのは電子であり、表面電流電子をピクセル・ドーピングに集めることによって、それが測定を妨げないようにする。表面電流正孔は、チャネル・ストップ位置のバリア層に捕捉される。図４で、曲線４０１は、Ｖｃで信号電荷消去中にピクセル・ドーピングと裏面の間を単調に上昇する電子電位曲線であり、曲線４０２はピクセル位置の電子電位（Ｖｐ）を示し、曲線４０３はチャネル・ストップ位置の電子電位（Ｖｃｓ）を示す。放射線誘起電子が位置４１２に集められ、一方、表面電流正孔が４１３に捕捉され、表面発生電子が４１５、すなわちピクセル・ドーピングに集められる。４１１、４１４、および４１６は、図２の位置２１１、２１４、および２１６に対応する。
図５は一代替構造を示し、この構造では、第２型のピクセル層５０６がブランク注入によって、またはバリア層１０５の上面にエピタキシャル層を成長させることによって作製される。ピクセル・ドーピング５１１および５１２は、好ましくは逆バイアスされた第１導電型のチャネル・ストップ注入物５１６によって分離され、これらはピクセル層５０６内にある。チャネル・ストップ注入物５１６は、以下でチャネル・ストップ位置とも呼ばれ、後で紹介するＪＦＥＴゲート、またはバイポーラ・エミッタ注入物と同じものにすることができる。この場合にはチャネル・ストップ位置５１６は、ピクセル・ドーピングと異なり、逆バイアスされるのが好ましい。注入物５１６が層５０６を貫通して延びる場合には、その状態は実質的に図１と同じになる。
図５の構造の電子電位関数は、図６に提示されている。ピクセル・ドーピング５１１および５１２から、バイアスのかかった裏面層１０２まで垂直に分布する電位関数２０１および２０２はそれぞれ、ピクセル・ドーピングが消去およびピクセル電位にあるときの状態を表す。これらは図２と同一である。チャネル・ストップ位置では、その対応する電位関数６０３は、図２に提示された２０３と異なる。関数６０３には、追加の局所極大点６１７、および追加の局所極小点６１８がある。電子電位局所極小点２１３は表面発生電子を集め、チャネル６１７は、表面発生正孔をピクセル・ドーピングの電子電位局所最大２１５まで導く。電位関数６０４は、実現可能なチャネル・ストップ電圧構成を表し、この構成では、電位極小点６１８の電子が排出される。これは、例えばチップの前面と裏面の電圧差の絶対値を小さくすることによって行うことができる。チャネル・ストップ電圧はまた、電位関数６０４に連続的に対応するように設定することもできる。
図１および図５では、デバイスの境界が示されていない。これらの境界は、デバイスの電力消費を著しく増大させうるチップ縁部での過度の漏洩電流発生を回避するために、中性でなければならない。中性の境界領域は、ガード構造を使用することによって実現することができる。トレンチに基づくこのような構造のいくつかの例が図７Ａ〜７Ｈに提示されている。図１および図５に提示された層状構造のうち、ＭＩＧ層１０４だけが示されている。絶縁体材料７０１で充填された簡単なトレンチ構造が図７Ａに示されている。図７Ｂでは、第１型のドーピング７１０が、トレンチを絶縁体材料で充填する前に垂直注入を用いて、トレンチの底部に作製される。この注入段階の後に、垂直または傾斜した深い注入物、すなわち第２型の高エネルギー注入物を使用して、第１型ドーピング７１０の下に第２型ドーピングを形成することもできる（このことはまた、図７Ｃおよび図７Ｄの構造にも当てはまる）。トレンチを充填する前に湿式エッチングを実施することができる。
より複雑なトレンチ構造が図７Ｃに提示されており、この構造では、トレンチの壁面が、まず傾斜注入物を使用して第２型ドーパントでドーピングされる。次いでエッチングが継続され、この結果、第２型ドーピング７１１および７１２がトレンチの壁面に形成される。エッチング処理の後、第１型ドーピング７１０が、垂直注入物を使用してトレンチの底部に作製される。トレンチを絶縁体材料７０１で充填する前に、湿式エッチング段階を実施することができる。これらすべての工程段階を単一のマスク段階で実施することができる。任意選択の第１型注入物７２１および７２２を、トレンチが行われる前または後に作製することができる。ある領域をトレンチが取り囲んでいる場合には、トレンチ内外の各ＭＩＧ層は、異なる電位になりうることに注意されたい。この分離されたＭＩＧ層の各部分を異なる電位に接続するために、注入物７２１および７２２を使用することができる。トレンチが点状の穴である場合には、注入物７２１および７２２もまた傾斜注入を用いて作製することができる。
さらに複雑なトレンチ構造が図７Ｄに提示されている。この構造の工程段階は、トレンチ充填処理までは図７Ｃの構造の工程段階と同様にすることができる。図７Ｄでは、絶縁体層がトレンチの壁面に堆積される。この後、トレンチの底部の絶縁体層がエッチング除去されて分離層７０２および７０３を作製する。ドーピング７１０もまた、この段階で作製することができる。最後にトレンチは、例えば第１型の多結晶半導体材料７０４で充填され、ドーピング７１０のバイアス印加が可能になる。トレンチはまた、適切な金属または絶縁体で充填することもできる。上述のすべての工程段階を１つのマスクのみを使用して行うことができる。
別のタイプのトレンチ構造が図７Ｅに示されている。この構造は、トレンチをエッチングし、ドーピング７１３を形成する第２型ドーパントをトレンチの壁面に注入することによって作製される。次いでトレンチは絶縁体材料７０１、あるいは金属または多結晶材料で充填される。図７Ｆのトレンチ構造は、実質的に図７Ｅと同じである。この構造は、トレンチをエッチングし、それを第２型多結晶材料７０５で充填することによって形成される。図７Ｇのトレンチ構造の領域７１４、７２３、および７２４は、図７Ｅのトレンチ構造の領域７１３、７２１、および７２２に、これらが反対にドーピングされていることを除いて相当する。７１４の注入の前または後に、第２型の深い注入を実施することもできる。図７Ｈのトレンチ構造の領域７０４、７２３、および７２４は、図７Ｆのトレンチ構造の領域７０５、７２１、および７２３に、これらが反対にドーピングされていることを除いて相当する。図７Ｈのトレンチ構造を充填する前に、そのトレンチ壁面を第２型または第１型の注入物で注入することができる。このトレンチ壁面はまた、浅い第１型注入物、および深い第２型注入物で注入することもできる。図７Ｉに提示されているトレンチ構造の壁面の、第１型のドープされた領域７１５および７１６を、図７Ｃの第２型のドープされた領域７１１および７１２と同様に作製することができる。構造７１５および７１６は、バリア層１０５に接触するように使用することができる。トレンチの底部もまた、第１型または第２型の注入物でドーピングすることができ、その後反対の型の深い注入を実施することができる。
図１に示された、第１型ドーピングのバルク層１０３を有するデバイスの境界が図８Ａに提示されている。そのトレンチ構造８２１、８２２、８２３、および８２４は、例えば図７Ａ、７Ｂ、７Ｃ、および７Ｄに提示されたタイプとすることができる。好ましくはリング状の、第２型ドーピングのガード構造８１１が、ピクセル８１２、８１３、および任意選択のチャネル・ストップ構造８１６、８１７、８１８を含む活性領域を取り囲む。任意選択の好ましくはリング状の、第１型ドーピングのガード構造８１５が、もう一方のガード構造８１１を取り囲む。チップの境界のバリア層を、任意選択の第１型ドーピング８１０を介して接触させることができる。各トレンチ構造の中間の領域との接触もまたありうる。
図８Ａのデバイスは、以下の動作原理を有する。バルク層１０３、および裏面層１０２のバイアス印加は、裏面層１０２に裏面から接触することによって行うことができる。図７Ｄに提示されたトレンチ構造を代わりに使用して、デバイスの前面からバルク層および裏面層にバイアスをかけることもできる。任意選択のドーピング８１０もまた、裏面層およびバルク層と同じ電位に接続される。逆バイアスＶｐが、第２型ドーピング８１１、８１２、８１３と裏面層１０２の間に加えられる。大きさ｜｜Ｖｐ｜−｜Ｖｓｃ｜｜の逆バイアスが、任意選択の第１型ドーピング８１５、８１６、８１７、８１８と第２型ドーピング８１１、８１２、８１３との間に加えられるかもしれない。領域８１１および８１５は、選択および読出しの電子回路を含むことがあり、これらの回路は、ＶｐまたはＶｓｃ以外のどれかの電位に接続されることがある。上記で説明したデバイスのバイアス印加の結果、空乏領域がデバイス内部に形成される。トレンチ構造８２１〜８２４のために、空乏領域境界線８４０は、チップ境界に達しない。トレンチ構造８２１〜８２２間の領域は、フローティングが好ましいが、バイアスをかけることもできる。
ＭＩＧ層内の信号電荷は、ピクセル・ドーピングと裏面層の間の逆バイアス印加を増加することによって空にすることができる。これは、ピクセル・ドーピングの電圧を変化させることによって、または裏面層１０２の電圧を変化させることによって行うことができる。前者の方法の利点は、ピクセル内の信号電荷が、必要なら個別に消去できることである。しかし、個別消去処理の結果として前面の電界値が高くなる。後者の方法では、すべてのピクセルの信号電荷が同時に消去される。しかし後者の方法では、ピクセルの電位を常に（例えばグランド電位で）一定にすることができ、読出しおよび選択電子回路の設計が容易になる。どちらの方法でも、チャネル・ストップ電圧を変更して信号電荷消去を強化することができる。
図８Ｂのデバイスのバルク層１０３は、第２型のドーピングである。この場合には、デバイスの裏面に第１導電型のガード構造８３１〜８３４を生成するために両面処理が必要である。このデバイスの別の問題は、裏面層との接触がワイヤ・ボンディングでなければならないことである。トレンチ構造８２５が１つだけ、デバイスの前面に必要とされる。このトレンチ構造は、例えば図７Ｅまたは図７Ｆに提示されたもののどちらかとすることができる。これらのトレンチ構造を使用してバルク層にバイアスをかけることができる。第１型ドーピング８１９は、好ましくはピクセルを含んだ活性領域を取り囲むリングである。第２型ドーピング８１４は、活性領域またはピクセルを取り囲むリングにすることができる。読出しおよび選択電子回路は外側、すなわちトレンチの左側、ならびにドーピング８１４および８１９内に置くことができる。例えば、追加の点状のトレンチ構造もまた、バルク層との接触を改善するためにトレンチ８２５の左側に作製することができる。
動作の際、バルク層１０３の中性部分、および任意選択のドーピング８１０は同じ電位にある。高い逆バイアス電圧が、裏面層１０２とバルク層１０３の中性部分との間に接続される。ガード構造８３１〜８３４は、フローティングが好ましいが、バイアスをかけることもできる。逆バイアス電圧が、第１型のドーピング８１９と中性バルク層１０３の間に接続される。この逆バイアス電圧は、ＭＩＧ層１０４内のチャネルをピンチオフするのに十分なだけ高くなければならない。裏面層１０２とすべての第２型ドーピング８１２〜８１４との間の電圧差は、信号電荷集積中にＶｐであるのが好ましい。第１型ドーピング８１６、８１７、８１９はすべて、好ましくはチャネル・ストップ電圧Ｖｃｓに接続され、それらと第２型ドーピング８１２〜８１４との間に逆バイアスが存在する。信号電荷は、図８Ａに示されたデバイスで行われるのと同じように消去される。
図５に提示された、第１型のドーピングのバルク層を有するデバイスの境界が、図９Ａに提示されている。このデバイスのトレンチ構造は、図８Ａのデバイスと同じにすることができる。第２型ドーピング９１０は、第２型ピクセル層５０６との接点である。このドーピングは、中性バルク層１０３と同じ電位でなければならない。図９Ａのデバイスの動作原理は、すでに図６で説明されており、図８Ａのデバイスの動作原理とよく似ている。図５に提示された、第２型のバルク層を有するデバイスの境界が、図９Ｂに提示されている。このデバイスのトレンチ構造は、図８Ｂのデバイスのものと同じにすることができ、あるいは図７Ｉに提示されたものを使用することができる。その動作原理はもまた、図８Ｂのデバイスとよく似ている。
図１０Ａおよび図１０Ｂに提示されたデバイスは、図９Ａおよび図９Ｂのデバイスに対応する。最初に挙げた２つのデバイスでは、層１０５は、例えば、１つのマスク段階を必要とする構造化注入物を使用して作製される。図１０Ａのトレンチは、例えば図７Ａ、７Ｂ、および７Ｄに提示されたタイプにすることができる。しかし、構造７１１、７１２、７２１、および７２２は、この場合には必要でない。図１０Ａで、任意選択のドーピング１０１０は、中性バルク層と同じ電位に保たれる。図１０Ｂの任意選択のドーピング１０３０は、自動的に中性バルクと同じ電位になる。任意選択のドーピング１０２０は、フローティングにするか、またはバイアスをかけることができる。ドーピング１０２０がバイアスのかかったガード・リングとして動作する場合には、ドーピング８１１もまた、ピクセルにすることができる。この場合には、ドーピング１０２０は、ピクセル電位Ｖｐにすることもでき、かつ選択および読出しの電子回路を含むこともできる。このデバイスの動作原理は、図８Ａに提示されたデバイスと同じである。図１０Ｂのデバイスにはトレンチ構造が必要でない。図８Ｂおよび図１０Ｂの各デバイスの動作原理は同じである。
図１１Ａおよび図１１Ｂのデバイスは、図９Ａおよび図９Ｂに対応する。最初に挙げた２つのデバイスでは、層５０６が、例えば構造化注入物を使用して作製される。図１１Ａのトレンチ構造は、図８Ａおよび図９Ａと同じにすることができ、図１１Ｂのトレンチ構造は、図８Ａおよび図９Ｂと同じにすることができる。任意選択のドーピング１１１５は、フローティングにすることができ、あるいは、例えばチャネル・ストップ電位に対してバイアスをかけることができる。ドーピング１１１５もまた、選択および読出しの電子回路を含むことができる。
図１２に提示されたデバイスの層１０４および１０５は、例えば２つの構造化注入物を使用して製作される。ガード構造１２３１〜１２３４はフローティングが好ましいが、バイアスをかけることもできる。この場合、トレンチ構造は必要でない。図１３Ａおよび図１３Ｂでは、層１０５および５０６は、例えば２つの構造化注入物を使用して製作される。図１４に提示されたデバイスの層１０４、１０５、および５０６は、例えば３つの構造化注入物を使用して製作される。図８Ａ、９Ａ、１０Ａ、１１Ａ、１２、１３Ａ、および１４の各デバイスの動作原理はよく似ている。このことは、図８Ｂ、９Ｂ、１０Ｂ、１１Ｂ、および１３Ｂの各デバイスにも当てはまる。
バルク層１０３内に生成された２次電荷は、バイアスのかかった裏面層１０２によって集められ、この裏面層内部で、その電荷はデバイスの境界まで輸送される。ドーピング１２１０、およびトレンチ構造８２１は、バルク層１０３、ならびに図９Ａ、１０Ａ、１１Ａ、１２、１３Ａ、および１４で提示されたデバイス内のバイアスのかかった裏面層１０２との前面接点として使用することができる。この接点は、前述の２次電荷を、それが中性バルクを貫通して拡散した後で集める。図８Ｂ、９Ｂ、１０Ｂ、１１Ｂ、および１３Ｂで提示されたデバイスでは、前述の２次電荷を集めるバイアスのかかった層１０２との接点は、好ましくは活性領域外の位置に置かれる。後者の各デバイス内で、中性バルク層にドーピング１０３０、またはトレンチ構造８２５によってバイアスをかけることができる。
図１０Ａから図１４まで、様々な技法を用いて図１および図５の構造が製作できることを推定することができる。例えば、層１０４はエピタキシャル成長によって作製でき、層１０５は注入によって作製できる。層１０４および１０５の両方を、注入またはエピタキシによって同様に申し分なく作製することができる。図５に提示された構造では、層５０６もまた、エピタキシまたは注入によって作製することができる。前述の注入すべてをブランク注入、または構造化注入、すなわちパターン化フォトレジストによって実施される注入、のどちらかとすることができる。注入の代わりに拡散を同様に申し分なく使用することもできる。
図１のデバイスの各ピクセル間に、フローティングの、またはバイアスをかけた１つまたは複数の第２導電型のガード・リングもありうる。図５のデバイスでは、各ピクセル間にフローティングの、またはバイアスをかけた１つまたは複数の第１導電型ガード・リングもありうる。これらピクセル間にさらに、フローティングの、またはバイアスをかけたＭＯＳガード・リングを使用することもできる。
図１および図５に対応するデバイスの適正なバイアス印加が、検出器の正しい動作に不可欠である。バルク層１０３が活性領域の下で完全に空乏化されること、およびそれがデバイスの境界で中性であることが必要である。例えば、バルク層が第１型ドーピングであるデバイスにおいて、ある時点で検出器の前面の電圧がＶｃｓからなおいっそう低減される場合には、そのＭＩＧ層とバルク層の間のｐｎ界面の逆バイアスがあまりに低くなり、これは、バルク層がそれ以上完全に空乏化されないことを意味する。このことは、図２の曲線２０３より下の曲線によって図示されるはずであり、平坦部がその右端に現われる。適切な量のガード構造もまたなければならず、そうでなければ空乏領域がデバイスの境界に達するおそれがある。
信号電荷検出
本発明の一実施形態による半導体検出器の信号電荷検出の原理をより理解しやすくするために、電界効果トランジスタを、好ましくはＭＯＳＦＥＴまたはＪＦＥＴ、あるいはバイポーラ・トランジスタを、ピクセル・ドーピングの上に実施するいくつかの可能な方法をまず考えるのが有利である。
図１５の上部は、基本的なＭＯＳＦＥＴの平面図を提示し、図１５の下部には、このＭＯＳＦＥＴが、上部図につけられた線に沿った断面として提示されている。この図面は、ソース・ドーピング１５０１、およびドレイン・ドーピング１５０２を示し、これらは、図１の第２型ピクセル・ドーピング１１１に対応する。図１の、任意選択のフローティングの、またはバイアスをかけた第１型チャネル・ストップ・ドーピング１１５は、第１型ドーピング１５０５に対応する。ＭＯＳＦＥＴゲート１５０３は、絶縁体層１５０６の上面に置かれる。このゲートの下に、ＭＩＧ層１０４第２型ドーピングの、任意選択の局部エンハンスメント１５０４がある。図１５にはまた、ピクセル・ドーピング内に湾曲１５１０が示されている。ゲート下のバリア層１０５のドーピングを、例えば構造化注入物を使用して変更することもできる。
図１６は、環状のＪＦＥＴを示し、第１型ゲート・ドーピング１６０３がソース１６０１とドレイン１６０２の間にあり、これらは、第２型ドーピングであり、ピクセル・ドーピングに相当する。ソースとドレインの場所は交換できることに注意されたい。ＭＩＧ層ドーピングの任意選択の局部エンハンスメント１５０４は、好ましくは環状ＪＦＥＴゲートの一部分の下にだけある。図１７では、ドーピング１５０５がゲートとして動作する方形ＪＦＥＴが提示されている。図１７にはまた、ピクセル・ドーピングの追加の湾曲１７１０が示されている。図１８は、ＪＦＥＴ構造の一変形形態を示し、この構造では、ゲート・ドーピングがＭＯＳ構造１８０３、１５０６に置き換えられる。ピクセル・ドーピングの追加の湾曲１８１０が図１８に示されている。図１９は、さらに別の実現可能なトランジスタ構造、すなわちバイポーラ・トランジスタを示し、これは、ピクセル・ドーピングに相当する第１型エミッタ・ドーピング１９０２、および第２型ベース・ドーピング１９０１を有する。
図１５〜１９に提示されたピクセル構造は、図１に提示されたデバイスに基づく。図２０および図２１のピクセル構造は、図５に提示されたデバイスに基づくピクセル構造の例として与えられている。図２０の構造は、図１６の環状ＪＦＥＴ構造に対応する。その唯一の相違は、構造化ピクセル・ドーピングの代わりにピクセル・ドーピング層５０６が使用されることである。第１型ドーピング２００５は、チャネル・ストップとして動作する。ドーピング２００５はまた、フローティング・チャネル・ストップ構造として動作する第１型ドーピング２００７に置き換えることもできる。図２１の構造は、図１９に提示されたバイポーラ構造に対応する。
２つのＭＯＳＦＥＴからなるピクセル構造が図２２に提示されている。追加ソースとして動作する第１型ドーピング２２０１、追加ゲート２２０３、およびＭＩＧ層ドーピングの任意選択の追加局部エンハンスメント２２０４が図２２に示されている。これらソースとドレインの場所もまた、交換することができる。ＭＩＧ層内の信号電荷は、各ＭＯＳＦＥＴのゲートの下の場所間で、適切なバイアス（またはバイアス・パルス）をドーピング１５０１、１５０２、および２２０１、ならびにゲート１５０３および２２０３に加えることによって転送することができる。このような２トランジスタ構造は、図１６〜２１に提示されたすべてのデバイスから形成することができる。図２３および図２４の構造が例として与えられている。図２３の２トランジスタ構造は、図１９に提示されたバイポーラ構造に対応する。追加のエミッタ２３０２およびベース２３０１が図に提示されている。代わりに、または任意選択の第２型ドーピング２３０３に加えて、ＭＯＳ構造を２つのトランジスタ間に使用することもできる。信号電荷は、各エミッタの下の場所間で、適切なバイアスを１９０１、１９０２、２３０１、２３０２、および２３０３に加えることによって転送することができる。２つの別々のベース１９０１および２３０１の代わりに、１つの共通ベースを使用することもできる。しかしこの場合には、信号電荷は、適切な（逆バイアス）電位をエミッタ１９０２および２３０２に加えることによってのみ、輸送することができる。図２４の２トランジスタ構造は、図１６に提示された環状ＪＦＥＴ構造に対応する。図には、追加のソース２４０１、ドレイン２４０２、およびゲート２４０３が示されている。信号電荷は、各ゲートの下の場所間で、適切なバイアスを１６０１、１６０２、１６０３、２４０１、２４０２、２４０３、および２３０３に加えることによって転送することができる。２つの別々のソース１６０１および２４０１の代わりに、１つの共通ソースを使用することもできる。
３つのＭＯＳＦＥＴからなるピクセル構造が図２５に提示されている。この構造は、ソースまたはドレインとして機能する３つのドーピング２５０１、２５０２、および２５０３、ならびに４つのゲート２５０４、２５０５、２５０６、および２５０７を有する。信号電荷は、ゲート２５０４、２５０５、および２５０６の下の場所間で、適切なバイアスを２５０１、２５０２、２５０３、２５０４、２５０５、２５０６、および２５０７に加えることによって輸送することができる。信号電荷が１つのゲートの下にある場合、このゲートは、好ましくは開放している唯一のゲート、すなわちチャネルがその下で開放している唯一のゲートである。異なる電位が、上述の開放ゲートに近接する２５０１、２５０２、および２５０３のうちの２つのドーピングに接続される。図２５では、ＭＩＧ層ドーピングの任意選択の局部エンハンスメント１５０４がどのゲートの下にも位置している。ＭＩＧ層ドーピングの任意選択の局部エンハンスメント１５０４が、ゲート２５０４、２５０５、２５０６の下にだけ位置し、ゲート２５０７の下には位置していない構造も同様に申し分なく使用することができる。図２５の構造は、図１５に提示されたＭＯＳＦＥＴ構造に基づくが、類似の構造を図１６〜１７に提示された構造から形成することができる。
信号電荷として正孔を有する検出器に戻ってこれを参照すると、図２６は、ピクセル・ドーピングに集められる信号電荷、およびチャネル・ストップ位置に集められる反対の型の表面電流担体の結果として、電子電位がどのように変化するかを示す。ピクセルを伴うＪＦＥＴがあり、そのゲートが電圧Ｖｊに接続され、この電圧の絶対値がＶｐの絶対値よりも小さいと想定する。このＪＦＥＴの物理的注入、およびピクセルとの結合は、例えば、図１６に関して上で説明された概略モデルに従ってよい。
図２６で、曲線２６０１および２６０２はそれぞれ、信号電荷がＭＩＧ層内に蓄積し始める前の、ピクセルおよびチャネル・ストップ位置での各電子電位を表す。曲線２６１１および２６１２は、フローティング・チャネル・ストップ構造の場合に、光子が検出器を打った後にこれらの信号電位がどのように変化するかを示す。チャネル・ストップ構造にバイアスがかかっている場合には、２６１２は明らかに２６０２と同じになるはずである。ＭＩＧ層１０４内でピクセル・ドーピングに蓄積する信号電荷（正孔）は、そのポイントにおける電子電位を低下させ、それによって中性（すなわち平坦な）部分２６１４が電位曲線２６１１に現われる。これは、同時にピクセル・ドーピング内の電位曲線の平坦部の長さがＸ１からＸ２に減少するので、重要である。前記平坦部の長さは、ＪＦＥＴのチャネルの寸法、およびそれに応じてチャネルの電流輸送能力を表す。減少するチャネル寸法は、ＪＦＥＴを流れる電流の変化をただ単に観察することによって正確に測定することができる。ＪＦＥＴの代わりに図１９のバイポーラ・トランジスタが使用される場合には、ベースが狭くなるので、エミッタに対して特定の順バイアスを使用し、エミッタ電流の変化を測定する。ベース電流のノイズとエミッタ電流のノイズが結合することに注意することが重要である。このノイズは、ベース電流とエミッタ電流を同時に監視することによってかなり低減することができ、これは例えば、エミッタ電流の絶対値からベース電流の絶対値を差し引くことを可能にする。こうして得られた電流を信号電流として使用することができる。
図２６を用いて垂直ブルーミング防止機構を説明することができる。電位関数２６１３は、ピクセル・ドーピングの下のＭＩＧ構造が信号電荷で完全に満たされている状態を示す。この場合には、ＭＩＧ構造の平坦部２６１５の電位の絶対値は、チャネル・ストップ位置の下のＭＩＧ層２６１６の局所極大点の絶対値よりも大きい。したがって、過剰信号電荷は、隣接ピクセルへ水平にブルーミングしないで、ピクセル・ドーピングまで垂直に流れる。言い換えれば、満杯のピクセルが、水平方向には依然として電位障壁を有するが垂直方向には有さず、その逆ではない。電位図２６１２を参照すると、表面が特に漏洩しやすくてかなりの量の表面電流が生じ、かつ長い集積時間を用いることが望まれる場合には、バイアスのかかったチャネル・ストップ構造が使用されなければならないことが理解しやすい。そうしなければ、局部極大点２６１６は継続して上昇し、水平ブルーミングが発生する。
ＭＩＧ層内の信号電荷は、消去電位Ｖｃをピクセル・ドーピングとバイアスのかかった裏面層１０２の間に加えることによって、消去することができる。信号電荷消去を実施するために裏面の電位が調整される場合には、フローティング・チャネル・ストップ内の電荷の一部がバイアスのかかった裏面層まで流れ、電子電位図２６１２は、当初の位置２６０２に戻る。高い絶対電位差をチャネル・ストップとピクセルの間に加えることによって信号電荷を消去することもできる。別の選択は、高い絶対電位差をピクセル・ドーピングとチャネル・ストップとの間、ならびにピクセル・ドーピングとバイアスのかかった裏面層との間の両方に加えることである。
図２６に提示された動作原理は、少量の信号電荷の検出を可能にする。しかし、それが唯一可能なことではない。ピクセル当たりの信号電荷の量が平均して多い場合には、異なる動作原理を使用することができ、例えば以下のようなものがありうる。ピクセル・ドーピングはまず、信号電荷消去に対応する消去電位Ｖｃに接続される。次いで、ピクセル・ドーピングは、Ｖｃでフローティングにしておかれ、これは信号電荷集積段階に対応する。これは、信号電荷がＭＩＧ層ではなく、ピクセル・ドーピングで直接集められることを意味する。次いで信号電荷は、ピクセル・ドーピングにそのゲートが接続されたＦＥＴを使用して測定される。このような動作原理は、フローティング拡散増幅器に対応する。
図１５〜１９に対応する、前に紹介したトランジスタ構造では、ピクセル・ドーピングは、ＭＯＳＦＥＴおよびＪＦＥＴチャネルの下、ならびにバイポーラ・トランジスタのエミッタの下に、図１５、１７、１８、および１９の構造における異なる深さを有する。湾曲１５１０、１７１０、および１８１０を用いて、信号電荷をＭＯＳＦＥＴおよびＪＦＥＴチャネルの下、ならびにエミッタの下に閉じ込めることができ、それによってデバイスの感度が改善される。信号電荷を閉じ込める別の方法は、例えばＭＩＧ層ドーピングの任意選択の局部エンハンスメント１５０４を使用して、ＭＩＧ層１０４のドーピングを局部的に変えることによって実現することができる。信号電荷を閉じ込めるさらに別の方法は、バリア層１０５のドーピングを局部的に変えることである。これらの方策を用いないと、信号電荷はまず、ＭＯＳＦＥＴピクセルおよびＪＦＥＴピクセルのドレインの下の場所を満たすが、この場所では、信号電荷がチャネル幅に対してわずかな影響しか及ぼさない。バイポーラ・ピクセルでは、信号電荷はベース・ドーピングの下全体に拡がり、ベース幅に対する影響が小さくなる。
２つの異なるタイプのピクセル・ドーピングの湾曲がある。図１７および図１９のピクセル構造では、所望の領域の下でピクセル・ドーピングが深く、図１５、図１８ではそれが浅い。これらの状態のどちらを選択すべきかは、層状構造内の各層のドーピング・レベルおよび厚さ、ならびにその構造のバイアス印加によって決まる。しかし、深い湾曲は、ＭＩＧ構造の総静電容量に対する寄生静電容量の比を小さくする。エミッタ・プッシュ効果は、図１７および図１９のバイポーラ・エミッタおよびＪＦＥＴゲート注入物の下に、深い湾曲１７１０の自己整合を実現するために利用することができる。図１５および図１８の深い湾曲１５１０および１８１０の自己整合を形成するために、ＭＯＳ構造内のゲート・シールドを使用することができる。湾曲の効果は、前述の別の２つの方法によって強化、あるいは除去できることに注意されたい。
ＭＩＧ層１０４の第２型ドーピングの、任意選択の局部エンハンスメント１５０４は、例えば深い構造化注入物によって作製することができる。第１型バリア層１０５がエピタキシャル成長によって製作される場合には、ＭＩＧ層ドーピングの任意選択の局部エンハンスメント１５０４もまた、エピ層を成長させる前に構造化注入物を使用して製作することができる。ＭＩＧ層ドーピングの局部エンハンスメント１５０４の位置の第２型ドーピングを、第２型構造化注入物を使用して増加させることができる。ＭＩＧ層ドーピングの局部エンハンスメント１５０４の位置の外側の第２型ドーピングを、第１型構造化注入物を使用して低減することもできる。例えば図１５では、ＭＩＧ層ドーピングの任意選択の局部エンハンスメント１５０４が、ＭＯＳＦＥＴのゲートのすぐ下に置かれている。しかしこれを、ソースの方に少し移動することもできる。
ＭＩＧ層ドーピングの局部エンハンスメント１５０４の代わりに、バリア層１０５のドーピングを局部的に変えることができる。バリア層１０５のドーピングのこのような局部的な変更は、例えば、１５０４の位置で第２型注入物を使用してバリア層のドーピングを低減することによって行うことができる。バリア層１０５のドーピングの局部的な変更はまた、１５０４の位置の外側で第１型注入物を使用してバリア層のドーピングを増加することによっても行うことができる。この場合には、ＭＯＳ構造のゲート・シールドを自己整合の目的に使用することができる。閾値調整注入物もまた、バリア層ドーピングを変更するために使用することができる。
前述の３つの方法のどの組合せも使用できることに注意することが重要である。３つの方法のうちもっとも見込みがあるのは、多分、ＭＩＧ層ドーピングのエンハンスメント１５０４である。
ブルーミング対策機構が動作可能な場合には、満杯のＭＩＧ構造から生じる過剰な信号電荷の一部分が、図１５〜１８に対応するＭＯＳＦＥＴ構造およびＪＦＥＴ構造の測定ドレイン電流を増加させる。しかしこれは、画像中に非常に明るい点がある場合だけの問題である。ソース電流が測定される場合には、この現象は問題にならないはずである。
ＭＩＧ構造の動作原理はさらに、図２７Ａ、２７Ｂ、および２７Ｃの電子電位図を用いて解析することができる。各図のすべての平坦部は中性領域を指し、傾斜領域は空乏領域を指す。図２７Ａには、ＪＦＥＴの従来の内部ゲート（ＩＧ）構造が提示されており、ＩＧが層２７０４内に形成されている。層２７０６はＪＦＥＴゲート注入物、層２７０５はＪＦＥＴチャネル、２７０３は基板、２７０２はバイアスのかかった裏面層である。電子電位関数２７１１は、ＩＧ構造内に電荷がないときの状態を表し、２７１２は、電荷がＩＧ内に存在するときの状態を表す。ＩＧ構造内の電荷は、ＪＦＥＴチャネル、すなわち層２７０５内の電位関数の平坦部を広くする。図１７Ａによれば、領域２７０６からのエミッタ電流が２７０４内のＩＧまで流れるので、ＩＧ構造がバイポーラ動作を可能にしないことは明らかである。
図１６のＪＦＥＴによるＭＩＧ構造が図２７Ｂに提示されている。電子電位関数２７１３は、ＭＩＧ層１０４内に電荷がないときの状態を提示し、関数２７１４は、ＭＩＧ層内に電荷があるときの状態を提示している。この電荷は、層１１１内のＪＦＥＴチャネルを狭くする。図２７ＢのＭＩＧ構造は、エミッタ電流がＭＩＧ構造まで流れることがないので、明らかにバイポーラ動作を可能にする。図２７Ｃには、ＩＧ構造と類似の動作原理を有する別のＭＩＧ構造が提示されている。電荷がＭＩＧ層１０４に付加されたとき、この電荷は電子電位関数を２７１５から２７１６に変化させる。すなわちＭＩＧ層内の電荷は、層２７０５内のＪＦＥＴチャネルを広くする。しかし、バイポーラ動作が可能である。
図２７Ａ、２７Ｂ、および２７Ｃの相違の要約として、図２７ＡのＩＧ構造では、信号電荷とＦＥＴチャネルの間に１つのｐｎ接合があり、完全な空乏層はないと言うことができる。この構成では、電子電位関数は、内部ゲート構造内の信号電荷極小点とＦＥＴチャネルの間で単調な関数である。図２７ＢのＭＩＧ構造では、信号電荷とＦＥＴチャネルまたはバイポーラ・トランジスタ・ベースとの間に２つのｐｎ接合、および１つの完全な空乏層がある。この構成は、ＭＩＧ構造内の信号電荷極小点とＦＥＴチャネルまたはバイポーラ・ベースとの中間に、２次電荷および信号電荷の両方に対する１つの鞍点の形成を可能にする。ＭＩＧ構造が申し分なく設計されていない場合、あるいは製造工程が最適でない場合には、小さな中性領域がその鞍点の位置に形成されることがあることに注意されたい。このような中性領域は測定にノイズを付加し、したがって厳密に回避されなければならない。しかし中性領域は、デバイスの動作原理を変えることはない。図２７Ｃの構造は、図２７ＡのＩＧ構造だけでなく、反対にドープされた２つの層５０６、１０５を含む。
図２７Ｃの構造では、信号電荷とＦＥＴチャネルまたはバイポーラ・トランジスタ・ベースとの間に３つのｐｎ接合、および２つの空乏層がある。この構成は、ＭＩＧ構造内の信号電荷極小点とＦＥＴチャネルまたはバイポーラ・ベースとの中間に、２次電荷および信号電荷の両方に対する２つの鞍点の形成を可能にする。反対にドープされた２つの追加層が図２７Ｂの構造に追加される場合には、ＭＩＧ構造内の信号電荷極小点とＦＥＴチャネルまたはバイポーラ・ベースとの間に、２次電荷および信号電荷の両方に対する３つの鞍点を形成することもできる。このデバイスのＭＩＧ構造内の信号電荷は、図２７Ｂの状態のようにＦＥＴチャネル、またはバイポーラ・ベースを狭くするはずである。このような構造は、より複雑な構造、および総静電容量に対するより高い寄生静電容量の比率を代償にしても、図２７Ｂのデバイスに何も機能を付加しないであろう。もちろん、さらに多くの層および接合を中間に付加することもできるが、すでに述べたように、そうすることに利点がないように見受けられる。
図２７Ａおよび図２７Ｂに示されたデバイスの動作の相違が、図２８Ａおよび図２８Ｂでさらに解析されており、ここでは、ＩＧドーピング、およびＭＩＧドーピングに変動があり、ＪＦＥＴのチャネルが閉じていると想定されている。電位関数２８１１および２８１２は、ＩＧ構造内に信号電荷がない状態を提示する。電位関数２８１１は、ＩＧドーパント原子が最大量の場所に位置している。一方、電位関数２８１２は、ＩＧドーパント原子が最少量の場所に位置している。信号電荷電子はまず、ＩＧ層２７０４内の電位関数２８１１極小点に蓄積し始める。これは、電位関数２８１１の位置に対応する電位関数２８１３によって示されている。ＩＧ層２７０４内の電位関数２８１３の平坦な中性部分は、信号電荷電子の占有のために生じる。この段階で中性領域はまだ、ＩＧ層２７０４内の電位関数２８１２極小点に達していない。
電位関数２８１２は、すべての電位関数２８１１、２８１２、および２８１３のうち最も高い局所極大点をＪＦＥＴチャネル層２７０５内に有することがわかる。ＪＦＥＴのチャネルが慎重に開かれると、電流がまず、電位関数２８１２の位置、すなわちＩＧ層ドーパント原子が最少量の場所に流れ始める。しかしこの場所では、信号電荷は、ＪＦＥＴを流れる電流に対して影響を及ぼさない。したがって、ＩＧ層が信号電荷によって占有される場所にも電流が流れているように、ＪＦＥＴチャネルがさらに開かれなければならない。電位関数２８１１は、すべての電位関数２８１１、２８１２、および２８１３のうち最も低い局所極大点を有する。したがって、検出されるべき信号電荷がほんのわずかだけの場合に、チャネルは最も広く開いていなければならない。言い換えれば、信号電荷が小さいほどＪＦＥＴチャネルを流れる電流が大きくなる。少量の信号電荷が大電流に引き起こす変化が小さいことは明らかであり、少量の信号電荷の検出が非常に困難になる。このことが、ＩＧドーピングがきわめて均質でなければならない理由である。前述の問題はまた、図２７Ｃに提示されたデバイスにも当てはまる。
電位関数２８１４および２８１５は、ＭＩＧ構造内に信号電荷正孔がない状態を提示する。電位関数２８１４は、ＭＩＧドーパント原子が最大量の場所に位置し、電位関数２８１５は、ＭＩＧドーパント原子が最少量の場所に位置する。電位関数２８１４は、ＭＩＧ層１０４内、およびＪＦＥＴチャネル１１１内の両方に最高局所極大点を有する。信号電荷正孔はまず、ＭＩＧ層内の電位関数２８１４の局所極大点に蓄積し始め、その結果ＪＦＥＴチャネル内の局所極大点が低下する。これは、電位関数２８１６によって示されている。ＪＦＥＴチャネルが慎重に開かれると、信号電荷が位置する場所に小電流が流れ始める。したがって、ＭＩＧ構造内に位置する少量の信号電荷が、小電流に大きな変化を生じさせることができる。前述の事実は、少量の信号電荷の検出をかなり容易にする。
図２９Ａおよび図２９Ｂは、ＩＧ構造、およびＭＩＧ構造を有するＭＯＳＦＥＴに対応する。ＩＧドーピング、およびＭＩＧドーピングに変動があり、ＭＯＳＦＥＴのチャネルが閉じられていると想定されている。電位関数２９１１および２９１４は、ＩＧ層２７０４またはＭＩＧ層１０４のドーパント原子が最大量の場所に位置し、電位関数２９１２および２９１５は、ＩＧまたはＭＩＧのドーパント原子が最少量の場所に位置する。電位関数２９１３および２９１６は、ＩＧ構造内、またはＭＩＧ構造内に信号電荷がある電位関数２９１１および２９１４に対応する。図２９Ａおよび図２９Ｂの状態は、図２８Ａおよび図２８Ｂの状態と似ている。特定の量の信号電荷による電流の変化は、各デバイス内で類似しているが、ＭＩＧ構造を利用するＭＯＳＦＥＴを流れる電流よりもかなり大きな電流が、ＩＧ構造を利用するＭＯＳＦＥＴを流れる。
図２８Ｂおよび図２９Ｂを参照すると、例えばＭＩＧ層ドーピングの任意選択の局部エンハンスメント１５０４を使用して、ＦＥＴゲートの下の一部分にだけ信号電荷を閉じ込めることができることが明らかである（図１６、２０、および２４。１５０４のドーピング・プロファイルもまた傾斜形にできることに注意されたい）。このような構成は、ＭＩＧ構造の静電容量を低下させて、きわめて少量の信号電荷の検出を改善する。しかしこれは、ＩＧドーピングがＦＥＴゲートの下できわめて均質でなければならないＩＧ構造では実現可能でない。この事実のために、方形ＭＯＳＦＥＴのゲート縁部に問題が生じる。ここでゲート縁部は、ソース・ドーピングまたはドレイン・ドーピングに近接していない領域を指す。ＩＧドーピングがゲート縁部以外のところに達した場合には、ゲート縁部位置に近接するＩＧ層内に信号電荷電位エネルギー極小点が形成され、ここでは信号電荷は、ＭＯＳＦＥＴのチャネルを流れる電流に影響を及ぼさない。ゲートがＩＧドーピング以外のところに達した場合には、多くの電流がゲートの縁部でＭＯＳＦＥＴチャネルを流れる。したがって、不整合が回避されなければならないことは明らかであり、そうしなければ前述の問題の両方が同時に存在するかもしれない。方形ＭＯＳＦＥＴでは、その縁部位置はまた、表面漏洩電流がＩＧまで流れないようにするための慎重な計画も必要とする。米国特許第５７８６６０９号の方形ＪＦＥＴでは、ＪＦＥＴゲートとＩＣ構造がＪＦＥＴゲート縁部で接続されており、これは、表面発生電荷が信号電荷と混合することを意味する。
前述のゲート縁部の問題は、環状ＦＥＴにはもともと存在しない。しかし、環状ＦＥＴのゲート領域、したがってＩＧ構造領域はいくぶん大きく、これはＩＧ構造の静電容量を増加させる。ＩＧ構造領域のサイズが大きいとまた、ＩＧドーピング変動を起こしやすい。方形および環状ＩＧ ＭＯＳＦＥＴの両方の欠点はまた、チャネルが常に開いたままでなければならないことであり、そうしなければ、半導体とゲート絶縁体の間の空乏界面に発生した電荷が信号電荷と混合する。これはもちろん、２トランジスタの異なる各ＩＧ構造間の信号電荷輸送をより困難にする。ＩＧ構造と比べたＭＩＧ構造の利点はまた、リセット接点が必要でないことである。
図２７Ｃに提示されたＭＩＧ構造に基づくデバイスのいくつかの例が図３０、３１、３２、および３３に提示されている。図３０のデバイスは、ソース３００１、およびドレイン３００２を有する方形ＪＦＥＴを含む。ピクセル層５０６内部のドーピングもまた湾曲３０１０を有することができることがわかる。図３１のデバイスは、ベース３１０１、およびエミッタ３１０２を有するバイポーラ・トランジスタを含む。ＭＯＳＦＥＴを含むデバイスが図３２に提示されており、このＭＯＳＦＥＴはソース３２０１、およびドレイン３２０２を有する。ＭＯＳ構造に伴う湾曲３２１０が図に描かれている。図３３のデバイスは、ＭＯＳ構造がＪＦＥＴゲートとして動作する改変ＪＦＥＴである。このＪＦＥＴのソース３３０１、およびドレイン３３０２を形成するドーピングに伴う湾曲３３１０が図に示されている。
ＭＩＧ層内の信号電荷は、例えば、増幅器のドレイン（またはソース）が縦の列に接続され、ゲートが横の列に接続される技法によって読み出すことができる。適切なゲート電圧で１つの横列のＪＦＥＴまたはＭＯＳＦＥＴチャネルを開き、かつドレイン（またはソース）の１つの縦列内のドレインとソース間に正しい極性の電圧差を接続することによって、所望のピクセルを選択することができる。他のすべての横列内のゲートは閉じたままであり、他のすべての縦列内のドレイン（またはソース）の電圧は、ソース（またはドレイン）電圧と同じである。その場合、ＭＩＧ層内の信号電荷をドレイン（またはソース）電流から、または対応する電圧出力から求めることができる。この測定はまた、空のＭＩＧ構造の測定と比較することもできる。図２２〜２４に提示された２トランジスタ（および図２５の３トランジスタ）の場合には、異なるトランジスタの各ＭＩＧ構造の間で信号電荷を何度も交換することができ、また、空のＭＩＧ構造の測定値と占有されたＭＩＧ構造の測定値との比較を何度も行うことができる。
図１７に提示された構造の読出しは、個々のピクセルのゲート電圧を変えることができないので、他のＦＥＴと異なる。例えば、ドレインを縦列に、ソースを横列に接続することができる。これらのソースおよびドレインは通常、同じ電位に保たれる。読出しは、例えば、適切な電圧をドレインの１つの縦列に接続し、ソースの各横列を流れる電流を測定することによって行われる。
バイポーラ・トランジスタは、ＦＥＴと同様に、すなわち、エミッタの１つの横列内、およびベースの１つの縦列内のエミッタ接合の逆バイアスを低くし、その結果、選択されたピクセルのみでエミッタ接合がオンになるようにすることによって、読み出すことができる。その場合、信号電荷はエミッタ電流により、または対応する電圧出力により測定される。すでに前に述べたように、ノイズを低減するためにベース電流を測定することもできる。前述の読出し動作の代わりに、各ピクセル内に選択トランジスタを付加することもできるが、トランジスタは空間を消費し、構造をより複雑にする。信号電荷を読み出すさらに別の方法は、フリップ・チップ技法によって検出器チップを読出しチップに接合することである。
粒子、Ｘ線、およびガンマ線の検出器では、いくつかの同時発生事象の間で正確な時間、位置、およびエネルギーを見出すことが必要なことがある。しかしこれは、ＭＩＧ構造を備えるフローティング・ソースＦＥＴを使用して実現することができない。これは、ＭＩＧ構造内の信号電荷の量が増加するとＦＥＴのチャネルがさらに閉じるためである。ＩＧを有するフローティング・ソースＦＥＴでは、状況が反対である。信号電荷が増加するとＦＥＴのチャネルがさらに開いて、瞬時ソース電流パルスの形成が可能になる。しかし、フローティング・ソースＦＥＴの代わりに、ＭＩＧ構造を備えるフローティング・エミッタ・バイポーラ・トランジスタを使用することができる。この構成は、エミッタの下のベースが空乏化される必要がある。この空乏ベースは、フローティング・エミッタに対する障壁を形成する。信号電荷が増加するとこの障壁が低くなり、瞬時エミッタ電流パルスの形成が可能になる。
ＭＩＧ構造を備えるフローティング・エミッタ・バイポーラ・トランジスタが図３４に提示されている。任意選択の第２型ドーピング３４０１および３４０２を信号電荷消去用に使用することができる。このフローティング・エミッタは、ベースとチャネル・ストップ間の逆バイアスを短期間低減することによって再び充満させることができる。別の選択は、フローティング・エミッタをＦＥＴのドレインに接続することである。エミッタの充満の間、ＦＥＴのゲートは短期間開かれる。そうしないとドレインがフローティングのままになる。エミッタ１９０２のサイズをＭＩＧドーピングの局部エンハンスメント１５０４よりも大きくできることに注意されたい。
フローティング・エミッタは絶縁体層によって覆うことができ、この絶縁体層の上面を導電体層３４０３とすることができる。この導電体層を読出しチップに接続することができる。フローティング・エミッタはまた、絶縁体材料によって周囲から分離された導電プレートに接続することもできる。このフローティング導電プレートは、例えば読出しチップに接続された別の導電プレートによって覆うことができる。後者の導電プレートはまた、互いに分離された３つの異なる部分に分割することもできる。これらの部分はさらに、列を形成する別のピクセルの他の部分に接続することができる。このようにして、すべての増幅器が３つの異なる列に接続され、これらの列は互いに電気的に分離され、３つの異なる方向に進む。その場合、事象は、３つの異なる方向に延びる３つもの列から到達する信号を観察することによって、追跡することができる。
ＭＩＧ構造を備えるフローティング・ソースＦＥＴを、例えばそのソースを絶縁体層によって覆うことによって作製することができる。次に、この絶縁体層は、キャパシタ・プレートを形成する導電体層によって覆うことができる。このキャパシタ・プレートは、ＦＥＴゲートに接続してもしなくてもよい。ＦＥＴのドレインは、例えば縦の列に接続され、キャパシタ・プレートは横の列に接続される。キャパシタ・プレートはまた、読出しチップに接続することもできる。ＭＩＧ構造を備えるフローティング・ソースＦＥＴは、方形または環状のＭＯＳＦＥＴ、またはＪＦＥＴとすることができる。ＩＧ構造を備えるフローティング・ソースＦＥＴは、環状ＪＦＥＴにすることだけができる。ＭＩＧ構造を備えるフローティング・ソースＦＥＴは、ＭＩＧ構造を備える標準ＦＥＴと比べて１つの利点を有する。この利点は、すべてのピクセルに対して信号電荷集積期間の開始および終了時間を正確に同じにできることである。これは、例えば次のようにして実現できる。
ＦＥＴのドレインへの消去電位Ｖｃの印加によって、信号電荷がＭＩＧ層から消去される。次にＦＥＴのドレインがピクセル電位Ｖｐに接続され、信号電荷集積期間が開始する。集積期間の開始時にＦＥＴのチャネルが閉じていることが重要である。ＭＩＧ層内の信号電荷蓄積により、ＦＥＴのチャネルがさらに閉じる。この集積期間は、適切な電位パルスをすべてのＦＥＴのドレインに同時に加えることによって終了される。この電位パルスは、パルスのまさにその瞬間におけるＭＩＧ構造内の信号電荷の量に相当するレベルまで、ＦＥＴのフローティング・ソースを満たす。この信号電荷は、適切な電位をドレインの１つの列に加え、かつキャパシタ・プレート列内に電流パルスを集積することによって読み出される。この電荷が少ないほど、集積期間の最後でのＭＩＧ構造内の信号電荷が大きくなる。すべてのドレインが前述の適切な電位に接続された後、各ドレインは電位Ｖｃに接続される。
フローティング・ソースはまた、追加ＦＥＴのフローティング・ドレインにも接続できることに注意されたい。その場合、集積期間は、追加ＦＥＴのゲートを開くことによって開始および終了させることができる。前に紹介したすべてのキャパシタはどんな形状でもよいことに注意されたい。例えば、多層スタック・キャパシタを使用することもできる。
寄生静電容量と層静電容量の比率を低減させるために、バルク層上面の層は可能な限り薄く、すなわち工程許容値が許す限り薄く作製されるべきである。しかし、デバイス内部の電界値は、アバランシェ降伏値未満でなければならない。信号電荷の増大が望ましくない場合には、電界値はアバランシェ発生限界未満でなければならない。
本発明は、各ピクセルに実施されるべきトランジスタを必ずしも必要としないことに注意されたい。電気接点をただ単に各ピクセルまで持って来て、検出器をＣＴＤモードで動作させることが全く可能であり、その場合には、いくつかの電荷転送電圧にピクセルを交互に接続すると、各ピクセルの横列または縦列の端部に向かって信号電荷が移行される。この端部には、各ピクセルの転送電荷をその列で順に同期して検出するために、特定の読出しピクセルが使用される。しかしＣＴＤモードでは、検出器は、個々のピクセルが別々に読み出されるＡＰＳモードよりもスミアリングの悪影響がずっと多い傾向がある。本発明をＡＰＳモードで利用することのさらなる利点は、活性領域の任意に選択されたある部分のみに高速連続読出し動作を集中させる可能性であり、この部分は、いくつかの定期的な長い間隔だけでの読出し動作全体の「更新」がことによると相まって、興味深い現象の現われることが確認されたところである。
ピクセル、および他のパターン構造
図３５Ａおよび図３５Ｂには、図１の構造に対応する別のピクセル検出器構造が提示されている。図３５Ａは、非常に簡単なフローティング・チャネル・ストップ検出器構造を提示している。図３５Ｂの検出器構造では、フローティングの、またはバイアスのかかったチャネル・ストップ・ドーピング１１５が図３５Ａの構造に追加される。図３５Ｃの構造は、図５のデバイスに対応する。図３５Ｂのチャネル・ストップ・ドーピングは、ＣＴＤとして使用できる図３５Ｄの検出器構造の場合のように、不連続とすることができる。ＭＩＧ層内の信号電荷は、例えば、異なるピクセル・ドーピングの電位に適用される３相技法を使用して輸送することができる。信号電荷輸送を容易にするために、ＭＯＳ構造を図２２と同じように各ピクセル・ドーピング間に使用することができる。図３５Ｅの構造は図３５Ｃの構造に基づいており、それもまたＣＴＤとして使用することができる。すでに前に述べたように、図３５Ａ、３５Ｂ、３５Ｃ、３５Ｄ、および３５Ｅのピクセル・ドーピングとチャネル・ストップ位置との間に、フローティングの、またはバイアスのかかったガード構造を追加することができる。このようなガード構造は、ドープされた領域、および／またはＭＯＳ構造であればよい。このようなガード構造を使用して、ＭＩＧ構造に基づくドリフト検出器を作製することができる。ドリフト信号電荷を導くために、湾曲、ＭＩＧ層ドーピングのエンハンスメント、およびバリア層の代替物を使用することができる。ＭＩＧ層内に局所電位極小点を形成するために、かつこれらの局所電位極小点を制御型ドリフト検出器（ＣＤＤ）と同じように除去するために、ピクセル・ドーピングのバイアス、および各ピクセル・ドーピング間の任意選択のＭＯＳ構造のバイアスを変えることができる。ピクセルの数、およびピクセルの形状は限定されない。条片検出器を作製するために細長いピクセルを使用することもできる。図３５Ａ、３５Ｂ、３５Ｃ、３５Ｄ、および３５Ｅに示されたような、ピクセルから構成される活性領域は、フローティングの、またはバイアスのかかった第１型または第２型の導電性のガード構造によって取り囲むことができ、これらの領域は、読出しおよび選択電子回路を含むことがある。
多くの半導体材料では、ドーピングではなくショットキー接触およびオーム接触が選ばれることに注意することが重要である。例えば、ピクセル・ドーピング１１１、チャネル・ストップ・ドーピング１１５および５１５、裏面層１０２、ならびに例えばソース接点、ドレイン接点、ゲート接点、およびエミッタ接点を、適切な金属に置き換えることもできる。一方、高用量接点注入物が必要なことがあり、接点が、例えばドーピング１１１、５０６、１１５、および５１５に合わせて作製される。また、デバイスの前面を支持基板に取り付け、デバイスが所望の厚さに達するようにデバイスの裏面を薄くすることもできる。薄いデバイスのバルク層は、厚いデバイスのバルク層よりも高濃度でドープすることができる。バルク層のバイアス印加はまた、基板の縁部に合わせて作製される接点を使用して行うこともできる。
実際の適用例
一実施形態による半導体放射線検出器は、最も有利には、紫外線、可視光、近または遠赤外線、および／または軟Ｘ線を検出するために使用することができる。適用の領域は、検出器の裏面をシンチレータ材料で覆うことによって、１０ｋｅＶを越える量子エネルギーをもつ高エネルギーＸ線の方に著しく拡大することができる。このような場合では、検出器は入射Ｘ線それ自体を検出するのではなく、Ｘ線がシンチレータ材料を打ったときに生じるシンチレーション量子を検出する。
本発明により実現できる漏洩電流の低減レベルは、シリコン以外の、以前には極端に高レベルの漏洩電流を伴うと考えられたこともある他の半導体材料から検出器を作製することを可能にする。このような他の半導体材料は、（それだけには限らないが）ゲルマニウム、砒化ガリウム、およびテルル化カドミウムを含む。
本発明の一実施形態による検出器を含むデバイスはまた、別の半導体チップを含むこともあり、検出器のピクセルとの接合接続を有するものもあるかもしれない。これは、非常に高密度の構造の作製を可能にし、この構造は、検出、増幅、読出し、ときにはまたＭＣＭ（マルチ・チップ・モジュール）のような非常に小さな容積内での記憶保持さえも含む。
電界効果トランジスタの電気的挙動に対し蓄積信号電荷がどのように影響を及ぼすかを観察することによって蓄積信号電荷の量を読み取る非破壊的方法では、同一の電荷をそれが消去される前に何度も読み取ることができる。言い換えれば、異なるピクセルでの電荷の蓄積を実質的に連続して監視することができる。
本発明の一実施形態による構造的原理を示す図である。 正孔を信号電荷として使用する検出器内の電子電位を示す図である。 ３次元形式で電子電位を示す図である。 電子を信号電荷として使用する検出器内の電子電位を示す図である。 代替物の構造の原理を示す図である。 正孔を信号電荷として使用する検出器内の電子電位を示す図である。 トレンチ構造を示す図である。 トレンチ構造を示す図である。 トレンチ構造を示す図である。 トレンチ構造を示す図である。 トレンチ構造を示す図である。 トレンチ構造を示す図である。 トレンチ構造を示す図である。 トレンチ構造を示す図である。 トレンチ構造を示す図である。 ＭＩＧデバイスの境界を示す図である。 ＭＩＧデバイスの境界を示す図である。 ＭＩＧデバイスの境界を示す図である。 ＭＩＧデバイスの境界を示す図である。 ＭＩＧデバイスの境界を示す図である。 ＭＩＧデバイスの境界を示す図である。 ＭＩＧデバイスの境界を示す図である。 ＭＩＧデバイスの境界を示す図である。 ＭＩＧデバイスの境界を示す図である。 ＭＩＧデバイスの境界を示す図である。 ＭＩＧデバイスの境界を示す図である。 ＭＩＧデバイスの境界を示す図である。 単一ピクセルＭＩＧデバイスを示す図である。 単一ピクセルＭＩＧデバイスを示す図である。 単一ピクセルＭＩＧデバイスを示す図である。 単一ピクセルＭＩＧデバイスを示す図である。 単一ピクセルＭＩＧデバイスを示す図である。 単一ピクセルＭＩＧデバイスを示す図である。 単一ピクセルＭＩＧデバイスを示す図である。 単一ピクセルＭＩＧデバイスを示す図である。 ２ピクセルＭＩＧデバイスを示す図である。 ２ピクセルＭＩＧデバイスを示す図である。 ２ピクセルＭＩＧデバイスを示す図である。 ３ピクセルＭＩＧデバイスを示す図である。 信号電荷検出の原理を示す図である。 ＪＦＥＴ ＩＧ構造の動作原理を示す図である。 ＪＦＥＴ ＭＩＧ構造の動作原理を示す図である。 別のＪＦＥＴ ＭＩＧ構造の動作原理を示す図である。 ＪＦＥＴ ＩＧ構造の動作原理をさらに示す図である。 ＪＦＥＴ ＭＩＧ構造の動作原理をさらに示す図である。 ＭＯＳＦＥＴ ＩＧ構造の動作原理を示す図である。 ＭＯＳＦＥＴ ＭＩＧ構造の動作原理を示す図である。 単一ピクセルＭＩＧデバイスを示す図である。 単一ピクセルＭＩＧデバイスを示す図である。 単一ピクセルＭＩＧデバイスを示す図である。 単一ピクセルＭＩＧデバイスを示す図である。 フローティング・エミッタＭＩＧデバイスを示す図である。 簡単なＡＰＳ検出器を示す図である。 チャネル・ストップ注入物を用いたＡＰＳデバイスを示す図である。 チャネル・ストップ注入物を用いた別のＡＰＳデバイスを示す図である。 ＣＴＤを示す。 別のＣＴＤを示す。
符号の説明
１０１ 反射防止膜、シンチレータ膜、または導電膜
１０２ 導電裏面層
１０３ バルク層
１０４ 改変内部ゲート層
１０５ バリア層
１１１、１１２、５０６、５１１、５１２ ピクセル・ドーピング
１１５、１１６、５１５、５１６ チャネル・ストップ・ドーピング
８１１、８１４、８１５、８１９、１０２０、１１１５ 追加ドーピング
８２１、８２５、１０３０、１２１０ 前面接点
８２２、８２３、８２４ トレンチ構造
１５１０、１７１０、１８１０、３０１０、３２１０、３３１０ 湾曲
１５０４ 局部エンハンスメント

Claims (25)

  1. 導電裏面層（１０２）と、
    半導体材料のバルク層（１０３）とを含む半導体放射線検出器デバイスであって、
    前記デバイスが、前記バルク層（１０３）の、前記導電裏面層（１０２）と反対側の表面に、以下の順序で、
    第２導電型の半導体からなる改変内部ゲート層（１０４）と、
    第１導電型の半導体からなるバリア層（１０５）と、
    ピクセル・ドーピングに対応するピクセルを作製するために少なくとも１つのピクセル電圧に接続されるように構成された、第２導電型の半導体からなるピクセル・ドーピング（１１１、１１２、５０６、５１１、５１２）とを含み、前記ピクセル電圧が、前記導電裏面層（１０２）の電位に対する電位差として定義され、
    前記ピクセル・ドーピングは、２つの電極間の半導体領域を有する少なくとも１つのトランジスタから構成され、且つ、
    前記改変内部ゲート層内に蓄積する信号電荷が前記半導体領域の電流搬送能力に影響を与えることを特徴とする、半導体放射線検出器デバイス。
  2. 前記改変内部ゲート層（１０４）および前記バリア層（１０５）が、ピクセル・ドーピング（１１１、１１２、５０６、５１１、５１２）のマトリクスを含む活性領域の全体にわたって連続している、請求項１に記載の半導体放射線検出器デバイス。
  3. 前記改変内部ゲート層（１０４）が、前記バルク層（１０３）の材料から作製された注入層であり、前記バリア層（１０５）が、前記改変内部ゲート層（１０４）の上面にエピタキシャル成長させたエピタキシャル層である、請求項１に記載の半導体放射線検出器デバイス。
  4. 前記ピクセル・ドーピング（１１１、１１２、５０６、５１１、５１２）が、ドーパントを注入された前記エピタキシャル層（１０５）の領域を含み、前記ピクセル・ドーピング（１１１、１１２）が第２導電型の導電性を示すようになる、請求項３に記載の半導体放射線検出器デバイス。
  5. いくつかのピクセル・ドーピング（１１１、１１２、５０６、５１１、５１２）が、前記ピクセル・ドーピング上に作製されたピクセル固有トランジスタを含み、前記トランジスタが電界効果トランジスタ、またはバイポーラ・トランジスタであり、前記半導体放射線検出器デバイスが、前記ピクセル固有トランジスタの実効的なチャネル寸法またはベース寸法に依存したピクセル固有トランジスタの電気的特性を測定するように構成された信号電荷読取り回路を含む、請求項１に記載の半導体放射線検出器デバイス。
  6. 前記信号電荷読取り回路が、前記ピクセル固有トランジスタを含むピクセルに合致する位置で前記改変内部ゲート層内に蓄積する放射線誘起の正孔または電子に起因して減少するチャネル幅またはベース幅に依存した、ピクセル固有トランジスタの電気的特性を測定するように構成されている、請求項５に記載の半導体放射線検出器デバイス。
  7. 前記信号電荷読取り回路が、前記ピクセル固有トランジスタを含むピクセルに合致する位置で前記改変内部ゲート層内に蓄積する放射線誘起の電子または正孔に起因して増大するチャネル幅またはベース幅に依存した、ピクセル固有トランジスタの電気的特性を測定するように構成されている、請求項５に記載の半導体放射線検出器デバイス。
  8. 半導体チップの一部分にある活性領域であって、前記ピクセル・ドーピング（１１１、１１２、５０６、５１１、５１２）を含む活性領域と、
    前記半導体放射線検出器デバイスまでバイアス電圧を導くための前面接点（８２１、８２５、１０３０、１２１０）とを含み、前記前面接点（８２１、８２５、１０３０、１２１０）が前記活性領域と前記半導体チップの縁部との間の位置にある、請求項１に記載の半導体放射線検出器デバイス。
  9. 前記前面接点（８２１、８２５）が、前記バルク層（１０３）に達するトレンチ構造を含む、請求項８に記載の半導体放射線検出器デバイス。
  10. 前記前面接点（８２１）と前記活性領域の間にいくつかの分かれたトレンチ構造（８２２、８２３、８２４）を含む、請求項９に記載の半導体放射線検出器デバイス。
  11. ピクセル間にチャネル・ストップ・ドーピング（１１５、１１６、５１５、５１６）を含む、前記チャネル・ストップ・ドーピング（１１５、１１６、５１５、５１６）がフローティングになるように、またはバイアスをかけられるように適合されている、請求項１に記載の半導体放射線検出器デバイス。
  12. 前記チャネル・ストップ・ドーピング（１１５、１１６、５１５、５１６）が第１導電型であり、これにより前記ピクセル・ドーピングと比べて反対の型の導電性を示す、請求項１１に記載の半導体放射線検出器デバイス。
  13. ピクセル間にフローティングの、またはバイアスのかかったＭＯＳ構造を含む、請求項１に記載の半導体放射線検出器デバイス。
  14. 半導体チップの一部分にある活性領域であって、前記ピクセル・ドーピング（１１１、１１２、５０６、５１１、５１２）を含む活性領域と、
    前記半導体放射線検出器デバイスまでバイアス電圧を導くための、前記裏面層（１０２）との裏面接点とを含み、前記裏面接点が、前記活性領域と前記半導体チップの縁部との間の位置にある、請求項１に記載の半導体放射線検出器デバイス。
  15. 前記改変内部ゲート層（１０４）ドーピングの局部エンハンスメント（１５０４）を含む、請求項１に記載の半導体放射線検出器デバイス。
  16. 前記バリア層（１０５）ドーピングの一変更形態を含む、請求項１に記載の半導体放射線検出器デバイス。
  17. 前記電界効果トランジスタのソース、またはバイポーラ・トランジスタのエミッタがフローティングになっている、請求項５に記載の半導体放射線検出器デバイス。
  18. 前記電界効果トランジスタのフローティング・ソース、またはバイポーラ・トランジスタのフローティング・エミッタがキャパシタに接続される、請求項１７に記載の半導体放射線検出器デバイス。
  19. ピクセル・ドーピング（１１１、１１２、５０６、５１１、５１２）のマトリクスを含む活性領域の外側に、フローティングの、またはバイアスのかかった、第１導電型又は第２導電型、あるいは両方の型の導電性の追加ドーピング（８１１、８１４、８１５、８１９、１０２０、１１１５）を含む、請求項１に記載の半導体放射線検出器デバイス。
  20. 前記追加ドーピング（８１１、８１４、８１５、８１９、１０２０、１１１５）上に読出しまたは選択電子回路を含む、請求項１９に記載の半導体放射線検出器デバイス。
  21. 注入によって作製された層（５０６）を含む、請求項１に記載の半導体放射線検出器デバイス。
  22. 前記注入がマスクなしブランク注入である、請求項２１に記載の半導体放射線検出器デバイス。
  23. 半導体放射線検出器デバイスの表面のいくつかのピクセル（１１１、５１１）をピクセル電圧に接続するステップと、
    前記半導体放射線検出器を放射線で照射するステップとを含む、放射線を検出する方法であって、
    前記半導体放射線検出器のバルク層（１０３）からの少なくとも１種の放射線誘起信号電荷を、前記放射線誘起信号電荷に対する３次元電位関数の局所極小点であって、前記バルク層（１０３）に近接して置かれた改変内部ゲート層（１０４）内でピクセル（１１１）と位置的に合致している局所極小点に集めるステップと、
    ピクセル固有トランジスタの２つの電極間の半導体領域の電流搬送能力における変化を検出することにより、ピクセル（１１１）と合致する局所極小点に集められた信号電荷の量を検出するステップとを含むことを特徴とする、方法。
  24. 前記信号電荷の量を検出するステップが、前記ピクセル固有トランジスタの実効的なチャネル寸法またはベース寸法に依存した前記ピクセル固有トランジスタの電気的特性を観察するステップを含む、請求項２３に記載の方法。
  25. 前記信号電荷の量を検出するステップが、ピクセルに対応した電荷をいくつかのピクセルにわたって読出しピクセルまで移送するステップと、前記読出しピクセルの電気的特性を観察するステップとを含む、請求項２３に記載の方法。
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