JP7093916B2 - 半導体装置及び固体撮像装置 - Google Patents

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特許法第３０条第２項適用 平成２９年１０月１０日 研究会 ＳＯＩ量子イメージ検出器の新展開に向けて にて公開

本発明は、半導体装置及び固体撮像装置に関する。

一般に、対象物との距離の測定に用いるセンサの一種として、光の飛行時間を用いて距離画像を取得する光飛行時間（ＴＯＦ：Time Of Flight）型のセンサが知られている。ＴＯＦ型のセンサでは、距離画像の取得に、測距用の光の検出用のフォトダイオードを備えた画素を有する半導体装置を備えた固体撮像装置が用いられる。

ところで、一般に、固体撮像装置に用いられる半導体装置として、同一の半導体基板に、光の検出用のフォトダイオードとトランジスタとが形成されている半導体装置が知られている。この種の半導体装置として、例えば、特許文献１～３には、いわゆるＢＯＸ（Buried OXide）と呼ばれる、酸化膜（絶縁層）を埋め込んだＳＯＩ（Silicon On Insulator）基板を用いた半導体装置が開示されている。

特開２０１４－１３０９２０号公報 特開２００６－１７３３５１号公報 特開２０１２－０８００４５号公報

ＴＯＦ型のセンサ用の固体撮像装置に用いられる半導体装置では、感度を向上させるために、検出用のフォトダイオードを全空乏化して用いることが望まれている。そのため、特許文献１～３に記載されている半導体装置を、ＴＯＦ型のセンサ用の半導体装置に適用した場合、改善の余地があった。

例えば、特許文献２に記載の半導体装置では、画素を構成するトランジスタのうち、少なくともリセットトランジスタがＳＯＩ基板に形成されることにより暗電流が大きく、また、ＢＯＸ下のｐ層、特にｐ層にコンタクトをとるｐ＋層が高抵抗基板部に直接接触していることから、いわゆるパンチスルーによるリーク電流が流れてしまうため、検出用のフォトダイオードを全空乏化させることが困難な場合がある。また、特許文献２に記載の半導体装置では、高電圧を印加することが困難な場合がある。

また例えば、特許文献１及び２に記載の半導体装置では、検出用のフォトダイオードにより発生した電子（電荷）を検出する検出電極を大きくすると、寄生容量が大きくなる場合がある。

本開示は、上記した点に鑑みてなされたものであり、高感度で、リーク電流が抑制された半導体装置及び固体撮像装置を提供することを目的とする。

本開示の半導体装置は、素子領域に回路素子が形成されたＳＯＩ基板と、前記ＳＯＩ基板に接する第１の面を有する絶縁層と、第１導電型の支持基板とが積層された半導体装置であって、前記ＳＯＩ基板に接する前記絶縁層の第１の面と対向する第２の面に接した支持基板に形成された、前記素子領域に対応する第１領域と異なる第２領域に設けられた前記第１導電型の第１半導体層と、前記絶縁層の前記第２の面に接した支持基板に形成された一部の領域であり、前記第１領域、及び前記第１半導体層を覆う領域を少なくとも含む領域に設けられた、電位が中性化された前記第１導電型の第２半導体層と、前記絶縁層の前記第２の面に接した支持基板に形成された、第２導電型の第３半導体層と、前記絶縁層の前記第２の面に接した支持基板に形成された前記第１半導体層、前記第２半導体層、及び前記第３半導体層が設けられた部分の前記絶縁層の前記第２の面と、前記支持基板との間に設けられ、電位障壁を形成する前記第２導電型の第４半導体層と、前記支持基板の前記第３半導体層に接する面と対向する面に設けられ、前記支持基板を全空乏化する電位を与えるための前記第１導電型の電極層と、を備える。

また、本開示の固体撮像装置は、複数の画素が２次元状に配置された本開示の半導体装置と、前記半導体装置の前記第３半導体層により前記複数の画素の各々から電荷を読み出す制御を行う制御部と、を備える。

本開示によれば、高感度で、リーク電流を抑制された半導体装置及び固体撮像装置を提供することが可能となる。

第１実施形態の固体撮像装置の構成の一例を示す断面図である。 第１実施形態の半導体装置（画素）の構成の一例を示す断面図である。 第１実施形態の半導体装置（画素）の構成の他の例を示す断面図である。 第２実施形態の半導体装置（画素）の構成の一例を示す断面図である。 第３実施形態の半導体装置（画素）の構成の一例を示す断面図である。 第４実施形態の半導体装置（画素）の構成の一例を示す断面図である。 第５実施形態の半導体装置（画素）の構成の一例を示す断面図である。 第６実施形態の半導体装置（画素）の構成の一例を示す断面図である。 第６実施形態の半導体装置（画素）の構成の一例を示す断面図及び電位図である。 第７実施形態の半導体装置（画素）の構成の一例を示す断面図である。 実施例１の半導体装置（画素）の構成の一例を示す断面図である。 実施例２の半導体装置（画素）の構成の一例を示す断面図である。 実施例３の半導体装置（画素）の構成の一例を示す断面図である。 実施例４の半導体装置（画素）の構成の一例を示す断面図である。 実施例５の半導体装置（画素）の構成の一例を示す断面図である。 電位制御部の構成の一例を示す断面図である。

以下、開示の技術の実施形態の一例を図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素及び部分には同一の参照符号を付与し、重複する説明は適宜省略する。

[第１実施形態]
まず、本実施形態の固体撮像装置の構成について説明する。図１は、本実施形態の固体撮像装置１００の構成の一例を示す構成図である。
本実施形態の固体撮像装置１００は、イメージセンサとして用いられる固体撮像装置である。図１に示すように、本実施形態の固体撮像装置１００は、半導体装置１１、制御部１１０、垂直シフトレジスタ１１２、水平シフトレジスタ１１４、及び信号処理回路１１６（１１６_１～１１６_ｙ）を備えており、いわゆる２次元イメージセンサである。

半導体装置１１は、ｘ行、かつｙ列の２次元状に配置された複数（ｘ×ｙ個）の画素１０_１１～画素１０_ｘｙを備えている。なお、以下では、固体撮像装置１００の各部について、総称する場合は、個々を示す「ｘ」、「ｙ」の符号の記載を省略し、例えば、「画素１０」のように称する。本実施形態の半導体装置１１の構成は後述するが、本実施形態の画素１０は、画素内で発生した電子（電荷）の検出を時間領域変調する機能を有するセンサ素子である、いわゆるロックインピクセルと呼ばれる画素である。

半導体装置１１の画素１０が形成された領域が固体撮像装置１００における撮像領域に対応する。なお、図１に示した固体撮像装置１００は、撮像領域が矩形状である形態を示したが、撮像領域の形状は特に限定されるものではなく、例えば円形状であってもよい。また、図１に示した半導体装置１１は、複数の画素１０がマトリクス状に配置された形態を示したが、画素１０の配置の仕方は特に限定されるものではなく、例えば、千鳥状に配置されていてもよい。

画素１０の行（以下、「画素行」という）毎に、各画素１０で発生した電荷を読み出す画素行を選択するための選択信号ＳＬが流れる信号線１２２、各画素１０にゲート電圧（詳細後述）Ｖ_ＴＧを印加するための信号線１２４、及び検出電極３０によりチャージされた電荷をリセットするためのリセット電圧Ｖ_ＲＴを印加するための信号線１２６が設けられている。すなわち、固体撮像装置１００は、信号線１２２、信号線１２４、及び信号線１２６を各々ｘ本ずつ、備えている。

垂直シフトレジスタ１１２は、半導体装置１１の一方の辺に沿って設けられており、信号線１２２、信号線１２４、及び信号線１２６を介して各画素１０に接続されている。また、垂直シフトレジスタ１１２は、制御部１１０に接続されており、制御部１１０の制御に応じて、信号線１２２に選択信号を印加し、信号線１２４にゲート電圧Ｖ_ＴＧを印加し、また信号線１２６にリセット電圧Ｖ_ＲＴを印加する。

一方、図１に示すように、画素１０の列（以下、「画素列」という）毎に、垂直信号線１２０が設けられており、各垂直信号線１２０は、信号処理回路１１６に接続されている。すなわち、固体撮像装置１００は、ｙ本の垂直信号線１２０と、ｙ個の信号処理回路１１６を備えている。各画素１０から読み出された電荷は、垂直信号線１２０により、信号処理回路１１６に読み出される。信号処理回路１１６は、図示を省略した、相関２重サンプリング（ＣＤＳ：Correlated DoubleSampling）等を行うノイズキャンセル回路や、Ａ／Ｄ（Analog／Digital）変換回路等を含んでいる。

水平シフトレジスタ１１４は、半導体装置１１の垂直シフトレジスタ１１２が設けられた辺と交差する辺に沿って設けられており、制御部１１０に接続されている。水平シフトレジスタ１１４は、制御部１１０の制御に応じて、信号処理回路１１６を順次選択して、読み出された電荷を外部に出力させる。

上記構成により、本実施形態の固体撮像装置１００では、垂直シフトレジスタ１１２によって選択された１画素行分の信号に対して、各信号処理回路１１６によってノイズキャンセル処理が行われ、ノイズキャンセル処理後のアナログ信号がＡ／Ｄ変換回路によってデジタル信号に変換される。デジタル信号となった１画素行分の画像データは、水平シフトレジスタ１１４により水平走査されて、固体撮像装置１００の外部に出力される。

次に、本実施形態の半導体装置１１の構成について説明する。

図２には、本実施形態の半導体装置１１の一例の断面図を示す。なお、図２は、１画素（画素１０）に対応する領域の断面図の概略を示している。

図２に示すように、本実施形態の半導体装置１１は、ｐ型（ｐ－）の支持基板１４と、ＢＯＸ（Buried OXide）層２０と、画素回路５０が形成されたＳＯＩ（Silicon On Insulator）基板２２と、が積層されている。本実施形態のｐ型が本開示の第１導電型の一例であり、本実施形態のｎ型が本開示の第２導電型の一例である。さらに、図２に示すように、本実施形態の半導体装置１１は、裏面電極１２、電位障壁層１６、ホール集積層１８、電極２４、電極２６、及び検出電極３０を備える。本実施形態の半導体装置１１では、ｐ型の支持基板１４とｎ型の電位障壁層１６とのｐｎ接合を用いたフォトダイオードが形成される。

支持基板１４の裏面には、支持基板１４よりも高濃度のｐ型（ｐ＋）の裏面電極１２が設けられている。本実施形態の裏面電極１２が、本開示の電極層の一例である。

ｎ型のｗｅｌｌ層である電位障壁層１６は、支持基板１４の裏面電極１２が設けられている面と対向する面に設けられている。本実施形態の電位障壁層１６が、本開示の第４半導体層の一例である。

本実施形態の支持基板１４は、シリコン（Ｓｉ）の、不純物の濃度が、６×１０^１１ｃｍ^－３程度の半導体基板である。なお、支持基板１４の厚み（図２における矢印Ｚ方向の厚さ）は、検出対象の光に応じて定めればよい。また、材質等も、検出対象の光に応じて定めればよく、例えば、シリコンに限定されず、ゲルマニウム（Ｇｅ）、テルル化カドミウム（ＣｄＴｅ）、及びテルル化亜鉛カドミウム（ＺｎＣｄＴｅ）等を用いてもよいし、さらに、不純物の濃度も、本実施形態に限定されない。

ＳＯＩ基板２２は、ＢＯＸ層２０の第１の面に接しており、Ｎ型のＭＯＳトランジスタである増幅トランジスタとして機能するトランジスタ５２及び選択トランジスタとして機能するトランジスタ５４等を含む画素回路５０が形成されている。本実施形態のＢＯＸ層２０が、本開示の絶縁層の一例である。

トランジスタ５２は、制御端子が検出電極３０に接続されており、一方の主端子が電圧ＶＤＤを印加する電源線に接続されており、また他方の主端子がトランジスタ５４に接続されている。トランジスタ５４は、制御端子が信号線１２２に接続されており、一方の主端子がトランジスタ５２に接続されており、また他方の主端子が信号線１２０に接続されている。

また、本実施形態の画素回路５０は、Ｎ型のＭＯＳトランジスタであるリセットトランジスタとして機能するトランジスタ５１を含む。トランジスタ５１は、一方の主端子がドレイン電圧Ｖ_{ｄｒａｉｎ}とを印加する電源線に接続されており、他方の主端子が、トランジスタ５２の制御端子に接続されている。図２に示した半導体装置１１では、フォトダイオードに蓄積された電子を排出する際に、リセット電圧Ｖ_ＲＴがトランジスタ５１の制御端子に印加される。

なお、トランジスタ５１、トランジスタ５２、及びトランジスタ５４の各々が設けられていている位置は、限定されず、例えば、ＳＯＩ基板２２の素子領域に形成されていてもよいし、また例えば、ＳＯＩ基板２２と、放射線検出器２０と、支持基板１４に渡って形成されていてもよい。

ｐ型のｗｅｌｌ層であるホール集積層１８は、ＢＯＸ層２０の第1の面と対向する第２の面に接しており、電位が中性化されている。本実施形態のホール集積層１８が、本開示の第２半導体層の一例である。本実施形態のホール集積層１８は、画素回路５０の下部に対応する領域に設けられており、ＢＯＸ層２０下に形成されるフォトダイオードや半導体回路を、ＢＯＸ層２０上のＳＯＩ基板２２が有する回路（画素回路５０等）から静電的にシールドする機能を有する。また、ホール集積層１８は、光が照射されたことによりフォトダイオードによって発生したホール（正孔）を誘引かつ集積する機能を有する。

ｐ型（ｐ＋）の半導体層である電極２４及び電極２６は、ＢＯＸ層２０の第２の面に接した支持基板に形成された、画素回路５０が設けられている素子領域と異なる領域に設けられている。本実施形態の電極２４及び電極２６が、本開示の第１半導体層の一例である。電極２４及び電極２６と、裏面電極１２とは電気的に接続されており、支持基板１４及び電位障壁層１６を空乏化する際に、電源１３１により電圧ＶＢＢが印加され、電源１３２により電圧ＶＢＢ２が印加される。電圧ＶＢＢ２は、例えば、０Ｖ～４Ｖ程度である。一方、電圧ＶＢＢは、支持基板１４の空乏化の程度や支持基板１４の厚みに応じて定められる（詳細後述）。

ｎ型（ｎ＋）の半導体層である検出電極３０は、ＢＯＸ層２０の第２の面に接した支持基板１４のホール集積層１８が接していない領域に設けられている。検出電極３０は、フォトダイオードにより発生した電子を検出する機能を有する。本実施形態の検出電極３０が、本開示の第３半導体層の一例である。

ｎ型（ｎ－）のｗｅｌｌ層である電位障壁層１６は、支持基板１４の裏面電極１２が設けられている面と対向する面に設けられている。本実施形態の電位障壁層１６が、本開示の第４半導体層の一例である。電位障壁層１６は、支持基板１４及び電位障壁層１６を空乏化する際に、ホール集積層１８から支持基板１４に対してホールが注入されるのを抑制するための電位障壁層としても機能する。

また、本実施形態の電位障壁層１６は、電子を検出電極３０に向けてＢＯＸ層２０の第２の面に沿った方向（以下、「水平方向」という）にドリフトさせる機能も有する。そのため、

本実施形態の電位障壁層１６は、少なくともホール集積層１８の下面に設けられていることが好ましく、ホール集積層１８や電極２４等のｐ型の半導体層と支持基板１４との間全体に設けられていることがより好ましい。
なお、本実施形態の半導体装置１１において、支持基板１４及び電位障壁層１６の空乏化は、空乏層の厚さ（Ｚ方向の厚さ）をｄと、εをＳｉの誘電率、ｑを素電荷、Ｎａを 不純物濃度とした場合、以下の（１）式で定義される条件に従う。
ｄ＝√（２ε×ＶＢＢ／ｑＮａ） ・・・（１）

ここで、厚さｄが支持基板１４の厚さよりも大きい場合、全空乏化された状態となる。例えば、電圧ＶＢＢが８０Ｖ、不純物濃度Ｎａが３Ｅ１２ｃｍ^－３の場合、支持基板１４の厚さが１５０μｍ以下であれば全空乏化される。

図３には、本実施形態の半導体装置１１の他の例の断面図を示す。なお、図３は、１画素（画素１０）に対応する領域の断面図の概略を示している。図３に示した半導体装置１１は、画素回路５０ａを有し、また、トランジスタ５１のドレイン電極２８が支持基板１４に設けられている点で異なっている。本実施形態のドレイン電極２８及び検出電極３０が本開示の電荷検出部の一例である。

ｎ型（ｎ＋）の半導体層であるドレイン電極２８は、ＢＯＸ層２０の第２の面に接した支持基板に設けられたドレイン領域（図示省略）に設けられている。本実施形態のドレイン電極２８が、本開示の第５半導体層の一例である。本実施形態の半導体装置１１では、フォトダイオードに蓄積された電子を排出する際に、リセット電圧Ｖ_ＲＴを、図３に示したドレイン電圧Ｖ_{ｄｒａｉｎ}として、ドレイン電極２８に印加する。リセット電圧Ｖ_ＲＴは、例えば１０Ｖ程度である。

このように本実施形態の半導体装置１１は、素子領域に画素回路５０または画素回路５０ａが形成されたＳＯＩ基板２２と、ＢＯＸ層２０と、支持基板１４と、裏面電極１２とが積層されている。

さらに、本実施形態の半導体装置１１は、上述用にホール集積層１８及び電位障壁層１６を備えるため、検出電極３０を小さくでき、その静電容量を抑制できるため、高感度なセンサを実現できる。

また、本実施形態の半導体装置１１は、上述のように、電位障壁層１６が、ホール集積層１８から支持基板１４へホールが注入されるのを抑制する電位障壁として機能するため、支持基板１４を全空乏化することができる。

また、図３に示した本実施形態の半導体装置１１は、上述のように、ドレイン電極２８がＢＯＸ層２０の第２の面に接した支持基板１４に設けられており、ＳＯＩ基板２２とは分離されているため、リーク電流を抑制することができる。

［第２実施形態］
本実施形態では、第１実施形態と異なる構成の半導体装置１１について説明する。図４は、本実施形態の半導体装置１１の一例の断面図である。なお、図４は、図３と同様に、１画素（画素１０）に対応する領域の断面図の概略を示している。

図４に示すように、本実施形態の半導体装置１１は、電位障壁層１６が、所定の幅のギャップ４０を有する点で、第１実施形態の半導体装置１１（図３参照）と異なっている。ギャップ４０は、画素１０の境界の少なくとも一部を含む領域に設けられており、画素１０の境界全体に亘って設けられていることがより好ましい。

ギャップ４０を形成する所定の幅は、大きすぎると、ギャップ４０部分において、電位障壁層１６がホール集積層１８から支持基板１４へホールが注入されるのを抑制するための電位障壁として機能しなくなる。そのため、所定の幅は、電位障壁層１６の電位障壁としての機能を考慮して定められる。このような所定の幅としては、１μｍ以下が好ましく、０．５μｍ程度がより好ましい。

このように、電位障壁層１６の、画素１０の境界部分にギャップ４０を設けることにより、画素１０の境界近傍の空乏化した電位障壁層１６の電位が、水平方向のドリフト電界を形成することができる。これにより、本実施形態の半導体装置１１によれば、各画素１０のフォトダイオードで発生したキャリアを自画素１０で検出するか、隣接する画素１０で検出するかについてのキャリアの曖昧性を低減することができる。

［第３実施形態］
本実施形態では、上記各実施形態と異なる構成の半導体装置１１について説明する。図５は、本実施形態の半導体装置１１の一例の断面図である。なお、図５は、図３と同様に、１画素（画素１０）に対応する領域の断面図の概略を示している。

図５に示すように、本実施形態の半導体装置１１は、ＳＯＩ基板２２がリセットトランジスタのリセット電極４２を備えている。図５に示すように本実施形態のリセット電極４２は、ドレイン電極２８と検出電極３０との間の領域に対応するＳＯＩ基板２２の領域に、ＢＯＸ層２０と接して設けられている。

リセット電極４２は、信号線１２６に接続されている。本実施形態の半導体装置１１では、検出電極３０によりチャージされた電荷をリセットする場合、信号線１２６によりリセット電圧Ｖ_ＲＴがリセット電極４２に印加される。換言すると、本実施形態の半導体装置１１では、リセット電圧Ｖ_ＲＴが印加される電極がドレイン電極２８ではなくリセット電極４２である点で、第１実施形態の半導体装置１１と異なっている。本実施形態では、リセット電極４２の下部のＢＯＸ層２０が、ゲート酸化膜として機能する。

このように本実施形態の半導体装置１１では、検出電極３０によりチャージされた電荷をリセットする場合にリセット電圧Ｖ_ＲＴが印加されるリセット電極４２が、ドレイン電極２８と検出電極３０との間の領域に対応するＳＯＩ基板２２の領域に設けられている。

当該構成により、本実施形態の半導体装置１１では、ドレイン電極２８にリセット電圧Ｖ_ＲＴを印加させてリセット動作を行わせる場合に比べて、低い電圧で、リセット動作を行わせることができる。そのため、本実施形態の半導体装置１１では、リセット信号（リセット電圧Ｖ_ＲＴ）の生成が容易になる。

［第４実施形態］
本実施形態では、上記各実施形態と異なる構成の半導体装置１１について説明する。図６は、本実施形態の半導体装置１１の一例の断面図である。なお、図６は、図３と同様に、１画素（画素１０）に対応する領域の断面図の概略を示している。

図６に示すように、本実施形態の半導体装置１１は、ＢＯＸ層２０と支持基板１４との間のｐ－ｗｅｌｌ層が、ホール集積層１８と、調整層４４との二重構造となっている点で、第３実施形態の半導体装置１１（図５参照）と異なっている。本実施形態の調整層４４が、本開示の第６半導体層の一例である。

本実施形態の調整層４４は、画素１０の境界近傍の所定の領域に設けられている。また、調整層４４は、ドレイン電極２８のＢＯＸ層２０と接する面と対向する面を覆うように設けられている。本実施形態のホール集積層１８と調整層４４とは不純物濃度が異なり、ホール集積層１８の方が、調整層４４よりも不純物濃度が高い。

このように、本実施形態の半導体装置１１では、調整層４４を設け、本実施形態では、ｐ－ｗｅｌｌ層をホール集積層１８と、調整層４４との二重構造としている。当該構成により、本実施形態の半導体装置１１では、調整層４４が画素１０内で発生したキャリアを水平方向に加速するドリフト層として機能するため、検出電極３０による検出速度を高速化することができる。また、調整層４４は、リセット電極４２によるリセットトランジスタの閾値電圧（電位バリア）の調整を行う機能を有するため、キャリアがドレイン電極２８に直接入るのを抑制し、検出電極３０から検出されるのを促進することができる。

［第５実施形態］
本実施形態では、上記各実施形態と異なる構成の半導体装置１１について説明する。図７は、本実施形態の半導体装置１１の一例の断面図である。なお、図７は、図３と同様に、１画素（画素１０）に対応する領域の断面図の概略を示している。

図７に示すように、本実施形態の半導体装置１１は、検出電極３０が、画素回路５０ｂのチャージアンプのＰＭＯＳトランジスタであるトランジスタ５３の制御端子、及び容量素子Ｃｓの一端に接続されている点で、第４実施形態の半導体装置１１（図６参照）と異なっている。

なお、図７に示すように、本実施形態の画素回路５０ｂのチャージアンプは、トランジスタ５３の一方の主端子が電圧ＶＤＤを印加する電源線に接続されており、また他方の主端子がＰＭＯＳトランジスタであるトランジスタ５６に接続されている。トランジスタ５６は、制御端子がリセット電圧Ｖ_ＲＴを印加するための信号線１２６に接続されており、一方の主端子がトランジスタ５３に接続されており、また、他方の主端子がトランジスタ５４の一方の主端子に接続されている。トランジスタ５４は、制御端子が電圧Ｖ_Ｂを印加するための信号線に接続されており、一方の主端子がトランジスタ５６に接続されており、また、他方の主端子がグランド（ＧＮＤ）に接地されている。

一方、容量素子Ｃｓは、一端が、検出電極３０及びトランジスタ５３の制御端子に接続され、他端が、トランジスタ５４とトランジスタ５６との間のノードに接続されている。さらに、トランジスタ５６は、制御端子が選択信号ＳＬが流れる信号線１２２に接続されており、一方の主端子がトランジスタ５４とトランジスタ５６との間のノードに接続されており、また、他方の主端子が信号線１２０に接続されている。

本実施形態の半導体装置１１では、リセット電圧Ｖ_ＲＴが印加されると、検出電極３０のリセット動作と、容量素子Ｃｓのリセット動作とが行われる。

このように本実施形態の半導体装置１１では、検出電極３０が画素回路５０ｂのチャージアンプの容量Ｃｓに接続されている。このようにチャージアンプを構成することにより、本実施形態の半導体装置１１は、検出電極３０の信号振幅を小さくしたままで、チャージアンプにより出力される信号の振幅を大きくすることができるため、ダイナミックレンジを向上させることができる。

［第６実施形態］
本実施形態では、上記各実施形態と異なる構成の半導体装置１１について説明する。図８は、本実施形態の半導体装置１１の一例の断面図である。なお、図８は、図３と同様に、１画素（画素１０）に対応する領域の断面図の概略を示している。

図８に示すように、本実施形態の半導体装置１１は、ドリフト層１７及び転送電極６２を備えている点で、第４実施形態の半導体装置１１（図６参照）と異なっている。また、本実施形態の画素回路５０ｃは、トランジスタ５２の制御端子に容量素子Ｃｓの一端が接続されており、チャージアンプが設けられている点で、第１実施形態の半導体装置１１の画素回路５０ａ（図３参照）と異なっている。

転送電極６２は、ＢＯＸ層２０の第１の面に設けられている。また、転送電極６２は、信号線１２４に接続されており、信号線１２４によりゲート電圧Ｖ_ＴＧが印加されることにより、検出電極３０に電荷を転送するための機能を有する。転送電極６２は、ＳＯＩ基板２２のシリコンに不純物を高濃度に加えたものを用いることができ、その導電型は、ｎ型（ｎ＋）、ｐ型（ｐ＋）、及びｎ型とｐ型の両方とすることができる。

一方、ドリフト層１７は、電位障壁層１６と同様にｎ－ｗｅｌｌ層であるが、電位障壁層１６に比べて、不純物濃度が高くなっている。図８に示すように、ドリフト層１７は、ＢＯＸ層２０の、リセット電極４２及び転送電極６２が設けられた領域に対応する第２の面からホール集積層１８に亘って設けられている。本実施形態のドリフト層１７は水平方向に電荷を移動させるドリフト層として機能する。

このように本実施形態の半導体装置１１では、ドリフト層１７を備えるため、高速な変調が可能となる。

なお、本実施形態の半導体装置１１は、図９に示すように、複数（図９では、一例として２つ）のチャージアンプを設けてもよい。なお、図９（Ａ）は、図８に対応する半導体装置１１の断面図であり、（Ｂ）は、範囲Ｗにおける最も高い電位をプロットした電位図である。

図９に示した、半導体装置１１では、転送電極６２_１にはゲート電圧Ｖ_ＴＧ１が印加され、転送電極６２_２にはゲート電圧Ｖ_ＴＧ２が印加される。本実施形態では、撮像を行う際、撮像期間（光が照射されている期間）中にゲート電圧Ｖ_ＴＧ１及びゲート電圧Ｖ_ＴＧ２に印加される電圧を切り替える。例えば、１Ｖのゲート電圧Ｖ_ＴＧ１を転送電極６２_１に印加し、－２Ｖのゲート電圧Ｖ_ＴＧ２を転送電極６２_２に印加した場合、範囲Ｗの電位（電荷）の分布は図９（Ｂ）に示したようになる。この場合、発生した電子は、検出電極３０_１に転送される。その後、－２Ｖのゲート電圧Ｖ_ＴＧ１を転送電極６２_１に印加し、１Ｖのゲート電圧Ｖ_ＴＧ２を転送電極６２_２に印加するように切り替えると、発生した電子は、検出電極３０_２に転送される。ここで、光が照射されるタイミングがずれると、検出電極３０_１により排出される信号電荷の量と検出電極３０_２によりにより排出される信号電荷の量とが異なる。照射される光が測距用の光パルスの場合、この排出される信号電荷の量の比から、光パルスの遅れ時間を推定することができる。

このように、本実施形態の半導体装置１１では、複数のチャージアンプを設けることにより、光飛行時間計測等の時間分解撮像を行うことができる。

［第７実施形態］
本実施形態では、上記各実施形態と異なる構成の半導体装置１１について説明する。図１０は、本実施形態の半導体装置１１の一例の断面図である。なお、図１０は、図３と同様に、１画素（画素１０）に対応する領域の断面図の概略を示している。

図１０に示すように、本実施形態の半導体装置１１は、ドリフト層１７に替わり、ＢＯＸ層２０の第２の面と接するダイオード７０を備えている点で、第６実施形態の半導体装置１１（図８参照）と異なっている。

図１０に示すように、本実施形態のダイオード７０は、電位障壁層１６と接する側に設けられたｎ型（ｎ＋）の半導体層７１と、ＢＯＸ層２０と接する側に設けられたｐ型（９＋）の半導体層７２とが積層されている。本実施形態では、転送電極６２の端部を用いたセルフアライメントによって不純物を導入することにより、埋込型のダイオード７０が形成される。

このように、本実施形態の半導体装置１１では、ダイオード７０を備えることにより、フォトダイオードにより発生した電荷を一端、ダイオード７０に蓄積し、電荷の転送を行って読み出しを行う電荷転送型画素（いわゆる、４トランジスタ方式）を実現することができ、検出におけるノイズを低減することができる。また、ダイオード７０に電荷が蓄積されるため、いわゆる白飛びを抑制することができる。

さらに、上記各実施形態を組み合わせた本開示の半導体装置１１の実施例の構成について実施例１～５を参照して説明する。なお、以下の実施例における半導体装置１１の構成図は、全て、上記各実施形態の半導体装置１１の断面図（図３～１０）と同様に、１画素（画素１０）に対応する領域の断面図の概略を示している。

（実施例１）
図１１は、本実施例の半導体装置１１の一例の断面図である。図１１に示した半導体装置１１は、裏面電極１２、支持基板１４、電位障壁層１６、ドリフト層１７、ホール集積層１８、ＢＯＸ層２０、検出電極３０、調整層４４、転送電極６２Ａ、及び転送電極６２Ｂを備えた半導体装置１１の一例を示している。なお、転送電極６２Ａは、ｎ型（ｎ＋）の転送電極６２ｎと、ｐ型（ｐ＋）の転送電極６２ｐとを含んでいる。転送電極６２Ａ及び転送電極６２Ｂは、上記ＳＯＩ基板２２（図示省略）に形成されている。

（実施例２）
図１２は、本実施例の半導体装置１１の一例の断面図である。図１２に示した半導体装置１１は、裏面電極１２、支持基板１４、電位障壁層１６、ドリフト層１７、ホール集積層１８、ＢＯＸ層２０、ドレイン電極２８、検出電極３０、リセット電極４２、調整層４４、転送電極６２Ａ、及び転送電極６２Ｂを備えた半導体装置１１の一例を示している。なお、転送電極６２Ａは、ｎ型（ｎ＋）の転送電極６２ｎと、ｐ型（ｐ＋）の転送電極６２ｐとを含んでいる。転送電極６２Ａ、転送電極６２Ｂ、及びリセット電極４２は、上記ＳＯＩ基板２２（図示省略）に形成されている。

（実施例３）
図１３は、本実施例の半導体装置１１の一例の断面図である。図１３に示した半導体装置１１は、裏面電極１２、支持基板１４、電位障壁層１６、ドリフト層１７、ホール集積層１８、ＢＯＸ層２０、ドレイン電極２８、検出電極３０、調整層４４、転送電極６２Ａ、及び転送電極６２Ｂを備えた半導体装置１１の一例を示している。なお、転送電極６２Ａは、ｎ型（ｎ＋）の転送電極６２ｎと、ｐ型（ｐ＋）の転送電極６２ｐとを含んでいる。転送電極６２Ａ及び転送電極６２Ｂは、上記ＳＯＩ基板２２（図示省略）に形成されている。

（実施例４）
図１４は、本実施例の半導体装置１１の一例の断面図である。図１４に示した半導体装置１１は、裏面電極１２、支持基板１４、電位障壁層１６、ドリフト層１７、ホール集積層１８、ＢＯＸ層２０、ドレイン電極２８、検出電極３０、調整層４４、転送電極６２Ａ、及びフォトダイオード７０を備えた半導体装置１１の一例を示している。なお、転送電極６２Ａは、ｎ型（ｎ＋）の転送電極６２ｎと、ｐ型（ｐ＋）の転送電極６２ｐとを含んでいる。フォトダイオード７０は、半導体層７１及び半導体層７２を含んでいる。また、転送電極６２Ａは、上記ＳＯＩ基板２２（図示省略）に形成されている。

（実施例５）
図１５は、本実施例の半導体装置１１の一例の断面図である。図１５に示した半導体装置１１は、裏面電極１２、支持基板１４、電位障壁層１６、ドリフト層１７、ホール集積層１８、ＢＯＸ層２０、ドレイン電極２８、検出電極３０、リセット電極４２、調整層４４、転送電極６２Ａ、及びフォトダイオード７０を備えた半導体装置１１の一例を示している。なお、転送電極６２Ａは、ｎ型（ｎ＋）の転送電極６２ｎと、ｐ型（ｐ＋）の転送電極６２ｐとを含んでいる。フォトダイオード７０は、半導体層７１及び半導体層７２を含んでいる。また、転送電極６２Ａ及びリセット電極４２は、上記ＳＯＩ基板２２（図示省略）に形成されている。

（電位制御部の実施例）
次に裏面電極１２の電位を制御するための電位制御部の実施例について図１６を参照して説明する。

図１６に示すように、本実施例の電位制御部は、電位供給層８０と、コンタクト層８２と、ＧＮＤ電位供給層８４と、コンタクト層８６と、を有する。

電位供給層８０とコンタクト層８２とは、２次元の複数の画素が配置される画素領域の周囲を囲むリング状のｐ型領域で、電極層１２にＳＯＩ基板２２側（図１６の上部、以下「表面側」という）から電位を与えるための領域である。電位供給層８０は、ｐ型のｗｅｌｌ層であり、ホール集積層１８と同様の層である。コンタクト層８２は、電極２４、２６と同様の層であり、電位供給層８０と表面の配線層がコンタクトをとるためのｐ型の高濃度領域である。電位供給層８０が本開示の第１電位供給層の一例であり、コンタクト層８２が本開示の第１コンタクト層の一例である。

画素領域の周囲の電位供給層８０と裏面電極１２の間の支持基板１４は中性化されて同電位になる。電圧ＶＢＢによって画素領域側の支持基板１４は、空乏層の端部を図１６に示したように、全空乏化される。

ＧＮＤ電位供給層８４とコンタクト層８６とは、支持基板１４の空乏化のため表面側のＧＮＤ電位を与える領域である。ＧＮＤ電位供給層８４は、ｎ型のｗｅｌｌ層であり、電位障壁層１６と同様の層である。コンタクト層８６は、ドレイン電極２８、及び検出電極３０と同様の層であり、ＧＮＤ電位供給層８４と、表面の配線層とがコンタクトをとるためのｎ型の高濃度領域である。ＧＮＤ電位供給層８４が本開示の第２電位供給層の一例であり、コンタクト層８６が本開示の第２コンタクト層の一例である。

以上説明したように、上記各実施形態の固体撮像装置１００の半導体装置１１は、素子領域に画素回路５０（５０ａ、５０ｂ、５０ｃ）が形成されたＳＯＩ基板２２と、ＳＯＩ基板２２に接する第１の面を有するＢＯＸ層２０と、ｐ型の支持基板１４とが積層されている。上記各実施形態の半導体装置１１は、ＳＯＩ基板２２に接するＢＯＸ層２０の第１の面と対向する第２の面に接した支持基板１４に形成された、素子領域に対応する第１領域と異なる第２領域に設けられたｐ型の電極２４と、ＢＯＸ層２０の第２の面に接した支持基板１４に形成された一部の領域であり、第１領域、及び電極２４を覆う領域を少なくとも含む領域に設けられた、電位が中性化されたｐ型のホール集積層１８と、ＢＯＸ層２０の第２の面に接した支持基板１４に形成された、ｎ型の検出電極３０と、ＢＯＸ層２０の第２の面に接した支持基板１４に形成された電極２４、ホール集積層１８、及び検出電極３０が設けられた部分のＢＯＸ層２０の第２の面と、支持基板１４との間に設けられ、電位障壁を形成するｎ型の電位障壁層１６と、支持基板１４の検出電極３０に接する面と対向する面に設けられ、支持基板１４を全空乏化する電位を与えるためのｐ型の裏面電極１２と、を備える。

上記構成により、上記各実施形態の半導体装置１１は、検出電極３０を大きくすることなく、検出電極３０による寄生容量を抑制し、ノイズを抑制した高感度のセンサとすることができる。また、上記各実施形態の半導体装置１１は、上記のようにＢＯＸ層２０の下層にドレイン電極２８が設けられているため、ＳＯＩ基板２２にドレイン電極２８を設ける場合に比べてリーク電流を抑制することができる。

従って、上記各実施形態の半導体装置１１によれば、高感度、かつリーク電流を抑制することができる。

なお、上記各実施形態で説明した固体撮像装置１００及び半導体装置１１等は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることは言うまでもない。例えば、上記各実施形態では、第１導電型の一例がｐ型であり、第２導電型の一例がｎ型である場合について説明したが、逆の導電型であってもよい。

１０（１０_１１～１０_ｘｙ） 画素
１１ 半導体装置
１２ 裏面電極
１４ 支持基板
１６ 電位障壁層
１７ ドリフト層
１８ ホール集積層
２０ ＢＯＸ層
２２ ＳＯＩ基板
２４、２６ 電極
２８ ドレイン電極
３０ 検出電極
４２ リセット電極
４４ 調整層
５０、５０ａ、５０ｂ、５０ｃ 画素回路
６２ 転送電極
７０ ダイオード
１００ 固体撮像装置
１１０ 制御部

Claims (13)

1. 素子領域に回路素子が形成されたＳＯＩ基板と、前記ＳＯＩ基板に接する第１の面を有する絶縁層と、第１導電型の支持基板とが積層された半導体装置であって、
   前記ＳＯＩ基板に接する前記絶縁層の第１の面と対向する第２の面に接した支持基板に形成された、前記素子領域に対応する第１領域と異なる第２領域に設けられた前記第１導電型の第１半導体層と、
   前記絶縁層の前記第２の面に接した支持基板に形成された一部の領域であり、前記第１領域、及び前記第１半導体層を覆う領域を少なくとも含む領域に設けられた、電位が中性化された前記第１導電型の第２半導体層と、
   前記絶縁層の前記第２の面に接した支持基板に形成された、第２導電型の第３半導体層と、
   前記絶縁層の前記第２の面に接した支持基板に形成された前記第１半導体層、前記第２半導体層、及び前記第３半導体層が設けられた部分の前記絶縁層の前記第２の面と、前記支持基板との間に設けられ、電位障壁を形成する前記第２導電型の第４半導体層と、
   前記支持基板の前記第３半導体層に接する面と対向する面に設けられ、前記支持基板を全空乏化する電位を与えるための前記第１導電型の電極層と、
   を備えた半導体装置。
2. 前記第４半導体層は、画素同士の境界の少なくとも一部に、所定の幅のギャップを有する、
   請求項１に記載の半導体装置。
3. 前記回路素子は、リセットトランジスタを含み、
   前記リセットトランジスタのドレイン領域は、前記絶縁層の前記第２の面に接した支持基板に形成された、前記第２領域の前記第１半導体層が設けられていない領域に設けられた第２導電型の第５半導体層である、
   請求項１または請求項２に記載の半導体装置。
4. 前記回路素子、前記第３半導体層、及び前記第５半導体層を各々有する、複数の電荷検出部を備えた、
   請求項３に記載の半導体装置。
5. 前記第２半導体層及び前記第４半導体層に接し、画素同士の境界の少なくとも一部を含む所定の領域、及び前記第５半導体層を覆う領域に設けられた、前記第１導電型の第６半導体層をさらに設けた、
   請求項３または請求項４に記載の半導体装置。
6. 前記絶縁層の前記第５半導体層と前記第３半導体層との間の領域に対応する、前記ＳＯＩ基板の領域には、前記第１半導体層を覆う領域、前記第３半導体層によりチャージされた電荷をリセットするリセット電極が、さらに形成されている、
   請求項３から請求項５のいずれか１項に記載の半導体装置。
7. 前記ＳＯＩ基板には、前記素子領域と異なる領域に、前記第３半導体層に電荷を転送するための転送電極がさらに形成されている、
   請求項６に記載の半導体装置。
8. 前記回路素子は、容量素子と、前記リセット電極に印加される電圧によりリセット動作が行われるチャージアンプと、を含む、
   請求項６または請求項７に記載の半導体装置。
9. 前記絶縁層の前記第２の面に接した支持基板に形成された前記転送電極及び前記リセット電極に対向する領域、及び前記第２半導体層の一部を覆う領域に設けられた、前記第２導電型の第７半導体層をさらに設け、
   前記第７半導体層はドリフト層を含む、
   請求項７に記載の半導体装置。
10. 前記絶縁層の前記第２の面に接した支持基板に設けられ、前記第２の面と接する面と対向する面が前記第４半導体層と接するダイオードをさらに備えた、
    請求項７に記載の半導体装置。
11. 前記ダイオードは、前記転送電極の端部を用いたセルフアライメントによって不純物が導入された、
    請求項１０に記載の半導体装置。
12. 複数の画素が２次元状に配置された請求項１から請求項１１のいずれか１項に記載の半導体装置と、
    前記半導体装置の前記第３半導体層により前記複数の画素の各々から電荷を読み出す制御を行う制御部と、
    を備えた固体撮像装置。
13. 前記制御部は、複数の画素が２次元状に配置された領域の支持基板の全空乏化のため、前記支持基板の周辺部に、前記支持基板の表面と裏面の電位制御を行うための第１導電型の第１電位供給層及び第１コンタクト層と、第２導電型の第２導電型層及び第２コンタクト層を備えた電位制御部をさらに備えた、
    請求項１２に記載の固体撮像装置。

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