JPH0774336A - 固体撮像素子 - Google Patents
固体撮像素子Info
- Publication number
- JPH0774336A JPH0774336A JP5219531A JP21953193A JPH0774336A JP H0774336 A JPH0774336 A JP H0774336A JP 5219531 A JP5219531 A JP 5219531A JP 21953193 A JP21953193 A JP 21953193A JP H0774336 A JPH0774336 A JP H0774336A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductivity type
- type layer
- output circuit
- photoresist
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】垂直ＣＣＤのチャネルを囲むスメア抑圧のため
のｐ型二重ウェルの高濃度化に伴う、出力回路のドライ
バトランジスタのドレインｎ＋層とｐ型二重ウェルの接
合面における電界を緩和し、接合耐圧の劣化を抑圧す
る。また、ｐ型ウェルとｐ−−ウェルを空乏化しドライ
バトランジスタの基板効果を抑圧することにより出力回
路の利得を向上する。 【構成】ＣＣＤ型固体撮像素子の出力回路において、ド
ライバトランジスタのｐ−二重ウェル３の濃度を垂直Ｃ
ＣＤのチャネルを囲むスメア抑圧のためのｐ型二重ウェ
ルの濃度よりも低くする。
のｐ型二重ウェルの高濃度化に伴う、出力回路のドライ
バトランジスタのドレインｎ＋層とｐ型二重ウェルの接
合面における電界を緩和し、接合耐圧の劣化を抑圧す
る。また、ｐ型ウェルとｐ−−ウェルを空乏化しドライ
バトランジスタの基板効果を抑圧することにより出力回
路の利得を向上する。 【構成】ＣＣＤ型固体撮像素子の出力回路において、ド
ライバトランジスタのｐ−二重ウェル３の濃度を垂直Ｃ
ＣＤのチャネルを囲むスメア抑圧のためのｐ型二重ウェ
ルの濃度よりも低くする。
Description
【０００１】
【産業上の利用分野】本発明はＣＣＤ型固体撮像素子の
高耐圧かつ高利得な出力ならびに周辺回路に関する。
高耐圧かつ高利得な出力ならびに周辺回路に関する。
【０００２】
【従来の技術】従来、家庭用ビデオカメラの固体撮像素
子には、インターライン(ＩＬ)ＣＣＤ型固体撮像素子が
広く用いられている。この種のＣＣＤ型固体撮像素子に
ついては、テレビジョン学会技術報告ＴＥＢＳ９４−４
ＥＤ ７７３ 第１９頁から第２４頁（１９８４）、
及び１９８５年テレビジョン学会全国大会予稿集 第４
９頁から第６０頁(１９８５)、及び１９８４アイ・ディ
・イー・エム・テクニカル・ダイジェスト第２８頁から
第３１頁（1984IEDM Technical Digest, ｐ.２８−ｐ．
３１）、及び平成元年・情報関連学会連合大会予稿集第
３−６５頁から第３−６８頁（１９８９）において論じ
られている。
子には、インターライン(ＩＬ)ＣＣＤ型固体撮像素子が
広く用いられている。この種のＣＣＤ型固体撮像素子に
ついては、テレビジョン学会技術報告ＴＥＢＳ９４−４
ＥＤ ７７３ 第１９頁から第２４頁（１９８４）、
及び１９８５年テレビジョン学会全国大会予稿集 第４
９頁から第６０頁(１９８５)、及び１９８４アイ・ディ
・イー・エム・テクニカル・ダイジェスト第２８頁から
第３１頁（1984IEDM Technical Digest, ｐ.２８−ｐ．
３１）、及び平成元年・情報関連学会連合大会予稿集第
３−６５頁から第３−６８頁（１９８９）において論じ
られている。
【０００３】インターラインＣＣＤ型固体撮像素子は図
７に示す素子構成を持ち、その出力回路は図８に示す二
段のソースフォロワ回路より構成されている。
７に示す素子構成を持ち、その出力回路は図８に示す二
段のソースフォロワ回路より構成されている。
【０００４】図７において１０１は二次元上に配置され
た光電変換を行うホトダイオード、１０２はホトダイオ
ード１０１の間に設けられた垂直ＣＣＤ、１０３は水平
CCD、１０４は信号電荷を検出するための出力回路であ
る。ホトダイオード１０１で光電変換された信号電荷
は、一括して垂直ＣＣＤ１０２に送られ、ついで一行ず
つ水平ＣＣＤ１０３に転送され、その後水平ＣＣＤ１０
３内を順次転送され、出力回路１０４で電圧に変換さ
れ、素子外部に出力される。
た光電変換を行うホトダイオード、１０２はホトダイオ
ード１０１の間に設けられた垂直ＣＣＤ、１０３は水平
CCD、１０４は信号電荷を検出するための出力回路であ
る。ホトダイオード１０１で光電変換された信号電荷
は、一括して垂直ＣＣＤ１０２に送られ、ついで一行ず
つ水平ＣＣＤ１０３に転送され、その後水平ＣＣＤ１０
３内を順次転送され、出力回路１０４で電圧に変換さ
れ、素子外部に出力される。
【０００５】図８において、１０５，１０６はそれぞれ
初段ソースフォロワを構成するドライバトランジスタ，
負荷トランジスタ、１０７，１０８はそれぞれ次段ソー
スフォロワを構成するドライバトランジスタ，負荷トラ
ンジスタ、１０９は水平CCD１０３から信号電荷が送ら
れてくる浮遊拡散層１１０を水平ＣＣＤの転送周期ごと
にリセットするためのリセットトランジスタである。ま
た、ＶRD，φRGは浮遊拡散層１１０のリセット電圧，リ
セットパルス、ＶG は負荷トランジスタのゲート電圧、
ＶD は出力回路の電源電圧であり、出力回路のグランド
は素子が形成されているウェルの電圧と等しくなってい
る。信号電荷は水平ＣＣＤ１０３より浮遊拡散層１１０
に転送され、この結果生じる浮遊拡散層１１０の電位変
化がトランジスタ１０５，１０６からなる初段ソースフ
ォロワにより検出され、トランジスタ１０７，１０８か
らなる次段ソースフォロワにより外部に出力される。つ
いでリセットパルスφRGがリセットトランジスタ１０９
のゲートに入力され、浮遊拡散層１１０はリセット電圧
ＶRDにリセットされる。以上の動作が繰り返され、信号
が順次出力される。
初段ソースフォロワを構成するドライバトランジスタ，
負荷トランジスタ、１０７，１０８はそれぞれ次段ソー
スフォロワを構成するドライバトランジスタ，負荷トラ
ンジスタ、１０９は水平CCD１０３から信号電荷が送ら
れてくる浮遊拡散層１１０を水平ＣＣＤの転送周期ごと
にリセットするためのリセットトランジスタである。ま
た、ＶRD，φRGは浮遊拡散層１１０のリセット電圧，リ
セットパルス、ＶG は負荷トランジスタのゲート電圧、
ＶD は出力回路の電源電圧であり、出力回路のグランド
は素子が形成されているウェルの電圧と等しくなってい
る。信号電荷は水平ＣＣＤ１０３より浮遊拡散層１１０
に転送され、この結果生じる浮遊拡散層１１０の電位変
化がトランジスタ１０５，１０６からなる初段ソースフ
ォロワにより検出され、トランジスタ１０７，１０８か
らなる次段ソースフォロワにより外部に出力される。つ
いでリセットパルスφRGがリセットトランジスタ１０９
のゲートに入力され、浮遊拡散層１１０はリセット電圧
ＶRDにリセットされる。以上の動作が繰り返され、信号
が順次出力される。
【０００６】インターラインＣＣＤ型固体撮像素子には
スメア抑圧能力が低いという問題があり、素子の小型化
を阻害していた。この問題点を解決するための構造をす
でに先願発明として特開平3−289173 号公報及び、特願
平3−303065 号明細書が提案されている。
スメア抑圧能力が低いという問題があり、素子の小型化
を阻害していた。この問題点を解決するための構造をす
でに先願発明として特開平3−289173 号公報及び、特願
平3−303065 号明細書が提案されている。
【０００７】以下、図７のＡ−Ａ′部の断面構造を示す
図９を用いてこの構造を説明する。同図において１はｎ
−基板、２はｐ−−ウェル、７はゲート絶縁膜となるＳ
iＯ2、２１は縦型オーバーフロードレインの動作を低電
圧で行うためのｎ−−層、２２はパンチスルー読み出し
を容易に行うためのｎ−層、２３は動作時には空乏化す
るホトダイオードを構成するｎ層、２６はスメア抑圧の
ためのｐ型二重ウェル、２７は垂直ＣＣＤのチャネルと
なるｎ層、３１は暗電流低減のためのｐ＋層、３２は、
ホトダイオードを構成するｎ層２３と垂直ＣＣＤのチャ
ネルとなるｎ層２７との間の読み出し電圧を調整するた
めのｐ−層、３３は垂直ＣＣＤの転送電極となるポリシ
リコン、３４は遮光のためのアルミニウムである。
図９を用いてこの構造を説明する。同図において１はｎ
−基板、２はｐ−−ウェル、７はゲート絶縁膜となるＳ
iＯ2、２１は縦型オーバーフロードレインの動作を低電
圧で行うためのｎ−−層、２２はパンチスルー読み出し
を容易に行うためのｎ−層、２３は動作時には空乏化す
るホトダイオードを構成するｎ層、２６はスメア抑圧の
ためのｐ型二重ウェル、２７は垂直ＣＣＤのチャネルと
なるｎ層、３１は暗電流低減のためのｐ＋層、３２は、
ホトダイオードを構成するｎ層２３と垂直ＣＣＤのチャ
ネルとなるｎ層２７との間の読み出し電圧を調整するた
めのｐ−層、３３は垂直ＣＣＤの転送電極となるポリシ
リコン、３４は遮光のためのアルミニウムである。
【０００８】本構造ではスメア抑圧のため垂直ＣＣＤの
チャネルとなるｎ層２７の周りに設けられたｐ型二重ウ
ェル２６の深さを、ホトダイオードを構成するｎ層２３
の深さ以下とし、垂直ＣＣＤのチャネルとなるｎ層２７
の周りにできる空乏層の幅を小さくし、不要な電荷の収
拾領域を小さくすることによりスメア抑圧能力を向上し
ている。
チャネルとなるｎ層２７の周りに設けられたｐ型二重ウ
ェル２６の深さを、ホトダイオードを構成するｎ層２３
の深さ以下とし、垂直ＣＣＤのチャネルとなるｎ層２７
の周りにできる空乏層の幅を小さくし、不要な電荷の収
拾領域を小さくすることによりスメア抑圧能力を向上し
ている。
【０００９】本構造における出力回路１０４の初段ソー
スフォロワを構成するドライバトランジスタ１０５の断
面構造を図１０に示す。同図は図８のＣ−Ｃ′部に相当
する。図１０において１，２，７，２６は図９と同じ、
４はドレインｎ＋層、５はソースｎ＋層、６はゲート電
極となるポリシリコン、８は動作時に形成されるチャネ
ル、９は動作時に形成される空乏層、１０はチャネル下
空乏層端である。基板表面のｐ層はスメア抑圧のための
ｐ型二重ウェル２６と同一不純物層を使用している。な
お、本構造はドライバトランジスタ１０５ばかりでな
く、リセットトランジスタ１０９を除く出力回路１０４
を構成する他のトランジスタ、さらには保護回路などの
周辺回路を構成するトランジスタでも同様である。
スフォロワを構成するドライバトランジスタ１０５の断
面構造を図１０に示す。同図は図８のＣ−Ｃ′部に相当
する。図１０において１，２，７，２６は図９と同じ、
４はドレインｎ＋層、５はソースｎ＋層、６はゲート電
極となるポリシリコン、８は動作時に形成されるチャネ
ル、９は動作時に形成される空乏層、１０はチャネル下
空乏層端である。基板表面のｐ層はスメア抑圧のための
ｐ型二重ウェル２６と同一不純物層を使用している。な
お、本構造はドライバトランジスタ１０５ばかりでな
く、リセットトランジスタ１０９を除く出力回路１０４
を構成する他のトランジスタ、さらには保護回路などの
周辺回路を構成するトランジスタでも同様である。
【００１０】
【発明が解決しようとする課題】上記構造で、スメア抑
圧並びに垂直ＣＣＤのチャネルとなるｎ層２７とｎ−基
板との間のパンチスルー耐圧劣化が生じないようにする
ためにｐ型二重ウェル２６の高濃度化が必要となる。例
えば、ｐ型二重ウェル２６の深さが０.６μｍ程度の
時、ｐ型二重ウェル２６の濃度は１０17から１０18／cm
3 の値に達する。一方、従来型のＣＣＤ型固体撮像素子
では出力回路１０４にはスメア抑圧のためのｐ型二重ウ
ェル２６と同一の不純物層を使用している。この結果、
ｐ型二重ウェル２６の高濃度化は以下の二つの問題点を
生じる。
圧並びに垂直ＣＣＤのチャネルとなるｎ層２７とｎ−基
板との間のパンチスルー耐圧劣化が生じないようにする
ためにｐ型二重ウェル２６の高濃度化が必要となる。例
えば、ｐ型二重ウェル２６の深さが０.６μｍ程度の
時、ｐ型二重ウェル２６の濃度は１０17から１０18／cm
3 の値に達する。一方、従来型のＣＣＤ型固体撮像素子
では出力回路１０４にはスメア抑圧のためのｐ型二重ウ
ェル２６と同一の不純物層を使用している。この結果、
ｐ型二重ウェル２６の高濃度化は以下の二つの問題点を
生じる。
【００１１】第一に、出力回路１０４を構成するソース
フォロワのドライバトランジスタ１０５，１０７のドレ
インｎ＋層４とｐ型二重ウェル２６との接合耐圧が動作
に必要な値以下になる。これは、垂直ＣＣＤのチャネル
を構成するｎ層２７に比べると、ドレインｎ＋層４は抵
抗をできるだけ小さくするため高濃度にする必要がある
ためである。この結果、ドレインｎ＋層４とｐ型二重ウ
ェル２６との間にかかる逆バイアスによる空乏層は主に
ｐ型二重ウェル２６側にのみ延び、接合部の電界が垂直
ＣＣＤのチャネルを構成するｎ層２７とｐ型二重ウェル
２６の接合に比べて強くなる。なお、この問題は出力回
路１０４のドライバトランジスタ105,１０７だけでな
く、入力保護回路などの周辺回路における高電圧のかか
るｎ＋拡散層においても同様に発生する。さらに、駆動
回路や信号処理回路を同一チップ上に設ける場合にも同
様である。
フォロワのドライバトランジスタ１０５，１０７のドレ
インｎ＋層４とｐ型二重ウェル２６との接合耐圧が動作
に必要な値以下になる。これは、垂直ＣＣＤのチャネル
を構成するｎ層２７に比べると、ドレインｎ＋層４は抵
抗をできるだけ小さくするため高濃度にする必要がある
ためである。この結果、ドレインｎ＋層４とｐ型二重ウ
ェル２６との間にかかる逆バイアスによる空乏層は主に
ｐ型二重ウェル２６側にのみ延び、接合部の電界が垂直
ＣＣＤのチャネルを構成するｎ層２７とｐ型二重ウェル
２６の接合に比べて強くなる。なお、この問題は出力回
路１０４のドライバトランジスタ105,１０７だけでな
く、入力保護回路などの周辺回路における高電圧のかか
るｎ＋拡散層においても同様に発生する。さらに、駆動
回路や信号処理回路を同一チップ上に設ける場合にも同
様である。
【００１２】第二に、ソースフォロワのドライバトラン
ジスタ１０５，１０７の基板効果係数が増加し、出力回
路１０４の利得が低下する。初段ソースフォロワを例に
取り、以下説明する。初段ソースフォロワの利得は数
１，数２で表される。
ジスタ１０５，１０７の基板効果係数が増加し、出力回
路１０４の利得が低下する。初段ソースフォロワを例に
取り、以下説明する。初段ソースフォロワの利得は数
１，数２で表される。
【００１３】
【数１】 Ｇ＝（ｇmD・ｒo）／（１＋ｇmD・ｒo） …（１）
【００１４】
【数２】 ｒo＝１／（ｇDD＋ｇDL＋ｇmD・η） …（２） ここでｇmDはドライバトランジスタ１０５の相互コンダ
クタンス、ｒo は初段ソースフォロワの出力抵抗、ｇDD
はドライバトランジスタ１０５のドレインコンダクタン
ス、ｇDLは負荷トランジスタ１０６のドレインコンダク
タンス、ηはドライバトランジスタ１０５の基板効果係
数である。通例ｇDD、ｇDLはｇmD・ηに比べ無視できる
ほど小さいので、利得Ｇは次数３で近似できる。
クタンス、ｒo は初段ソースフォロワの出力抵抗、ｇDD
はドライバトランジスタ１０５のドレインコンダクタン
ス、ｇDLは負荷トランジスタ１０６のドレインコンダク
タンス、ηはドライバトランジスタ１０５の基板効果係
数である。通例ｇDD、ｇDLはｇmD・ηに比べ無視できる
ほど小さいので、利得Ｇは次数３で近似できる。
【００１５】
【数３】 Ｇ＝１／（１＋η） …（３） 基板効果係数ηはチャネル下空乏層端１０部分の不純物
濃度の平方根に比例する。従来構造では上述のようにｐ
型二重ウェル２６のピーク濃度を１０17から１０18／cm
3 程度とする必要があり、その場合基板効果係数ηは１
程度の値となり、利得Ｇは０.５ 程度の値となる。以上
のことは次段ソースフォロワについても同様である。
濃度の平方根に比例する。従来構造では上述のようにｐ
型二重ウェル２６のピーク濃度を１０17から１０18／cm
3 程度とする必要があり、その場合基板効果係数ηは１
程度の値となり、利得Ｇは０.５ 程度の値となる。以上
のことは次段ソースフォロワについても同様である。
【００１６】
【課題を解決するための手段】本発明の目的は、出力回
路１０４のみｐ型二重ウェルの濃度を低くすることによ
り、ドライバトランジスタ１０５，１０７のドレインｎ
＋層４とｐ型二重ウェルとの接合耐圧を向上し、かつ、
ドライバトランジスタ１０５，１０７の基板効果を抑圧
し、出力回路１０４の利得を向上することにある。
路１０４のみｐ型二重ウェルの濃度を低くすることによ
り、ドライバトランジスタ１０５，１０７のドレインｎ
＋層４とｐ型二重ウェルとの接合耐圧を向上し、かつ、
ドライバトランジスタ１０５，１０７の基板効果を抑圧
し、出力回路１０４の利得を向上することにある。
【００１７】ドレインｎ＋層４には通例１５Ｖ程度の電
圧を印加する。ドレインｎ＋層４とｐ型二重ウェルとの
接合耐圧を１５Ｖ以上にするためには、出力回路１０４
部分のｐ型二重ウェルの濃度は６×１０16／cm3 以下に
すれば良い。しかし、出力回路１０４部のｐ型二重ウェ
ル濃度をあまり低くすると、ドライバトランジスタのド
レインコンダクタンスｇDDが増大し、ｇmD・ηに対し無
視できない値となり、数１，数２により利得Ｇが低下す
る。この利得低下を防ぐためには、例えば、チャネル長
１μｍのトランジスタを用いた場合、出力回路１０４部
のｐ型二重ウェル濃度を１×１０16／cm3 以上にすれば
良い。また、基板効果係数ηを小さくするために出力回
路１０４部のドライバトランジスタ１０５，１０７のｐ
型二重ウェル及びｐ−−ウェルが動作時に空乏化するた
めには、例えばｐ型二重ウェルの深さが０.６μｍの
時、ｐ−二重ウェル濃度を１×１０16から３×１０16／
cm3に設定すればよい。
圧を印加する。ドレインｎ＋層４とｐ型二重ウェルとの
接合耐圧を１５Ｖ以上にするためには、出力回路１０４
部分のｐ型二重ウェルの濃度は６×１０16／cm3 以下に
すれば良い。しかし、出力回路１０４部のｐ型二重ウェ
ル濃度をあまり低くすると、ドライバトランジスタのド
レインコンダクタンスｇDDが増大し、ｇmD・ηに対し無
視できない値となり、数１，数２により利得Ｇが低下す
る。この利得低下を防ぐためには、例えば、チャネル長
１μｍのトランジスタを用いた場合、出力回路１０４部
のｐ型二重ウェル濃度を１×１０16／cm3 以上にすれば
良い。また、基板効果係数ηを小さくするために出力回
路１０４部のドライバトランジスタ１０５，１０７のｐ
型二重ウェル及びｐ−−ウェルが動作時に空乏化するた
めには、例えばｐ型二重ウェルの深さが０.６μｍの
時、ｐ−二重ウェル濃度を１×１０16から３×１０16／
cm3に設定すればよい。
【００１８】
【作用】出力回路１０４部のｐ型二重ウェル濃度を上記
濃度範囲、１×１０16から６×１０16／cm3 に設定する
ことにより、ドライバトランジスタ１０５，１０７のド
レインｎ＋層４とｐ型二重ウェルとの接合耐圧を１５Ｖ
以上とすることができ、同時に動作時に出力回路部のｐ
型二重ウェル及びｐ−−ウェルを空乏化し、ドライバト
ランジスタ１０５，１０７のチャネル下空乏層端９がｎ
−基板１にまで達し、基板効果係数ηを抑圧し、出力回
路１０４の利得Ｇを向上することができる。この効果は
出力回路１０４だけでなく、他の周辺回路に使用してい
るトランジスタにも有効である。さらに、駆動回路や信
号処理回路を同一チップ上に設ける場合も同様である。
濃度範囲、１×１０16から６×１０16／cm3 に設定する
ことにより、ドライバトランジスタ１０５，１０７のド
レインｎ＋層４とｐ型二重ウェルとの接合耐圧を１５Ｖ
以上とすることができ、同時に動作時に出力回路部のｐ
型二重ウェル及びｐ−−ウェルを空乏化し、ドライバト
ランジスタ１０５，１０７のチャネル下空乏層端９がｎ
−基板１にまで達し、基板効果係数ηを抑圧し、出力回
路１０４の利得Ｇを向上することができる。この効果は
出力回路１０４だけでなく、他の周辺回路に使用してい
るトランジスタにも有効である。さらに、駆動回路や信
号処理回路を同一チップ上に設ける場合も同様である。
【００１９】
【実施例】図１，図２に本発明の第一の実施例を示す。
図１において、３はｐ型二重ウェル２６よりも濃度が低
いｐ−二重ウェルである。
図１において、３はｐ型二重ウェル２６よりも濃度が低
いｐ−二重ウェルである。
【００２０】図２は図１の製法を示す図である。同図
（ａ），（ｃ）は垂直ＣＣＤ１０２の図７のＢ−Ｂ′部
の断面を、同図（ｂ），（ｄ）は出力回路１０４のドラ
イバトランジスタ１０５の図８のＢ−Ｂ′部の断面を表
す図である。まず、ｎ−基板１上にｐ−−ウェル２をイ
オン打ち込みと熱拡散により形成する。次に出力回路１
０４部分をホトレジストで覆い、垂直ＣＣＤ１０２及び
ホトダイオード１０１部分にのみ、縦型オーバーフロー
ドレインの動作を低電圧で行うためのｎ−−層２１をイ
オン打ち込みと熱拡散により形成する。さらに、ホトレ
ジストを除去した後、新たにホトレジストを形成し、パ
ンチスルー読み出しを容易に行うためのｎ−層２２をイ
オン打ち込みと熱拡散により形成する。
（ａ），（ｃ）は垂直ＣＣＤ１０２の図７のＢ−Ｂ′部
の断面を、同図（ｂ），（ｄ）は出力回路１０４のドラ
イバトランジスタ１０５の図８のＢ−Ｂ′部の断面を表
す図である。まず、ｎ−基板１上にｐ−−ウェル２をイ
オン打ち込みと熱拡散により形成する。次に出力回路１
０４部分をホトレジストで覆い、垂直ＣＣＤ１０２及び
ホトダイオード１０１部分にのみ、縦型オーバーフロー
ドレインの動作を低電圧で行うためのｎ−−層２１をイ
オン打ち込みと熱拡散により形成する。さらに、ホトレ
ジストを除去した後、新たにホトレジストを形成し、パ
ンチスルー読み出しを容易に行うためのｎ−層２２をイ
オン打ち込みと熱拡散により形成する。
【００２１】次に、ホトレジストを除去し、Ｓｉ3Ｎ4２
４と新たなホトレジスト形成した後、ホトダイオードを
構成するｎ層２３をリンイオン打ち込みにより形成す
る。さらに、ホトレジストを除去した後、新たにホトレ
ジスト２５を形成し、Ｓｉ3Ｎ４２４とホトレジスト２
５をマスクにして、垂直ＣＣＤ１０２と出力回路１０４
にｐ−二重ウェル３をボロンイオン打ち込みで形成する
（図２（ａ），（ｂ））。この後、ホトレジスト２５を
除去し、出力回路１０４とホトダイオード１０１部分に
ホトレジスト２８を形成し、Ｓｉ３Ｎ4２４とホトレジ
スト２８をマスクにして垂直ＣＣＤ１０２部分にのみ、
スメア抑圧のためのｐ型二重ウェル２６，垂直ＣＣＤの
チャネルとなるｎ層２７を砒素イオン打ち込み及び熱拡
散で形成する（図２（ｃ），（ｄ））。
４と新たなホトレジスト形成した後、ホトダイオードを
構成するｎ層２３をリンイオン打ち込みにより形成す
る。さらに、ホトレジストを除去した後、新たにホトレ
ジスト２５を形成し、Ｓｉ3Ｎ４２４とホトレジスト２
５をマスクにして、垂直ＣＣＤ１０２と出力回路１０４
にｐ−二重ウェル３をボロンイオン打ち込みで形成する
（図２（ａ），（ｂ））。この後、ホトレジスト２５を
除去し、出力回路１０４とホトダイオード１０１部分に
ホトレジスト２８を形成し、Ｓｉ３Ｎ4２４とホトレジ
スト２８をマスクにして垂直ＣＣＤ１０２部分にのみ、
スメア抑圧のためのｐ型二重ウェル２６，垂直ＣＣＤの
チャネルとなるｎ層２７を砒素イオン打ち込み及び熱拡
散で形成する（図２（ｃ），（ｄ））。
【００２２】次にホトレジスト２８とＳｉ3Ｎ4２４を除
去した後新たにホトレジストを形成し、ホトダイオード
を構成するｎ層２３と垂直ＣＣＤのチャネルとなるｎ層
２６との間の読み出し電圧を調整するためのｐ−層３２
をイオン打ち込み及び熱拡散により形成する。その後は
通常のプロセスにより図１に示す構造を形成する。な
お、ｐ−ウェルを空乏化し、利得Ｇを向上する方法は特
開平4−357873 号公報にドライバトランジスタ部のｐ−
ウェルを負荷トランジスタのｐウェルに比べて深く形成
する方法が提案されているが、上記方法はそれに比べて
プロセスが簡易であるという利点を持つ。
去した後新たにホトレジストを形成し、ホトダイオード
を構成するｎ層２３と垂直ＣＣＤのチャネルとなるｎ層
２６との間の読み出し電圧を調整するためのｐ−層３２
をイオン打ち込み及び熱拡散により形成する。その後は
通常のプロセスにより図１に示す構造を形成する。な
お、ｐ−ウェルを空乏化し、利得Ｇを向上する方法は特
開平4−357873 号公報にドライバトランジスタ部のｐ−
ウェルを負荷トランジスタのｐウェルに比べて深く形成
する方法が提案されているが、上記方法はそれに比べて
プロセスが簡易であるという利点を持つ。
【００２３】上記方法により形成したドライバトランジ
スタのしきい値電圧の基板バイアス依存性を図３に示
す。同図（ａ）が測定時の回路構成、同図（ｂ）が測定
結果である。ｐ−二重ウェル３の濃度は３×１０16／cm
3、基板深さは０.６μｍである。図３（ｂ）より、基板
バイアスＶBB≦−４Ｖでは曲線の傾きが小さくなり基板
効果が抑圧されている。この時、基板効果係数ηは０.
０４ であり、ソースフォロワの利得Ｇは約０.９ であ
る。
スタのしきい値電圧の基板バイアス依存性を図３に示
す。同図（ａ）が測定時の回路構成、同図（ｂ）が測定
結果である。ｐ−二重ウェル３の濃度は３×１０16／cm
3、基板深さは０.６μｍである。図３（ｂ）より、基板
バイアスＶBB≦−４Ｖでは曲線の傾きが小さくなり基板
効果が抑圧されている。この時、基板効果係数ηは０.
０４ であり、ソースフォロワの利得Ｇは約０.９ であ
る。
【００２４】なお、本実施例では出力回路のｐ−二重ウ
ェル３を垂直ＣＣＤ１０２と出力回路１０４に形成した
後、さらに垂直ＣＣＤ１０２部にｐ型二重ウェル２６を
ボロンの付加打ち込みにより形成したが、垂直ＣＣＤ１
０２のｐ型二重ウェル２６と出力回路のｐ−二重ウェル
３を別々のイオン打ち込みで形成しても良い。
ェル３を垂直ＣＣＤ１０２と出力回路１０４に形成した
後、さらに垂直ＣＣＤ１０２部にｐ型二重ウェル２６を
ボロンの付加打ち込みにより形成したが、垂直ＣＣＤ１
０２のｐ型二重ウェル２６と出力回路のｐ−二重ウェル
３を別々のイオン打ち込みで形成しても良い。
【００２５】また、ｐ型層の表面濃度が前述の範囲にあ
れば、出力回路１０４部のｐ−二重ウェル３と垂直ＣＣ
Ｄ１０２部のｐ型二重ウェル２６の深さを同一とする必
要はない。
れば、出力回路１０４部のｐ−二重ウェル３と垂直ＣＣ
Ｄ１０２部のｐ型二重ウェル２６の深さを同一とする必
要はない。
【００２６】図４に本発明の第二の実施例を示す。本実
施例では図１のｐ−二重ウェル３をホトダイオードを構
成するｎ層２３と垂直ＣＣＤのチャネルとなるｎ層２７
との間の読み出し電圧を調整するためのｐ−層３２と兼
用した例である。本実施例によれば、上記の兼用により
ホト工程を減らすことができる。
施例では図１のｐ−二重ウェル３をホトダイオードを構
成するｎ層２３と垂直ＣＣＤのチャネルとなるｎ層２７
との間の読み出し電圧を調整するためのｐ−層３２と兼
用した例である。本実施例によれば、上記の兼用により
ホト工程を減らすことができる。
【００２７】図５に本発明の第三の実施例を示す。本実
施例では縦型オーバーフロードレインの動作を低電圧で
行うためのｎ−−層２１を出力回路１０４にも形成した
ものである。この際、表面近傍のｐ−二重ウェル３の濃
度をドレインｎ＋層４との接合耐圧を１５Ｖ以上にでき
る最大の６×１０16／cm3 に設定している。この結果、
接合耐圧を許容値以上にしたまま、ドレインコンダクタ
ンスの増加を抑圧し、かつ、深いｎ−−層２１によりチ
ャネル下空乏層端１０をｎ−基板１にまで到達させるこ
とにより、出力回路１０４の利得Ｇをほぼ１とできる。
施例では縦型オーバーフロードレインの動作を低電圧で
行うためのｎ−−層２１を出力回路１０４にも形成した
ものである。この際、表面近傍のｐ−二重ウェル３の濃
度をドレインｎ＋層４との接合耐圧を１５Ｖ以上にでき
る最大の６×１０16／cm3 に設定している。この結果、
接合耐圧を許容値以上にしたまま、ドレインコンダクタ
ンスの増加を抑圧し、かつ、深いｎ−−層２１によりチ
ャネル下空乏層端１０をｎ−基板１にまで到達させるこ
とにより、出力回路１０４の利得Ｇをほぼ１とできる。
【００２８】図６に本発明の第四の実施例を示す。本実
施例ではパンチスルー読み出しを容易に行うためのｎ−
層２２を出力回路にも形成したものである。本構造でも
ｐ−二重ウェル３の濃度をドレインｎ＋層４との接合耐
圧が確保できる最大の６×１０16／cm3 に設定する。こ
の結果、第三の実施例と同様の効果を得ることができ
る。
施例ではパンチスルー読み出しを容易に行うためのｎ−
層２２を出力回路にも形成したものである。本構造でも
ｐ−二重ウェル３の濃度をドレインｎ＋層４との接合耐
圧が確保できる最大の６×１０16／cm3 に設定する。こ
の結果、第三の実施例と同様の効果を得ることができ
る。
【００２９】なお、第三，第四の実施例において、空乏
層をｎ−基板１まで到達させるためにｐ−二重ウェル３
下に形成するｎ型層は必ずしもホトダイオード１０１部
と同一でなくても良い。
層をｎ−基板１まで到達させるためにｐ−二重ウェル３
下に形成するｎ型層は必ずしもホトダイオード１０１部
と同一でなくても良い。
【００３０】また、第一から第四の実施例では出力回路
のトランジスタについて述べたが、本発明は保護回路他
トランジスタを構成素子とする他の駆動回路や内蔵した
信号処理回路などの周辺回路部に用いるトランジスタに
も適用できる。。また、本実施例ではＩＬ−ＣＣＤの場
合を述べたが、本発明は１９８２年テレビジョン学会全
国大会予稿集 第３５頁から第３６頁（１９８２）に記
載のＦＩＴ−ＣＣＤ，及びアイ・エス・エス・シー・シ
ー ダイジェスト オブ テクニカル ペーパーズ第１
００頁から第１０１頁（１９８５）（ISSCC DIGEST OF
TECHNICALPAPERS, ｐ.１００−ｐ.１０１（１９８
５））に記載のＣＳＤ、及びアイ・エス・エス・シー・
シー ダイジェスト オブ テクニカル ペーパーズ第
１０６頁から第１０７頁（１９８７）(ISSCC DIGEST OF
TECHNICAL PAPERS, ｐ.１０６−ｐ.１０７（１９８
７)）に記載のＬＡ−ＣＣＤなどのＩＬ−ＣＣＤを基本
とするすべての素子に適用できる。
のトランジスタについて述べたが、本発明は保護回路他
トランジスタを構成素子とする他の駆動回路や内蔵した
信号処理回路などの周辺回路部に用いるトランジスタに
も適用できる。。また、本実施例ではＩＬ−ＣＣＤの場
合を述べたが、本発明は１９８２年テレビジョン学会全
国大会予稿集 第３５頁から第３６頁（１９８２）に記
載のＦＩＴ−ＣＣＤ，及びアイ・エス・エス・シー・シ
ー ダイジェスト オブ テクニカル ペーパーズ第１
００頁から第１０１頁（１９８５）（ISSCC DIGEST OF
TECHNICALPAPERS, ｐ.１００−ｐ.１０１（１９８
５））に記載のＣＳＤ、及びアイ・エス・エス・シー・
シー ダイジェスト オブ テクニカル ペーパーズ第
１０６頁から第１０７頁（１９８７）(ISSCC DIGEST OF
TECHNICAL PAPERS, ｐ.１０６−ｐ.１０７（１９８
７)）に記載のＬＡ−ＣＣＤなどのＩＬ−ＣＣＤを基本
とするすべての素子に適用できる。
【００３１】
【発明の効果】本発明によれば、出力回路及び周辺回路
のドレインｎ＋層における接合耐圧を向上できる。ま
た、出力回路のウェルを空乏化させることによりトラン
ジスタの基板効果を抑圧し、出力回路の利得を向上させ
ることができる。
のドレインｎ＋層における接合耐圧を向上できる。ま
た、出力回路のウェルを空乏化させることによりトラン
ジスタの基板効果を抑圧し、出力回路の利得を向上させ
ることができる。
【図１】本発明の第一の実施例を示す素子の断面図。
【図２】図１の製法を示す説明図。
【図３】本発明の効果を示す説明図。
【図４】本発明の第二の実施例を示す素子の断面図。
【図５】本発明の第三の実施例を示す素子の断面図。
【図６】本発明の第四の実施例を示す素子の断面図。
【図７】従来の電荷転送型固体撮像素子の素子構成を示
す平面図。
す平面図。
【図８】出力回路図。
【図９】図７のＡ−Ａ′部の断面図。
【図１０】図８のＣ−Ｃ′部の断面図。
１…ｎ−型基板、２…ｐ−−ウェル、３…ｐ−二重ウェ
ル、４…ドレインｎ＋層、５…ソースｎ＋層、６…ゲー
ト電極、７…ゲート絶縁膜、８…トランジスタのチャネ
ル、９…トランジスタが動作時に形成される空乏層、１
０…トランジスタのチャネル下空乏層下端。
ル、４…ドレインｎ＋層、５…ソースｎ＋層、６…ゲー
ト電極、７…ゲート絶縁膜、８…トランジスタのチャネ
ル、９…トランジスタが動作時に形成される空乏層、１
０…トランジスタのチャネル下空乏層下端。
Claims (6)
- 【請求項１】第一の第一導電型の半導体層内に、二次元
的に配置された第一の第二導電型層よりなる光電変換素
子層と、前記光電変換素子層間に配置された第二の第二
導電型層よりなるチャネル層と前記チャネル層を囲む第
二の第一導電型層と該チャネル層上の複数のゲート電極
からなる電荷転送素子と、前記ゲート電極と前記ゲート
電極の両側に形成された第三の第二導電型層よりなるド
レイン及びソース領域を有する複数のＭＯＳトランジス
タからなる固体撮像素子において、前記ＭＯＳトランジ
スタの少なくとも一つが前記ドレイン、ソース領域の接
合面の濃度が前記チャネル層を囲む第二の第一導電型層
の前記チャネル層の接合面における濃度より低濃度であ
るような第三の第一導電型層内に設けられたことを特徴
とする固体撮像素子。 - 【請求項２】請求項１において、前記固体撮像素子が第
二導電型の半導体基板上に形成され、前記ＭＯＳトラン
ジスタのうち少なくとも一つのトランジスタの前記第三
の第二導電型層よりなるソース領域と前記第二導電型層
間の半導体領域が動作時に空乏化することを特徴とする
固体撮像素子。 - 【請求項３】請求項１において、前記第二導電型の光電
変換素子層と前記第二導電型のチャネル層間に読み出し
電圧調整用の第四の第一導電型層が設けられ、前記第三
の第一導電型層と読み出し電圧調整用の第四の第一導電
型層が等しい固体撮像素子。 - 【請求項４】請求項２において、前記第三の第一導電型
層と前記第一導電型の半導体基板との間に第四の第二導
電型層が設けられた固体撮像素子。 - 【請求項５】請求項４において、第一導電型基板と前記
第二導電型の光電変換素子層との間に第五の第二導電型
層が設けられ、第四の第二導電型層と該第五の第二導電
型層が等しい固体撮像素子。 - 【請求項６】請求項４において、第一導電型基板と前記
第二導電型の光電変換素子層との間に第六の第二導電型
層が設けられ、前記第六の第二導電型層と前記第二導電
型の光電変換層との間に第七の第二導電型層が設けら
れ、前記第六の第二導電型層と前記第七の第二導電型層
が等しい固体撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5219531A JPH0774336A (ja) | 1993-09-03 | 1993-09-03 | 固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5219531A JPH0774336A (ja) | 1993-09-03 | 1993-09-03 | 固体撮像素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774336A true JPH0774336A (ja) | 1995-03-17 |
Family
ID=16736946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5219531A Pending JPH0774336A (ja) | 1993-09-03 | 1993-09-03 | 固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774336A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008141737A (ja) * | 2006-11-07 | 2008-06-19 | Nippon Signal Co Ltd:The | 電荷検出装置 |
| WO2012021146A1 (en) | 2010-08-09 | 2012-02-16 | H & C Scientific Resources International, LLC | Ionic liquid flame retardants |
| JPWO2010073520A1 (ja) * | 2008-12-26 | 2012-06-07 | パナソニック株式会社 | 固体撮像デバイスおよびその製造方法 |
-
1993
- 1993-09-03 JP JP5219531A patent/JPH0774336A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008141737A (ja) * | 2006-11-07 | 2008-06-19 | Nippon Signal Co Ltd:The | 電荷検出装置 |
| JPWO2010073520A1 (ja) * | 2008-12-26 | 2012-06-07 | パナソニック株式会社 | 固体撮像デバイスおよびその製造方法 |
| JP5820979B2 (ja) * | 2008-12-26 | 2015-11-24 | パナソニックＩｐマネジメント株式会社 | 固体撮像デバイス |
| WO2012021146A1 (en) | 2010-08-09 | 2012-02-16 | H & C Scientific Resources International, LLC | Ionic liquid flame retardants |
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