JP3085387B2 - 電荷移送型固体撮像素子 - Google Patents
電荷移送型固体撮像素子Info
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Landscapes
- Light Receiving Elements (AREA)
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Description
本発明はインターライン電荷移送型固体撮像素子にお
ける信号読みだし法並びに暗電流抑圧，垂直CCDの最大
転送電荷量向上，スメア抑圧，光利用率向上のため素子
構造に関する。
ける信号読みだし法並びに暗電流抑圧，垂直CCDの最大
転送電荷量向上，スメア抑圧，光利用率向上のため素子
構造に関する。
従来，家庭用ビデオカメラ等に用いられる固体撮像素
子には，インターライン電荷移送型固体撮像素子が広く
用いられている。 第５図から第７図はこのような固体撮像素子を説明す
る図で，第５図は電荷移送型固体撮像素子の素子構成を
示す平面図，第６図は第５図のＡ−Ａ′部の、従来の素
子の断面構造図，第７図は第６図の素子の製法を示す図
である。 第５図において,101は二次元状に配置された光電変換
を行うホトダイオード,102はホトダイオード101の間に
設けられた垂直CCD,103は水平CCD,104は信号電荷を検知
出力するための出力回路である。ホトダイオード101で
光電変換された信号電荷は，一括して垂直CCD102に送ら
れ，ついで一行ずつ水平CCD103に転送され，その後水平
CCD103内を順次転送され，出力回路104で電圧に変換さ
れ，素子外部に出力される。 第５図のＡ−Ａ′の断面構造を示す第６図において,1
はｎ−型基板,2はｐ−ウェル,3は縦型オーバーフロード
レインの動作を確実にするためのｎ−−型層,4は動作時
には空乏化するホトダイオードを構成するｎ型層,5は暗
電流低減のためのｐ＋層,6は垂直CCDのチャネルとなる
ｎ型層,7はスメア抑圧のため垂直CCDのチャネルとなる
ｎ型層の周りに設けられたｐ層,8は垂直CCDのゲート電
極となるポリシリコン,9は遮光のためのアルミニウム,1
2はゲート酸化膜となるSiO2である。ポリシリコン８に
高い電圧がかかると，信号電荷は半導体深部のｎ型層４
からｐ＋層５とｎ−−型層３にはさまれた接合型トラン
ジスタのチャネルとなるｎ型層４を通って，ポリシリコ
ン８の半導体表面にできるMOSトランジスタチャネルを
経て垂直CCDのチャネルｎ型層６に転送される。（図中
破線） 第７図は第６図の構造の製法を示す図である。 ｎ−−型基板１上にｐ−ウェル２とｎ−−型層３をイ
オン打ち込みと熱拡散により形成したのち,SiO211上に
パターン形成したSi3N410をマスクとしてボロンＢをイ
オン打ち込みすることによりＰ層７を形成し，ついで同
じSi3N410をマスクとして砒素ASをイオン打ち込みする
ことによりＮ型層６を形成する（第７図ａ）。 さらに,Si3N410を除去し新たにSiO212を形成した後に
ポリシリコン８を設け，ホトレジスト13とポリシリコン
８をマスクとしてリンＰをイオン打ち込みした後熱拡散
することによりｎ型層４を形成する（第７図ｂ）。 ついで，ポリシリコン８をマスクとしてボロンＢをイ
オン打ち込みすることによりＰ＋層５を形成する（第７
図ｃ）。 最後に，アルミニウム９を形成し，素子が完成する
（第６図）。 以上の工程により，ホトダイオードを構成するｎ型層
４と暗電流低減のためのｐ＋層５は，信号読みだし部Ａ
において垂直CCDのゲート電極となるポリシリコン８と
自己整合的に設けられる。 なお，この種の電荷移送型固体撮像素子に関するもの
には，テレビジョン学会技術報告TEBS94−４ ED 773
第19頁から第24頁（1984），及び1985年テレビジョン
学会全国大会予稿集 第49頁から第50頁（1985），及び
1984アイ・デイ・イー・エム・テクニカル・ダイジェス
ト第28頁から第31頁（1984IEDM Technichal Digest,
p.28−p.31），及び平成元年・情報関連学会連合大会予
稿集第３−65頁から第３−68頁（1989）が挙げられる。
子には，インターライン電荷移送型固体撮像素子が広く
用いられている。 第５図から第７図はこのような固体撮像素子を説明す
る図で，第５図は電荷移送型固体撮像素子の素子構成を
示す平面図，第６図は第５図のＡ−Ａ′部の、従来の素
子の断面構造図，第７図は第６図の素子の製法を示す図
である。 第５図において,101は二次元状に配置された光電変換
を行うホトダイオード,102はホトダイオード101の間に
設けられた垂直CCD,103は水平CCD,104は信号電荷を検知
出力するための出力回路である。ホトダイオード101で
光電変換された信号電荷は，一括して垂直CCD102に送ら
れ，ついで一行ずつ水平CCD103に転送され，その後水平
CCD103内を順次転送され，出力回路104で電圧に変換さ
れ，素子外部に出力される。 第５図のＡ−Ａ′の断面構造を示す第６図において,1
はｎ−型基板,2はｐ−ウェル,3は縦型オーバーフロード
レインの動作を確実にするためのｎ−−型層,4は動作時
には空乏化するホトダイオードを構成するｎ型層,5は暗
電流低減のためのｐ＋層,6は垂直CCDのチャネルとなる
ｎ型層,7はスメア抑圧のため垂直CCDのチャネルとなる
ｎ型層の周りに設けられたｐ層,8は垂直CCDのゲート電
極となるポリシリコン,9は遮光のためのアルミニウム,1
2はゲート酸化膜となるSiO2である。ポリシリコン８に
高い電圧がかかると，信号電荷は半導体深部のｎ型層４
からｐ＋層５とｎ−−型層３にはさまれた接合型トラン
ジスタのチャネルとなるｎ型層４を通って，ポリシリコ
ン８の半導体表面にできるMOSトランジスタチャネルを
経て垂直CCDのチャネルｎ型層６に転送される。（図中
破線） 第７図は第６図の構造の製法を示す図である。 ｎ−−型基板１上にｐ−ウェル２とｎ−−型層３をイ
オン打ち込みと熱拡散により形成したのち,SiO211上に
パターン形成したSi3N410をマスクとしてボロンＢをイ
オン打ち込みすることによりＰ層７を形成し，ついで同
じSi3N410をマスクとして砒素ASをイオン打ち込みする
ことによりＮ型層６を形成する（第７図ａ）。 さらに,Si3N410を除去し新たにSiO212を形成した後に
ポリシリコン８を設け，ホトレジスト13とポリシリコン
８をマスクとしてリンＰをイオン打ち込みした後熱拡散
することによりｎ型層４を形成する（第７図ｂ）。 ついで，ポリシリコン８をマスクとしてボロンＢをイ
オン打ち込みすることによりＰ＋層５を形成する（第７
図ｃ）。 最後に，アルミニウム９を形成し，素子が完成する
（第６図）。 以上の工程により，ホトダイオードを構成するｎ型層
４と暗電流低減のためのｐ＋層５は，信号読みだし部Ａ
において垂直CCDのゲート電極となるポリシリコン８と
自己整合的に設けられる。 なお，この種の電荷移送型固体撮像素子に関するもの
には，テレビジョン学会技術報告TEBS94−４ ED 773
第19頁から第24頁（1984），及び1985年テレビジョン
学会全国大会予稿集 第49頁から第50頁（1985），及び
1984アイ・デイ・イー・エム・テクニカル・ダイジェス
ト第28頁から第31頁（1984IEDM Technichal Digest,
p.28−p.31），及び平成元年・情報関連学会連合大会予
稿集第３−65頁から第３−68頁（1989）が挙げられる。
上記従来技術は，信号読みだし部のポリシリコン８下
のホトダイオードを構成するｎ型層４上にｐ＋層５を設
けることができず、暗電流が大きく，垂直CCDのチャネ
ルとなるｎ型層６が深いため垂直CCDの単位面積あたり
の転送最大電荷量が小さく，またスメア抑圧のため垂直
CCDのチャネルとなるｎ型層の周りに設けられたＰ層７
が深いためスメア抑圧能力が低く，信号読みだし部のポ
リシリコン８の長さが長く光利用率が小さいという問題
があった。 すなわち，上記従来技術では，信号電荷は半導体深部
のｎ型層４からｐ＋層５とｎ−−型層３にはさまれた接
合型トランジスタのチャネルとなるｎ型層４を通り，ポ
リシリコン８の半導体表面にできるMOSトランジスタチ
ャネルを経て垂直CCDのチャネルｎ型層６に読みだされ
る（第６図中破線）このような信号読みだしを可能とす
るためには，接合型トランジスタのチャネルとなるｎ型
層４がMOSトランジスタチャネルのできる半導体表面ま
で到達していなければならない。この結果,n型層４が半
導体表面と接する部分（第６図中Ｂ）で大きな暗電流が
生じていた。 さらに，接合型トランジスタのチャネルとなるｎ型層
４の幅Ｗが半導体深部から半導体表面にいたる経路に渡
って均一である必要がある。なぜなら，幅が狭くなれば
接合型トランジスタのチャネルに電位の山ができ，幅が
広くなれば電位の谷ができ，信号を完全に読みだ出せな
いからである。このような幅Ｗの均一性を実現するため
に，従来技術においては,n型層４とｐ＋層５は信号読み
だし部Ａにおいては垂直CCDのゲート電極となるポリシ
リコン８と自己整合的に設けられている（Lx＝０）。し
かも,n型層４は拡散係数の大きな不純物（上記例では，
ボロン）によってしか形成できない高濃度のＰ型層５を
上部に有し，空乏化電圧等の特性のばらつきを抑圧する
ためには深く形成せざるをえない。この結果，以下に示
す２つの問題が生じていた。 第１に，垂直CCDのチャネルとなるｎ型層６が深いた
め垂直CCDの単位面積あたりの転送最大電荷量が小さか
った。垂直CCDのチャネルとなるｎ型層６を浅くするこ
とにより，垂直CCDの単位面積あたりの転送最大電荷量
を大きくできることは良く知られている。しかし，ポリ
シリコン８より前に形成されるｎ型層６は，上記した自
己整合実現のためポリシリコン８より後に形成される深
いｎ型層４を形成するための熱拡散工程を経る。通例こ
のような工程を経てもｎ型層６が深くならないようにｎ
型層６を拡散係数の小さな砒素ASでｎ型層４を拡散係数
の大きなリンＰで形成するが，その拡散係数の差は２倍
程度にしかならない。しかも,n型層６はゲート酸化膜と
なるSiO212及びポリシリコン８形成のための熱工程も経
る。以上の結果，垂直CCDのチャネルとなるｎ型層６の
深さXjchはホトダイオードを構成するｎ型層４の深さXj
pDの1/2以下にすることはできず，垂直CCDの単位面積あ
たりの転送最大電荷量が小さかった。 第２に，スメア抑圧のため垂直CCDのチャネルとなる
ｎ型層の周りに設けられたｐ層７が深いためスメア抑圧
能力が低かった。スメアは光電変換された電荷が直接垂
直CCDのチャネルとなるｎ型層６に漏れ込むことにより
発生する。この漏れ込み電荷を低減するには，垂直CCD
のチャネルとなるｎ型層６の周りにできる空乏層の幅を
小さくし不要な電荷の収集領域を小さくすればよい。ｐ
層７はこのために設けられている。しかし，上記従来例
ではポリシリコン８より前に形成されるｐ層７は，上記
した自己整合実現のためポリシリコン８より後に形成さ
れる深いｎ型層４を形成するための熱拡散工程とゲート
酸化膜となるSiO212及びポリシリコン８形成のための熱
工程を経る。しかも,p型不純物（上記例では，ボロン
Ｂ）の拡散係数はｎ型層４の不純物リンＰの拡散係数と
ほぼ等しい。この結果，スメア抑圧のため垂直CCDのチ
ャネルとなるｎ型層の周りに設けられたｐ層７の深さXj
pはホトダイオードを構成するｎ型層４の深さXjpD以下
にすることができず，不要な電荷の収集領域が大きく，
スメア抑圧能力が低かった。 また，上記した信号読みだしでは，接合型トランジス
タのチャネルに電位の山ができないように，スメア抑圧
のため垂直CCDのチャネルとなるｎ型層の周りに設けら
れたｐ層７が接合型トランジスタのチャネルとなるｎ型
層４の濃度を低下させないようにしなければならない。
このために信号読みだし部のポリシリコン８の長さLG
は，スメア抑圧のため垂直CCDのチャネルとなるｎ型層
の周りに設けられたｐ層７の深さXjpより短くすること
ができず，光利用率が小さかった。 本発明の第１の目的は，ホトダイオードを構成するｎ
型層４が半導体表面まで到達している領域の面積をなく
すかもしくは小さくし暗電流を低減することにある。 本発明の第２の目的は垂直CCDのチャネルとなるｎ型
層６の深さを浅くし，垂直CCDの単位面積あたりの転送
最大電荷量を大きくすることにある。 本発明の第３の目的はスメア抑圧のため垂直CCDのチ
ャネルとなるｎ型層の周りに設けられたｐ層７の深さを
浅くし，スメア抑圧能力を向上することにある。 本発明の第４の目的は信号読みだし部のポリシリコン
８の長さLGを短くし，光利用率の向上を図ることにあ
る。
のホトダイオードを構成するｎ型層４上にｐ＋層５を設
けることができず、暗電流が大きく，垂直CCDのチャネ
ルとなるｎ型層６が深いため垂直CCDの単位面積あたり
の転送最大電荷量が小さく，またスメア抑圧のため垂直
CCDのチャネルとなるｎ型層の周りに設けられたＰ層７
が深いためスメア抑圧能力が低く，信号読みだし部のポ
リシリコン８の長さが長く光利用率が小さいという問題
があった。 すなわち，上記従来技術では，信号電荷は半導体深部
のｎ型層４からｐ＋層５とｎ−−型層３にはさまれた接
合型トランジスタのチャネルとなるｎ型層４を通り，ポ
リシリコン８の半導体表面にできるMOSトランジスタチ
ャネルを経て垂直CCDのチャネルｎ型層６に読みだされ
る（第６図中破線）このような信号読みだしを可能とす
るためには，接合型トランジスタのチャネルとなるｎ型
層４がMOSトランジスタチャネルのできる半導体表面ま
で到達していなければならない。この結果,n型層４が半
導体表面と接する部分（第６図中Ｂ）で大きな暗電流が
生じていた。 さらに，接合型トランジスタのチャネルとなるｎ型層
４の幅Ｗが半導体深部から半導体表面にいたる経路に渡
って均一である必要がある。なぜなら，幅が狭くなれば
接合型トランジスタのチャネルに電位の山ができ，幅が
広くなれば電位の谷ができ，信号を完全に読みだ出せな
いからである。このような幅Ｗの均一性を実現するため
に，従来技術においては,n型層４とｐ＋層５は信号読み
だし部Ａにおいては垂直CCDのゲート電極となるポリシ
リコン８と自己整合的に設けられている（Lx＝０）。し
かも,n型層４は拡散係数の大きな不純物（上記例では，
ボロン）によってしか形成できない高濃度のＰ型層５を
上部に有し，空乏化電圧等の特性のばらつきを抑圧する
ためには深く形成せざるをえない。この結果，以下に示
す２つの問題が生じていた。 第１に，垂直CCDのチャネルとなるｎ型層６が深いた
め垂直CCDの単位面積あたりの転送最大電荷量が小さか
った。垂直CCDのチャネルとなるｎ型層６を浅くするこ
とにより，垂直CCDの単位面積あたりの転送最大電荷量
を大きくできることは良く知られている。しかし，ポリ
シリコン８より前に形成されるｎ型層６は，上記した自
己整合実現のためポリシリコン８より後に形成される深
いｎ型層４を形成するための熱拡散工程を経る。通例こ
のような工程を経てもｎ型層６が深くならないようにｎ
型層６を拡散係数の小さな砒素ASでｎ型層４を拡散係数
の大きなリンＰで形成するが，その拡散係数の差は２倍
程度にしかならない。しかも,n型層６はゲート酸化膜と
なるSiO212及びポリシリコン８形成のための熱工程も経
る。以上の結果，垂直CCDのチャネルとなるｎ型層６の
深さXjchはホトダイオードを構成するｎ型層４の深さXj
pDの1/2以下にすることはできず，垂直CCDの単位面積あ
たりの転送最大電荷量が小さかった。 第２に，スメア抑圧のため垂直CCDのチャネルとなる
ｎ型層の周りに設けられたｐ層７が深いためスメア抑圧
能力が低かった。スメアは光電変換された電荷が直接垂
直CCDのチャネルとなるｎ型層６に漏れ込むことにより
発生する。この漏れ込み電荷を低減するには，垂直CCD
のチャネルとなるｎ型層６の周りにできる空乏層の幅を
小さくし不要な電荷の収集領域を小さくすればよい。ｐ
層７はこのために設けられている。しかし，上記従来例
ではポリシリコン８より前に形成されるｐ層７は，上記
した自己整合実現のためポリシリコン８より後に形成さ
れる深いｎ型層４を形成するための熱拡散工程とゲート
酸化膜となるSiO212及びポリシリコン８形成のための熱
工程を経る。しかも,p型不純物（上記例では，ボロン
Ｂ）の拡散係数はｎ型層４の不純物リンＰの拡散係数と
ほぼ等しい。この結果，スメア抑圧のため垂直CCDのチ
ャネルとなるｎ型層の周りに設けられたｐ層７の深さXj
pはホトダイオードを構成するｎ型層４の深さXjpD以下
にすることができず，不要な電荷の収集領域が大きく，
スメア抑圧能力が低かった。 また，上記した信号読みだしでは，接合型トランジス
タのチャネルに電位の山ができないように，スメア抑圧
のため垂直CCDのチャネルとなるｎ型層の周りに設けら
れたｐ層７が接合型トランジスタのチャネルとなるｎ型
層４の濃度を低下させないようにしなければならない。
このために信号読みだし部のポリシリコン８の長さLG
は，スメア抑圧のため垂直CCDのチャネルとなるｎ型層
の周りに設けられたｐ層７の深さXjpより短くすること
ができず，光利用率が小さかった。 本発明の第１の目的は，ホトダイオードを構成するｎ
型層４が半導体表面まで到達している領域の面積をなく
すかもしくは小さくし暗電流を低減することにある。 本発明の第２の目的は垂直CCDのチャネルとなるｎ型
層６の深さを浅くし，垂直CCDの単位面積あたりの転送
最大電荷量を大きくすることにある。 本発明の第３の目的はスメア抑圧のため垂直CCDのチ
ャネルとなるｎ型層の周りに設けられたｐ層７の深さを
浅くし，スメア抑圧能力を向上することにある。 本発明の第４の目的は信号読みだし部のポリシリコン
８の長さLGを短くし，光利用率の向上を図ることにあ
る。
上記第１から第４の目的を達成するために本発明にお
いては，ホトダイオードを構成するｎ型層４を信号読み
だし部のポリシリコン８から離して設け，ホトダイオー
ドを構成するｎ型層４と垂直CCDのチャネルとなるｎ型
層６との距離を信号読みだし部において短くするか，ホ
トダイオードを構成するｎ型層４と垂直CCDのチャネル
となるｎ型層６との間のｐ型層の濃度を信号読みだし部
において他の部分より低くすることにより，ホトダイオ
ードを構成するｎ型層４と垂直CCDのチャネルとなるｎ
型層６との間のパンチスルー電圧を信号読みだし部にお
いて他の部分より低くしたものである。 さらに，上記第１の目的を達成するために、信号読み
だし部においてもｐ＋層５をホトダイオードを構成する
ｎ型層４より広く形成したものである。 また，上記第２の目的を達成するために垂直CCDのチ
ャネルとなるｎ型層６をホトダイオードを構成するｎ型
層４より後に形成し，垂直CCDのチャネルとなるｎ型層
６の深さをホトダイオードを構成するｎ型層４の深さの
1/2以下としたものである。 また，上記第３の目的を達成するためにスメア抑圧の
ため垂直CCDのチャネルとなるｎ型層の周りに設けられ
たｐ層７をホトダイオードを構成するｎ型層４より後に
形成し，スメア抑圧のため垂直CCDのチャネルとなるｎ
型層の周りに設けられたｐ層７の深さをホトダイオード
を構成するｎ型層４の深さ以下としたものである。 また，上記第４の目的を達成するために信号読みだし
部のポリシリコン８の長さLGをスメア抑圧のため垂直CC
Dのチャネルとなるｎ型層の周りに設けられたｐ層７の
深さ以下としたものである。
いては，ホトダイオードを構成するｎ型層４を信号読み
だし部のポリシリコン８から離して設け，ホトダイオー
ドを構成するｎ型層４と垂直CCDのチャネルとなるｎ型
層６との距離を信号読みだし部において短くするか，ホ
トダイオードを構成するｎ型層４と垂直CCDのチャネル
となるｎ型層６との間のｐ型層の濃度を信号読みだし部
において他の部分より低くすることにより，ホトダイオ
ードを構成するｎ型層４と垂直CCDのチャネルとなるｎ
型層６との間のパンチスルー電圧を信号読みだし部にお
いて他の部分より低くしたものである。 さらに，上記第１の目的を達成するために、信号読み
だし部においてもｐ＋層５をホトダイオードを構成する
ｎ型層４より広く形成したものである。 また，上記第２の目的を達成するために垂直CCDのチ
ャネルとなるｎ型層６をホトダイオードを構成するｎ型
層４より後に形成し，垂直CCDのチャネルとなるｎ型層
６の深さをホトダイオードを構成するｎ型層４の深さの
1/2以下としたものである。 また，上記第３の目的を達成するためにスメア抑圧の
ため垂直CCDのチャネルとなるｎ型層の周りに設けられ
たｐ層７をホトダイオードを構成するｎ型層４より後に
形成し，スメア抑圧のため垂直CCDのチャネルとなるｎ
型層の周りに設けられたｐ層７の深さをホトダイオード
を構成するｎ型層４の深さ以下としたものである。 また，上記第４の目的を達成するために信号読みだし
部のポリシリコン８の長さLGをスメア抑圧のため垂直CC
Dのチャネルとなるｎ型層の周りに設けられたｐ層７の
深さ以下としたものである。
ホトダイオードを構成するｎ型層４を信号読みだし部
のポリシリコン８から離して設け，ホトダイオードを構
成するｎ型層４と垂直CCDのチャネルとなるｎ型層６と
の距離を信号読みだし部において短くするか，ホトダイ
オードを構成するｎ型層４と垂直CCDのチャネルとなる
ｎ型層６との間のｐ型層の濃度を信号読みだし部におい
て他の部分より低くするかにより，ホトダイオードを構
成するｎ型層４と垂直CCDのチャネルとなるｎ型層６と
の間のパンチスルー電圧を信号読みだし部において他の
部分より低くすることができる。これにより，ポリシリ
コン８に高い電圧がかかると信号電荷はホトダイオード
を構成するｎ型層４に近接する２本の垂直CCDのチャネ
ルとなるｎ型層６の一方にのみ転送されるので，垂直CC
D内で信号が混合することなくパンチスルーにより信号
読みだしができるようになる。 このようなパンチスルー読みだしでは信号電荷は垂直
CCDのチャネルとなるｎ型層６の周りにできる横方向電
界によりホトダイオードを構成するｎ型層４から垂直CC
Dのチャネルとなるｎ型層６に転送される。この結果,n
型層４からｐ＋層５とｎ−−型層３にはさまれた接合型
トランジスタのチャネルとなるｎ型層４を半導体表面に
まで到達させなくても良く，信号読みだし部においても
ｐ＋層５をホトダイオードを構成するｎ型層４の表面の
ほとんどの領域をおおうように広く形成し，暗電流を低
減できる。 さらに，接合型トランジスタのチャネルとなるｎ型層
４の幅Ｗが半導体深部から半導体表面にいたる経路に渡
って均一である必要がなくなり,n型層４とｐ＋層５は信
号読みだし部Ａにおいては垂直CCDのゲート電極となる
ポリシリコン８と自己整合的に設けなくてもよい。この
結果，垂直CCDのチャネルとなるｎ型層６をホトダイオ
ードを構成するｎ型層４形成の熱工程より後に形成し，
垂直CCDのチャネルとなるｎ型層６の深さをホトダイオ
ードを構成するｎ型層４の深さの1/2以下にすることに
より，垂直CCDの単位面積あたりの転送最大電荷量を増
加できる。 また，同様に，スメア抑圧のため垂直CCDのチャネル
となるｎ型層の周りに設けられたｐ層７をホトダイオー
ドを構成するｎ型層形成の熱工程４より後に形成し，ス
メア抑圧のため垂直CCDのチャネルとなるｎ型層の周り
に設けられたｐ＋層７の深さをホトダイオードを構成す
るｎ型層４の深さ以下とし，スメア抑圧能力を向上でき
る。 さらに，上記したパンチスルー読みだしでは接合型ト
ランジスタのチャネルとなるｎ型層４の濃度が信号読み
だし部において低下しても良く，信号読みだし部のポリ
シリコン８の長さLGがスメア抑圧のため垂直CCDのチャ
ネルとなるｎ型層の周りに設けられたｐ層７の深さより
短くでき，光利用率の向上を図ることができる。
のポリシリコン８から離して設け，ホトダイオードを構
成するｎ型層４と垂直CCDのチャネルとなるｎ型層６と
の距離を信号読みだし部において短くするか，ホトダイ
オードを構成するｎ型層４と垂直CCDのチャネルとなる
ｎ型層６との間のｐ型層の濃度を信号読みだし部におい
て他の部分より低くするかにより，ホトダイオードを構
成するｎ型層４と垂直CCDのチャネルとなるｎ型層６と
の間のパンチスルー電圧を信号読みだし部において他の
部分より低くすることができる。これにより，ポリシリ
コン８に高い電圧がかかると信号電荷はホトダイオード
を構成するｎ型層４に近接する２本の垂直CCDのチャネ
ルとなるｎ型層６の一方にのみ転送されるので，垂直CC
D内で信号が混合することなくパンチスルーにより信号
読みだしができるようになる。 このようなパンチスルー読みだしでは信号電荷は垂直
CCDのチャネルとなるｎ型層６の周りにできる横方向電
界によりホトダイオードを構成するｎ型層４から垂直CC
Dのチャネルとなるｎ型層６に転送される。この結果,n
型層４からｐ＋層５とｎ−−型層３にはさまれた接合型
トランジスタのチャネルとなるｎ型層４を半導体表面に
まで到達させなくても良く，信号読みだし部においても
ｐ＋層５をホトダイオードを構成するｎ型層４の表面の
ほとんどの領域をおおうように広く形成し，暗電流を低
減できる。 さらに，接合型トランジスタのチャネルとなるｎ型層
４の幅Ｗが半導体深部から半導体表面にいたる経路に渡
って均一である必要がなくなり,n型層４とｐ＋層５は信
号読みだし部Ａにおいては垂直CCDのゲート電極となる
ポリシリコン８と自己整合的に設けなくてもよい。この
結果，垂直CCDのチャネルとなるｎ型層６をホトダイオ
ードを構成するｎ型層４形成の熱工程より後に形成し，
垂直CCDのチャネルとなるｎ型層６の深さをホトダイオ
ードを構成するｎ型層４の深さの1/2以下にすることに
より，垂直CCDの単位面積あたりの転送最大電荷量を増
加できる。 また，同様に，スメア抑圧のため垂直CCDのチャネル
となるｎ型層の周りに設けられたｐ層７をホトダイオー
ドを構成するｎ型層形成の熱工程４より後に形成し，ス
メア抑圧のため垂直CCDのチャネルとなるｎ型層の周り
に設けられたｐ＋層７の深さをホトダイオードを構成す
るｎ型層４の深さ以下とし，スメア抑圧能力を向上でき
る。 さらに，上記したパンチスルー読みだしでは接合型ト
ランジスタのチャネルとなるｎ型層４の濃度が信号読み
だし部において低下しても良く，信号読みだし部のポリ
シリコン８の長さLGがスメア抑圧のため垂直CCDのチャ
ネルとなるｎ型層の周りに設けられたｐ層７の深さより
短くでき，光利用率の向上を図ることができる。
≪実施例１≫ 以下，本発明の一実施例を第１図から第２図により説
明する。第１図は第５図のＡ−Ａ′に対応する部分断面
構造図，第２図は第１図の素子の製法を示す図である。 第２図において,1から３は第６図と同様,23は動作時
には空乏化するホトダイオードを構成するｎ型層,24は
暗電流低減のためのｐ＋層,22は垂直CCDのチャネルとな
るｎ型層,21はスメア抑圧のため垂直CCDのチャネルとな
るｎ型層の周りに設けられたｐ層,25は垂直CCDのゲート
電極となるポリシリコン,26は遮光のためのアルミニウ
ム,27はゲート酸化膜となるSiO2である。 本実施例では，ホトダイオードを構成するｎ型層23は
信号読みだし部のポリシリコン25から離して設けられ
（Lx＞０），ホトダイオードを構成するｎ型層23と垂直
CCDのチャネルとなるｎ型層22との距離を信号読みだし
部において素子分離領域部より短くしている（Lr＜Lis
o）。また,p＋層24はポリシリコン25と自己整合的に設
けられホトダイオードを構成するｎ型層23の表面のほと
んどの領域を覆っている。 さらに，垂直CCDのチャネルとなるｎ型層22の深さは
ホトダイオードを構成するｎ型層23の深さの1/2以下（X
jch＜1/2XpD）、また、スメア抑圧のため垂直CCDのチャ
ネルとなるｎ型層の周りに設けられたｐ層21の深さは、
ホトダイオードを構成するｎ型層23の深さ以下となって
いる（Xjp＜XjpD）。 さらに，垂直CCDのゲート電極となるポリシリコン25
の長さLGを、スメア抑圧のため垂直CCDのチャネルとな
るｎ型層の周りに設けられたｐ＋層21の深さより短くし
ている（LG＜Xjp）。ポリシリコン27に高い電圧がかか
ると垂直CCDのチャネルとなるｎ型層22とホトダイオー
ドを構成するｎ型層23のあいだの読みだし部の電位の山
が垂直CCDのチャネルとなるｎ型層22からの横方向電界
により崩され，信号電荷はホトダイオードを構成するｎ
型層23から半導体深部を通り垂直CCDのチャネルとなる
ｎ型層22に転送される（図中破線）。一方，分離領域は
距離が長いため電位の山が残り，垂直CCD内で信号が混
合することはない。この後，第５図と述べたと同様な動
作により，信号が素子外部に出力される。 第２図は第１図の構造の製法を示す図である。ｎ−型
基板１上にｐ−ウェル２とｎ−−型層３をイオン打ち込
みと熱拡散により形成したのち,SiO223上にパターン形
成したSi3N431並びにホトレジスト32をマスクとしてリ
ンＰをイオン打ち込みした後熱拡散することによりｎ型
層23を形成する（第２図ａ）。さらに，ホトレジスト32
を除去し新たにホトレジスト33を形成した後Si3N431並
びにホトレジスト34をマスクにボロンＢをイオン打ち込
みすることにより，まずｐ層21を形成し，ついで砒素AS
をイオン打ち込みすることによりｎ型層22を形成する
（第２図ｂ）。 ついで，ポリシリコン25を設け，ポリシリコン25をマ
スクとしてボロンＢをイオン打ち込みすることによりｐ
＋層24を形成する。以上述べたように垂直CCDのチャネ
ルとなるｎ型層22およびスメア抑圧のため垂直CCDのチ
ャネルとなるｎ型層の周りに設けられたｐ層21はホトダ
イオードを構成するｎ型層23より後に形成される。 本実施例によれば，ホトダイオードを構成するｎ型層
23を信号読みだし部のポリシリコン25から離して設け，
ホトダイオードを構成するｎ型層23と垂直CCDのチャネ
ルとなるｎ型層22との距離を信号読みだし部において短
くすることにより，ホトダイオードを構成するｎ型層23
と垂直CCDのチャネルとなるｎ型層22との間のパンチス
ルー電圧を信号読みだし部において他の部分より低くす
ることができき，信号電荷は垂直CCD内で信号が混合す
ることなくパンチスルーにより信号読みだしができるよ
うになる。 また，信号読みだし部においてもｐ＋信号24をホトダ
イオードを構成するｎ型層23の表面のほとんどの領域を
おおうように広く形成し暗電流を低減できる。さらに，
垂直CCDのチャネルとなるｎ型層22をホトダイオードを
構成するｎ型層23形成の熱工程より後に形成し，垂直CC
Dのチャネルとなるｎ型層22の深さをホトダイオードを
構成するｎ型層23の深さの1/2以下にすることにより，
垂直CCDの単位面積あたりの転送最大電荷量を増加でき
る。 また，スメア抑圧のため垂直CCDのチャネルとなるｎ
型層の周りに設けられたｐ層21をホトダイオードを構成
するｎ型層23形成の熱工程より後に形成し，スメア抑圧
のため垂直CCDのチャネルとなるｎ型層の周りに設けら
れたｐ層21の深さをホトダイオードを構成するｎ型層23
の深さ以下とし，スメア抑圧能力を向上できる。さら
に，垂直CCDのゲート電極となるポリシリコン25の長さL
Gをスメア抑圧のため垂直CCDのチャネルとなるｎ型層の
周りに設けられたｐ層21の深さより短くし光利用率を向
上できる。 なお，本実施例ではホトダイオードを構成するｎ型層
23と垂直CCDのチャネルとなるｎ型層22との距離をナイ
トライド31の幅により決めることにより，パンチスルー
電圧のばらつきを低減できる。 ≪実施例２≫ 以下，本発明の第２の実施例を第３図から第４図によ
り説明する。第３図は第５図のＡ−Ａ′に対応する部分
の断面構造図，第４図は第３図の素子の製法を示す図で
ある。 第３図において,1から3,21から27は第６図と同様であ
る。41は分離領域のパンチスルー電圧を読みだし部より
高くするためのｐ層である。 上記ｐ層41は，第４図に示すように，第２図と同様の
製法によりポリシリコン25までを形成したのちポリシリ
コン25とホトレジスト42をマスクとしてボロンを分離領
域に打ち込むことに形成できる。 本実施例では,p層41によりホトダイオードを構成する
ｎ型層23と垂直CCDのチャネルとなるｎ型層22との間の
パンチスルー電圧を信号読みだし部において他の部分よ
り低くすることができ，信号電荷は垂直CCD内で信号が
混合することなくパンチスルーにより信号読みだしがで
きるようになる。 上記ｐ層41はポリシリコン25を形成する直前に形成し
てもよい。さらに，読みだし部にｎ型層を設けても同様
な効果が得られる。なお，以上の実施例ではｎ−型基板
１上にｐ−ウェル２とｎ−−型層３を設けた例を述べた
が、本発明は基板構造に依らず実施できる。すなわち,n
−−型層３がなくてもよいし，基板をｐ型としてもよ
い。 また，以上の実施例では信号電荷が電子の場合を述べ
たが，正孔であっても本発明は同様に適用できる。この
場合は，すべての不純物層の極性を逆にすればよい。 さらに，本発明は，第１導電型の半導体基板上に，第
２導電型の光電変換素子層を二次元状に配置し，第２導
電型のチャネル層と該チャネル層上の複数のゲート電極
からなる電荷移送素子を該光電変換素子間に設けた固体
撮像素子であれば，その素子構造に依らず同様に実施で
きる。このような素子構成としてはフレームインターラ
イン電荷移送型固体撮像素子，チャージスィープ電荷移
送型固体撮像素子が挙げられる。
明する。第１図は第５図のＡ−Ａ′に対応する部分断面
構造図，第２図は第１図の素子の製法を示す図である。 第２図において,1から３は第６図と同様,23は動作時
には空乏化するホトダイオードを構成するｎ型層,24は
暗電流低減のためのｐ＋層,22は垂直CCDのチャネルとな
るｎ型層,21はスメア抑圧のため垂直CCDのチャネルとな
るｎ型層の周りに設けられたｐ層,25は垂直CCDのゲート
電極となるポリシリコン,26は遮光のためのアルミニウ
ム,27はゲート酸化膜となるSiO2である。 本実施例では，ホトダイオードを構成するｎ型層23は
信号読みだし部のポリシリコン25から離して設けられ
（Lx＞０），ホトダイオードを構成するｎ型層23と垂直
CCDのチャネルとなるｎ型層22との距離を信号読みだし
部において素子分離領域部より短くしている（Lr＜Lis
o）。また,p＋層24はポリシリコン25と自己整合的に設
けられホトダイオードを構成するｎ型層23の表面のほと
んどの領域を覆っている。 さらに，垂直CCDのチャネルとなるｎ型層22の深さは
ホトダイオードを構成するｎ型層23の深さの1/2以下（X
jch＜1/2XpD）、また、スメア抑圧のため垂直CCDのチャ
ネルとなるｎ型層の周りに設けられたｐ層21の深さは、
ホトダイオードを構成するｎ型層23の深さ以下となって
いる（Xjp＜XjpD）。 さらに，垂直CCDのゲート電極となるポリシリコン25
の長さLGを、スメア抑圧のため垂直CCDのチャネルとな
るｎ型層の周りに設けられたｐ＋層21の深さより短くし
ている（LG＜Xjp）。ポリシリコン27に高い電圧がかか
ると垂直CCDのチャネルとなるｎ型層22とホトダイオー
ドを構成するｎ型層23のあいだの読みだし部の電位の山
が垂直CCDのチャネルとなるｎ型層22からの横方向電界
により崩され，信号電荷はホトダイオードを構成するｎ
型層23から半導体深部を通り垂直CCDのチャネルとなる
ｎ型層22に転送される（図中破線）。一方，分離領域は
距離が長いため電位の山が残り，垂直CCD内で信号が混
合することはない。この後，第５図と述べたと同様な動
作により，信号が素子外部に出力される。 第２図は第１図の構造の製法を示す図である。ｎ−型
基板１上にｐ−ウェル２とｎ−−型層３をイオン打ち込
みと熱拡散により形成したのち,SiO223上にパターン形
成したSi3N431並びにホトレジスト32をマスクとしてリ
ンＰをイオン打ち込みした後熱拡散することによりｎ型
層23を形成する（第２図ａ）。さらに，ホトレジスト32
を除去し新たにホトレジスト33を形成した後Si3N431並
びにホトレジスト34をマスクにボロンＢをイオン打ち込
みすることにより，まずｐ層21を形成し，ついで砒素AS
をイオン打ち込みすることによりｎ型層22を形成する
（第２図ｂ）。 ついで，ポリシリコン25を設け，ポリシリコン25をマ
スクとしてボロンＢをイオン打ち込みすることによりｐ
＋層24を形成する。以上述べたように垂直CCDのチャネ
ルとなるｎ型層22およびスメア抑圧のため垂直CCDのチ
ャネルとなるｎ型層の周りに設けられたｐ層21はホトダ
イオードを構成するｎ型層23より後に形成される。 本実施例によれば，ホトダイオードを構成するｎ型層
23を信号読みだし部のポリシリコン25から離して設け，
ホトダイオードを構成するｎ型層23と垂直CCDのチャネ
ルとなるｎ型層22との距離を信号読みだし部において短
くすることにより，ホトダイオードを構成するｎ型層23
と垂直CCDのチャネルとなるｎ型層22との間のパンチス
ルー電圧を信号読みだし部において他の部分より低くす
ることができき，信号電荷は垂直CCD内で信号が混合す
ることなくパンチスルーにより信号読みだしができるよ
うになる。 また，信号読みだし部においてもｐ＋信号24をホトダ
イオードを構成するｎ型層23の表面のほとんどの領域を
おおうように広く形成し暗電流を低減できる。さらに，
垂直CCDのチャネルとなるｎ型層22をホトダイオードを
構成するｎ型層23形成の熱工程より後に形成し，垂直CC
Dのチャネルとなるｎ型層22の深さをホトダイオードを
構成するｎ型層23の深さの1/2以下にすることにより，
垂直CCDの単位面積あたりの転送最大電荷量を増加でき
る。 また，スメア抑圧のため垂直CCDのチャネルとなるｎ
型層の周りに設けられたｐ層21をホトダイオードを構成
するｎ型層23形成の熱工程より後に形成し，スメア抑圧
のため垂直CCDのチャネルとなるｎ型層の周りに設けら
れたｐ層21の深さをホトダイオードを構成するｎ型層23
の深さ以下とし，スメア抑圧能力を向上できる。さら
に，垂直CCDのゲート電極となるポリシリコン25の長さL
Gをスメア抑圧のため垂直CCDのチャネルとなるｎ型層の
周りに設けられたｐ層21の深さより短くし光利用率を向
上できる。 なお，本実施例ではホトダイオードを構成するｎ型層
23と垂直CCDのチャネルとなるｎ型層22との距離をナイ
トライド31の幅により決めることにより，パンチスルー
電圧のばらつきを低減できる。 ≪実施例２≫ 以下，本発明の第２の実施例を第３図から第４図によ
り説明する。第３図は第５図のＡ−Ａ′に対応する部分
の断面構造図，第４図は第３図の素子の製法を示す図で
ある。 第３図において,1から3,21から27は第６図と同様であ
る。41は分離領域のパンチスルー電圧を読みだし部より
高くするためのｐ層である。 上記ｐ層41は，第４図に示すように，第２図と同様の
製法によりポリシリコン25までを形成したのちポリシリ
コン25とホトレジスト42をマスクとしてボロンを分離領
域に打ち込むことに形成できる。 本実施例では,p層41によりホトダイオードを構成する
ｎ型層23と垂直CCDのチャネルとなるｎ型層22との間の
パンチスルー電圧を信号読みだし部において他の部分よ
り低くすることができ，信号電荷は垂直CCD内で信号が
混合することなくパンチスルーにより信号読みだしがで
きるようになる。 上記ｐ層41はポリシリコン25を形成する直前に形成し
てもよい。さらに，読みだし部にｎ型層を設けても同様
な効果が得られる。なお，以上の実施例ではｎ−型基板
１上にｐ−ウェル２とｎ−−型層３を設けた例を述べた
が、本発明は基板構造に依らず実施できる。すなわち,n
−−型層３がなくてもよいし，基板をｐ型としてもよ
い。 また，以上の実施例では信号電荷が電子の場合を述べ
たが，正孔であっても本発明は同様に適用できる。この
場合は，すべての不純物層の極性を逆にすればよい。 さらに，本発明は，第１導電型の半導体基板上に，第
２導電型の光電変換素子層を二次元状に配置し，第２導
電型のチャネル層と該チャネル層上の複数のゲート電極
からなる電荷移送素子を該光電変換素子間に設けた固体
撮像素子であれば，その素子構造に依らず同様に実施で
きる。このような素子構成としてはフレームインターラ
イン電荷移送型固体撮像素子，チャージスィープ電荷移
送型固体撮像素子が挙げられる。
本発明によれば，垂直CCD内で信号が混合することな
くパンチスルーにより信号読みだしが出来るようにな
り，信号読みだし部においてもｐ＋層をホトダイオード
を構成するｎ型層の表面のほとんどの領域をおおうよう
に広く形成し暗電流を低減できる。さらに，垂直CCDの
チャネルとなるｎ型層６の深さを従来の1/1.5から1/2以
下に出来，垂直CCDの単位面積あたりの転送最大電荷量
を増加できる。また，同様にスメア抑圧のため垂直CCD
のチャネルとなるｎ型層の周りに設けられたｐ層７を従
来の1/1.5から1/2以下に出来スメア抑圧能力を向上出来
る。さらに，垂直CCDのゲート電極となるポリシリコン2
5の長さLGを1/3から1/4以下に出来，光利用率を向上で
きる。
くパンチスルーにより信号読みだしが出来るようにな
り，信号読みだし部においてもｐ＋層をホトダイオード
を構成するｎ型層の表面のほとんどの領域をおおうよう
に広く形成し暗電流を低減できる。さらに，垂直CCDの
チャネルとなるｎ型層６の深さを従来の1/1.5から1/2以
下に出来，垂直CCDの単位面積あたりの転送最大電荷量
を増加できる。また，同様にスメア抑圧のため垂直CCD
のチャネルとなるｎ型層の周りに設けられたｐ層７を従
来の1/1.5から1/2以下に出来スメア抑圧能力を向上出来
る。さらに，垂直CCDのゲート電極となるポリシリコン2
5の長さLGを1/3から1/4以下に出来，光利用率を向上で
きる。
第１図，第３図は本発明の一実施例の素子の断面構造
図，第２図は第１図の素子の製法を示す断面図，第４図
は第３図の素子の製法を示す断面図，第５図は従来の電
荷移送型固体撮像素子の素子構成を示す平面図，第６図
は従来例の素子の断面構造図，第７図は第６図の素子の
製法を示す断面図である。 符号の説明 １……ｎ−型基板,2……ｐ−ウェル,3……ｎ−−層,21
……スメア抑圧のためのｐ層,22……垂直CCDのチャネル
となるｎ型層,23……ホトダイオードｎ型層,24……暗電
流低減の用ｐ＋層,25……垂直CCDゲート電極ポリシリコ
ン,26……遮光アルミニウム,27……ゲート酸化膜SiO2,L
x……信号読みだし部のｎ型層23とポリシリコン25の距
離,Lr……信号読みだし部のｎ型層23とｎ型層22との距
離,Liso……分離領域のｎ型層23とｎ型層22との距離,Xj
ch……ｎ型層22の深さ,XjpD……ｎ型層23の深さ,Xjp…
…ｐ層21の深さ,LG……読みだし部ポリシリコン25の長
さ,31……Si3N4,32,34,42……ホトレジスト,33……Si
O2,41……分離領域のｐ型層,p……リン,As……砒素,B…
…ボロン
図，第２図は第１図の素子の製法を示す断面図，第４図
は第３図の素子の製法を示す断面図，第５図は従来の電
荷移送型固体撮像素子の素子構成を示す平面図，第６図
は従来例の素子の断面構造図，第７図は第６図の素子の
製法を示す断面図である。 符号の説明 １……ｎ−型基板,2……ｐ−ウェル,3……ｎ−−層,21
……スメア抑圧のためのｐ層,22……垂直CCDのチャネル
となるｎ型層,23……ホトダイオードｎ型層,24……暗電
流低減の用ｐ＋層,25……垂直CCDゲート電極ポリシリコ
ン,26……遮光アルミニウム,27……ゲート酸化膜SiO2,L
x……信号読みだし部のｎ型層23とポリシリコン25の距
離,Lr……信号読みだし部のｎ型層23とｎ型層22との距
離,Liso……分離領域のｎ型層23とｎ型層22との距離,Xj
ch……ｎ型層22の深さ,XjpD……ｎ型層23の深さ,Xjp…
…ｐ層21の深さ,LG……読みだし部ポリシリコン25の長
さ,31……Si3N4,32,34,42……ホトレジスト,33……Si
O2,41……分離領域のｐ型層,p……リン,As……砒素,B…
…ボロン
フロントページの続き (72)発明者 田中 治彦 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立中央研究所内 (56)参考文献 特開 昭63−142858（ＪＰ，Ａ) 特開 昭62−291961（ＪＰ，Ａ) 特開 平１−232761（ＪＰ，Ａ) 特開 昭64−46379（ＪＰ，Ａ) 特開 平３−261172（ＪＰ，Ａ) 特開 平１−255274（ＪＰ，Ａ) 特開 平２−122564（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/148 H01L 31/10 H04N 5/335
Claims (8)
- 【請求項１】半導体基板上に導電型を決定する不純物の
導入により形成された、第１導電型を呈する光電変換素
子構成層、上記第１導電型を呈するチャネル層、および
上記光電変換素子層上に配置された上記第１導電型と反
対導電型の第２導電型を呈する暗電流低減層と、上記チ
ャネル層上に絶縁膜を介して配置されたゲート電極を有
する電荷移送型固体撮像素子において、上記ゲート電極
への電圧印加により、上記光電変換素子構成層と上記チ
ャネル層の間に、上記半導体基板の内部を通りかつ上記
半導体基板中の上記第２導電型を呈する部分を通るよう
に発生するパンチスルーを利用して、上記光電変換素子
構成層から上記チャネル層への信号読み出しを行うこと
を特徴とする電荷移送型固体撮像素子。 - 【請求項２】半導体基板上に導電型を決定する不純物の
導入により形成された、２次元状に配置された第１導電
型を呈する光電変換素子構成層、および該光電変換素子
層の間に配置された第１導電型を呈するチャネル層と、
上記チャネル層上に絶縁膜を介して配置されたゲート電
極を有する電荷移送型固体撮像素子において、上記光電
変換素子構成層と上記チャネル層の間に、上記半導体基
板の上記第２導電型を呈する部分を通るようにパンチス
ルーを発生させるためのパンチスルー電圧は、上記チャ
ネル層に隣接する２つの上記光電変換素子構成層のうち
の一方のパンチスルー電圧の方が、他方のパンチスルー
電圧より高く、かつ上記他方の上記光電変換素子構成層
から上記パンチスルーにより信号が読み出されることを
特徴とする電荷移送型固体撮像素子。 - 【請求項３】上記光電変換素子構成層と上記チャネル層
との距離は、上記一方の上記光電変換素子構成層の距離
の方が、上記他方の上記光電変換素子構成層の距離より
長いことを特徴とする請求項２記載の電荷移送型固体撮
像素子。 - 【請求項４】上記半導体基板の上記第２導電型を呈する
上記部分の不純物濃度は、上記一方の上記光電変換素子
構成層と上記チャネル層との間の上記部分の方が、上記
他方の上記光電変換素子構成層と上記チャネル層との間
の上記部分より濃いことを特徴とする請求項２記載の電
荷移送型固体撮像素子。 - 【請求項５】上記光電変換素子構成層は信号読み出し部
を含め完全に上記半導体基板内に埋め込まれ、かつ上記
第１導電型と反対導電型の第２導電型を呈する半導体層
で平面的に完全に覆われていることを特徴とする請求項
１乃至４のいずれか一項に記載の電荷移送型固体撮像素
子。 - 【請求項６】上記チャネル層の周りに設けられた上記半
導体層より高濃度の上記第２導電型を呈するスメア抑圧
層を有し、該スメア抑圧層の底面は上記光電変換素子構
成層の底面より浅いことを特徴とする請求項１乃至４の
いずれか一項に記載の電荷移送型固体撮像素子。 - 【請求項７】第１導電型の半導体基板上に導電型を決定
する不純物の導入により形成された、上記第１導電型と
は反対導電型の第２導電型を呈する半導体層、該半導体
層内に配置された上記第１導電型を呈する光電変換素子
構成層および該光電変換素子構成層とは平面的な重なり
を持たない上記第１導電型を呈するチャネル層、および
該チャネル層の周りに設けられた上記半導体層より高濃
度の上記第２導電型を呈するスメア抑圧層と、上記チャ
ネル層上に絶縁膜を介して配置されたゲート電極を有す
る電荷移送型固体撮像素子において、上記ゲート電極の
読み出し部のゲートの長さ方向の距離は、上記スメア抑
圧層の深さ方向の距離より短いことを特徴とする電荷移
送型固体撮像素子。 - 【請求項８】上記チャネル層と上記絶縁膜の界面を基準
として測ったとき、上記チャネル層の深さは上記光電変
換素子構成層の深さの1/2以下であることを特徴とする
請求項１乃至７のいずれか一項に記載の電荷移送型固体
撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02090306A JP3085387B2 (ja) | 1990-04-06 | 1990-04-06 | 電荷移送型固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02090306A JP3085387B2 (ja) | 1990-04-06 | 1990-04-06 | 電荷移送型固体撮像素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03289173A JPH03289173A (ja) | 1991-12-19 |
| JP3085387B2 true JP3085387B2 (ja) | 2000-09-04 |
Family
ID=13994857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02090306A Expired - Lifetime JP3085387B2 (ja) | 1990-04-06 | 1990-04-06 | 電荷移送型固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3085387B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07161958A (ja) * | 1993-12-09 | 1995-06-23 | Nec Corp | 固体撮像装置 |
| US6127697A (en) * | 1997-11-14 | 2000-10-03 | Eastman Kodak Company | CMOS image sensor |
| JP2001345437A (ja) * | 2000-06-02 | 2001-12-14 | Sony Corp | 固体撮像素子及びその製造方法 |
-
1990
- 1990-04-06 JP JP02090306A patent/JP3085387B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03289173A (ja) | 1991-12-19 |
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