JPH06296004A - 固体撮像素子 - Google Patents
固体撮像素子Info
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- JPH06296004A JPH06296004A JP5080448A JP8044893A JPH06296004A JP H06296004 A JPH06296004 A JP H06296004A JP 5080448 A JP5080448 A JP 5080448A JP 8044893 A JP8044893 A JP 8044893A JP H06296004 A JPH06296004 A JP H06296004A
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- type
- gate electrode
- solid
- photodiode
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Abstract
(57)【要約】
【目的】 本発明は浅いＰ+拡散層で光電変換領域と垂
直ＣＣＤ領域を分離する固体撮像素子のｐｎ接合耐圧を
向上するのに好適な固体撮像素子を提供することを目的
とする。 【構成】 第１導電型の半導体基板１の主表面領域に設
けられた該半導体基板１と逆の第２導電型のウェル拡散
層２内に形成された光電変換素子の拡散層３と電荷結合
素子のチャンネルであるＮ型層５とＰ型２重ウェル拡散
層４とゲート酸化膜１０の上に形成された該光電変換素
子からの信号読み出し動作と該電荷結合素子の電荷転送
動作を兼ねるゲート電極６および絶縁膜７より構成され
る固体撮像素子において、該電荷結合素子のチャンネル
である拡散層５と接する該光電変換素子の第２導電型拡
散層８の不純物濃度を該光電変換素子表面に形成される
第２導電型拡散層９の不純物濃度よりも低くした。
直ＣＣＤ領域を分離する固体撮像素子のｐｎ接合耐圧を
向上するのに好適な固体撮像素子を提供することを目的
とする。 【構成】 第１導電型の半導体基板１の主表面領域に設
けられた該半導体基板１と逆の第２導電型のウェル拡散
層２内に形成された光電変換素子の拡散層３と電荷結合
素子のチャンネルであるＮ型層５とＰ型２重ウェル拡散
層４とゲート酸化膜１０の上に形成された該光電変換素
子からの信号読み出し動作と該電荷結合素子の電荷転送
動作を兼ねるゲート電極６および絶縁膜７より構成され
る固体撮像素子において、該電荷結合素子のチャンネル
である拡散層５と接する該光電変換素子の第２導電型拡
散層８の不純物濃度を該光電変換素子表面に形成される
第２導電型拡散層９の不純物濃度よりも低くした。
Description
【０００１】
【産業上の利用分野】本発明は電荷結合素子（チャージ
カップルド デバイス、以下ＣＣＤと略す）型固体撮
像素子に関する。
カップルド デバイス、以下ＣＣＤと略す）型固体撮
像素子に関する。
【０００２】
【従来の技術】従来、浅い拡散層でホトダイオード領域
と垂直ＣＣＤ領域を分離するＣＣＤ型固体撮像素子につ
いては特開平３−１０１１６４に記載されている。
と垂直ＣＣＤ領域を分離するＣＣＤ型固体撮像素子につ
いては特開平３−１０１１６４に記載されている。
【０００３】図２（ａ）〜（ｃ）はアイソレーション用
の浅い拡散層を有するＣＣＤ型固体撮像素子の従来の製
造方法の一例を示す、工程順に配置した半導体チップの
断面図である。まず、図２（ａ）に示すように、例えば
Ｎ型基板３１からなるシリコン基板表面にホトダイオー
ドとなる部分だけ拡散深さの浅いＰ型ウェル層３２を形
成する。これはホトダイオードにおいて過剰に発生した
信号電荷をＮ型基板３１に捨てるためである。次にＰ型
ウェル層３２表面にホトダイオードとなるＮ型層３３と
垂直ＣＣＤとなるＮ型層３５を、マスクを用いてイオン
打込み・拡散を行ない、順次形成する。次に、図２
（ｂ）に示すように、ゲート酸化膜４０を介して垂直Ｃ
ＣＤの電荷転送パルスを加える電極となる３００ｎｍ膜
厚のリンドープされたポリシリコン膜からなるゲート電
極４１および絶縁膜４２を形成する。次に、図２（ｃ）
に示すように、所望の部分にはホトレジスト膜を形成し
（図示せず）、前記ホトレジスト膜とゲート電極４１及
び絶縁膜４２をマスクにしてＰ型不純物（例えばボロ
ン）をイオン注入し、アイソレーション用の拡散層であ
るＰ+層３６を浅く形成する。ここで、アイソレーショ
ン用のＰ+層３６の形成をゲート電極４１の形成の後に
することにより、Ｐ+層３６が熱工程により深くまで拡
散してしまうことなく、浅く形成することができる。な
お、本工程の後で通常のＭＯＳプロセスを用いてホトダ
イオード以外の領域にアルミ遮光膜を形成する（図示せ
ず）。
の浅い拡散層を有するＣＣＤ型固体撮像素子の従来の製
造方法の一例を示す、工程順に配置した半導体チップの
断面図である。まず、図２（ａ）に示すように、例えば
Ｎ型基板３１からなるシリコン基板表面にホトダイオー
ドとなる部分だけ拡散深さの浅いＰ型ウェル層３２を形
成する。これはホトダイオードにおいて過剰に発生した
信号電荷をＮ型基板３１に捨てるためである。次にＰ型
ウェル層３２表面にホトダイオードとなるＮ型層３３と
垂直ＣＣＤとなるＮ型層３５を、マスクを用いてイオン
打込み・拡散を行ない、順次形成する。次に、図２
（ｂ）に示すように、ゲート酸化膜４０を介して垂直Ｃ
ＣＤの電荷転送パルスを加える電極となる３００ｎｍ膜
厚のリンドープされたポリシリコン膜からなるゲート電
極４１および絶縁膜４２を形成する。次に、図２（ｃ）
に示すように、所望の部分にはホトレジスト膜を形成し
（図示せず）、前記ホトレジスト膜とゲート電極４１及
び絶縁膜４２をマスクにしてＰ型不純物（例えばボロ
ン）をイオン注入し、アイソレーション用の拡散層であ
るＰ+層３６を浅く形成する。ここで、アイソレーショ
ン用のＰ+層３６の形成をゲート電極４１の形成の後に
することにより、Ｐ+層３６が熱工程により深くまで拡
散してしまうことなく、浅く形成することができる。な
お、本工程の後で通常のＭＯＳプロセスを用いてホトダ
イオード以外の領域にアルミ遮光膜を形成する（図示せ
ず）。
【０００４】
【発明が解決しようとする課題】上記従来技術において
は、アイソレーション用の拡散層である高濃度Ｐ+層が
直接、垂直ＣＣＤとなるＮ型層と接していた。このた
め、前記Ｐ+Ｎ接合部の接合耐圧が低いという問題があ
った。
は、アイソレーション用の拡散層である高濃度Ｐ+層が
直接、垂直ＣＣＤとなるＮ型層と接していた。このた
め、前記Ｐ+Ｎ接合部の接合耐圧が低いという問題があ
った。
【０００５】本発明の目的は、接合耐圧が高く、かつア
イソレーション用の浅い拡散層を有する固体撮像素子を
提供することである。
イソレーション用の浅い拡散層を有する固体撮像素子を
提供することである。
【０００６】
【課題を解決するための手段】上記目的は、半導体基板
に形成された表面に第２導電型の第１の不純物層（Ｐ+
層）を有する光電変換素子のアレイ並びに該光電変換素
子からの信号を読み出すためのゲート電極と該第２導電
型と逆の第１導電型の第２の不純物層（ｎ層）からなる
チャンネルで構成される電荷結合素子を有する固体撮像
素子において、上記第１の不純物層の不純物濃度を上記
第２の不純物層と接する領域に、上記第１の不純物層よ
りも低濃度で、かつ第２導電型の第３の不純物層を設け
ることにより達成される。
に形成された表面に第２導電型の第１の不純物層（Ｐ+
層）を有する光電変換素子のアレイ並びに該光電変換素
子からの信号を読み出すためのゲート電極と該第２導電
型と逆の第１導電型の第２の不純物層（ｎ層）からなる
チャンネルで構成される電荷結合素子を有する固体撮像
素子において、上記第１の不純物層の不純物濃度を上記
第２の不純物層と接する領域に、上記第１の不純物層よ
りも低濃度で、かつ第２導電型の第３の不純物層を設け
ることにより達成される。
【０００７】
【作用】アイソレーション用の高濃度Ｐ+層と垂直ＣＣ
Ｄのｎ型チャネル層とが、該高濃度Ｐ+層の濃度よりも
低い濃度を有するＰ層を介して接触するので耐圧が向上
する。特に、アイソレーション用の高濃度Ｐ+層におい
て、垂直ＣＣＤのチャンネルとなるＮ型層と接する部分
を０．１μｍ〜０．２μｍ幅のＰ型層で形成し、かつ該
Ｐ型層のイオン打ち込み量を前記高濃度Ｐ+層の不純物
濃度よりも低い、５×１０12〜１×１０13／cm2程度と
することにより、より効果的にＰ+Ｎ接合部の接合耐圧
を向上することができる。
Ｄのｎ型チャネル層とが、該高濃度Ｐ+層の濃度よりも
低い濃度を有するＰ層を介して接触するので耐圧が向上
する。特に、アイソレーション用の高濃度Ｐ+層におい
て、垂直ＣＣＤのチャンネルとなるＮ型層と接する部分
を０．１μｍ〜０．２μｍ幅のＰ型層で形成し、かつ該
Ｐ型層のイオン打ち込み量を前記高濃度Ｐ+層の不純物
濃度よりも低い、５×１０12〜１×１０13／cm2程度と
することにより、より効果的にＰ+Ｎ接合部の接合耐圧
を向上することができる。
【０００８】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。図１は本発明の一実施例を示すＣＣＤ型固体撮像素
子の画素部の断面図である。本実施例が図２（ｃ）に示
す従来のＣＣＤ型固体撮像素子と異なるのは、ホトダイ
オードの表面に形成された高濃度Ｐ+層９が該高濃度Ｐ+
層９の不純物濃度よりも濃度が低いＰ+層８を介して垂
直ＣＣＤのチャンネルとなるＮ型層５と接していること
にある。このため、アイソレーション用の高濃度Ｐ+層
と垂直ＣＣＤのＮ型層との接合部の空乏層の伸びが拡が
り、前記接合部の接合耐圧を向上することができる。す
なわち、本実施例によりＰ+Ｎ接合耐圧が向上した、浅
いＰ+層で素子分離を行なう固体撮像素子を提供するこ
とができる。
る。図１は本発明の一実施例を示すＣＣＤ型固体撮像素
子の画素部の断面図である。本実施例が図２（ｃ）に示
す従来のＣＣＤ型固体撮像素子と異なるのは、ホトダイ
オードの表面に形成された高濃度Ｐ+層９が該高濃度Ｐ+
層９の不純物濃度よりも濃度が低いＰ+層８を介して垂
直ＣＣＤのチャンネルとなるＮ型層５と接していること
にある。このため、アイソレーション用の高濃度Ｐ+層
と垂直ＣＣＤのＮ型層との接合部の空乏層の伸びが拡が
り、前記接合部の接合耐圧を向上することができる。す
なわち、本実施例によりＰ+Ｎ接合耐圧が向上した、浅
いＰ+層で素子分離を行なう固体撮像素子を提供するこ
とができる。
【０００９】図３（ａ）〜（ｇ）は本発明の第１の実施
例の製造方法を示す工程順に配置した半導体チップの断
面図である。例えばＮ型基板１からなるシリコン基板表
面に拡散深さが均一なＰ型ウェル層２を形成し、その後
ホトダイオードとなるＮ型層３と垂直ＣＣＤを構成する
Ｐ型層４及びＮ型層５を形成し（図３（ａ））、ついで
ゲート酸化膜１０を介してゲート電極６および絶縁膜７
を形成する（図３（ｂ））。この後で、ゲート電極６及
び絶縁膜７をマスクにして第１のＰ型不純物（例えばボ
ロン）を１０13／cm2程度イオン注入し自己整合的にＰ+
層８を浅く形成する（図３（ｃ））。次に、ポリシリコ
ン膜を厚さ４００ｎｍ程度堆積し、リンドープを行な
い、ついで異方性エッチングを行ないゲート電極６の側
面に絶縁膜７を介して０．１μｍ幅のサイドウォール１
２−１，１２−２を形成する（図３（ｄ））。次に、ホ
トダイオードから垂直ＣＣＤのＮ型層５に信号電荷を読
み出すための読み出し領域以外の領域にホトレジスト膜
を形成し、該ホトレジスト膜をマスクにしてサイドウォ
ール１２−１を除去し、ついでウェットエッチで前記ホ
トレジスト膜も除去する（図３（ｅ））。次に、サイド
ウォール１２−２とゲート電極６及び絶縁膜７をマスク
にして第２のＰ型不純物（例えばボロン）を１０13／cm
2程度イオン注入し自己整合的にＰ+層９を形成する（図
３（ｆ））。次に、サイドウォール１２−２をウェット
エッチで除去する（図３（ｇ）)。なお、本工程の後で
通常のＭＯＳプロセスを用いてホトダイオード以外の領
域にアルミ遮光膜を形成する（図示せず）。本実施例に
より、垂直ＣＣＤのＮ型層と接するＰ型層の不純物濃度
がホトダイオード表面に形成されるＰ+層の不純物濃度
の０．５倍に形成される。このため、０．１μｍ幅のＰ
型層の形成により、Ｐ+Ｎ接合耐圧を２Ｖ程度向上でき
る。また、本実施例によれば、サイドウォール除去後に
アルミ遮光膜を形成するため、アルミ遮光膜と垂直ＣＣ
Ｄ拡散層との距離が短くなり、アルミ遮光膜下に漏れ込
むスメア雑音を低減することができる。
例の製造方法を示す工程順に配置した半導体チップの断
面図である。例えばＮ型基板１からなるシリコン基板表
面に拡散深さが均一なＰ型ウェル層２を形成し、その後
ホトダイオードとなるＮ型層３と垂直ＣＣＤを構成する
Ｐ型層４及びＮ型層５を形成し（図３（ａ））、ついで
ゲート酸化膜１０を介してゲート電極６および絶縁膜７
を形成する（図３（ｂ））。この後で、ゲート電極６及
び絶縁膜７をマスクにして第１のＰ型不純物（例えばボ
ロン）を１０13／cm2程度イオン注入し自己整合的にＰ+
層８を浅く形成する（図３（ｃ））。次に、ポリシリコ
ン膜を厚さ４００ｎｍ程度堆積し、リンドープを行な
い、ついで異方性エッチングを行ないゲート電極６の側
面に絶縁膜７を介して０．１μｍ幅のサイドウォール１
２−１，１２−２を形成する（図３（ｄ））。次に、ホ
トダイオードから垂直ＣＣＤのＮ型層５に信号電荷を読
み出すための読み出し領域以外の領域にホトレジスト膜
を形成し、該ホトレジスト膜をマスクにしてサイドウォ
ール１２−１を除去し、ついでウェットエッチで前記ホ
トレジスト膜も除去する（図３（ｅ））。次に、サイド
ウォール１２−２とゲート電極６及び絶縁膜７をマスク
にして第２のＰ型不純物（例えばボロン）を１０13／cm
2程度イオン注入し自己整合的にＰ+層９を形成する（図
３（ｆ））。次に、サイドウォール１２−２をウェット
エッチで除去する（図３（ｇ）)。なお、本工程の後で
通常のＭＯＳプロセスを用いてホトダイオード以外の領
域にアルミ遮光膜を形成する（図示せず）。本実施例に
より、垂直ＣＣＤのＮ型層と接するＰ型層の不純物濃度
がホトダイオード表面に形成されるＰ+層の不純物濃度
の０．５倍に形成される。このため、０．１μｍ幅のＰ
型層の形成により、Ｐ+Ｎ接合耐圧を２Ｖ程度向上でき
る。また、本実施例によれば、サイドウォール除去後に
アルミ遮光膜を形成するため、アルミ遮光膜と垂直ＣＣ
Ｄ拡散層との距離が短くなり、アルミ遮光膜下に漏れ込
むスメア雑音を低減することができる。
【００１０】図４（ａ）〜（ｄ）は本発明の第２の実施
例の製造方法を示す工程順に配置した半導体チップの断
面図である。ここで、図４（ａ）〜（ｄ）の工程は、本
発明の第１の実施例の製造方法における図３（ａ），
（ｂ）を参照して説明した工程の後に続いて行なうもの
である。すなわち、図３（ｂ）の工程の後で、ポリシリ
コン膜を厚さ４００ｎｍ程度堆積し、リンドープを行な
い、ついで異方性エッチングを行ないゲート電極６の側
面に絶縁膜７を介してサイドウォール１２−１，１２−
２を形成する（図４（ａ））。次に、ホトダイオードか
ら垂直ＣＣＤのＮ型層５に信号電荷を読み出すための読
み出し領域以外の領域にホトレジスト膜を形成し、該ホ
トレジスト膜をマスクにしてサイドウォール１２−１を
除去し、ついでウェットエッチで前記ホトレジスト膜も
除去する（図４（ｂ））。次に、サイドウォール１２−
２とゲート電極６及び絶縁膜７をマスクにしてＰ型不純
物（例えばボロン）を１０13／cm2程度イオン注入し自
己整合的にＰ+層２０を形成する（図４（ｃ））。ここ
で、サイドウォールの幅がなだらかに上方へ向かって小
さくなっているので、Ｐ+層２０の不純物濃度プロファ
イルはサイドウォール１２−２直下近辺でゲート電極６
へ向かって減少する傾斜を持つことになる。次に、サイ
ドウォール１２−２をウェットエッチで除去する（図４
（ｄ）)。なお、本工程の後で通常のＭＯＳプロセスを
用いてホトダイオード以外の領域にアルミ遮光膜を形成
する（図示せず）。本実施例により、ホトダイオード領
域と垂直ＣＣＤ領域を分離する浅いＰ+層を有する固体
撮像素子において、このアイソレーション用Ｐ+層の濃
度分布が垂直ＣＣＤとなるＮ型層に向かってなだらかな
濃度分布となるため、Ｐ+Ｎ接合部の接合耐圧を向上す
ることができる。
例の製造方法を示す工程順に配置した半導体チップの断
面図である。ここで、図４（ａ）〜（ｄ）の工程は、本
発明の第１の実施例の製造方法における図３（ａ），
（ｂ）を参照して説明した工程の後に続いて行なうもの
である。すなわち、図３（ｂ）の工程の後で、ポリシリ
コン膜を厚さ４００ｎｍ程度堆積し、リンドープを行な
い、ついで異方性エッチングを行ないゲート電極６の側
面に絶縁膜７を介してサイドウォール１２−１，１２−
２を形成する（図４（ａ））。次に、ホトダイオードか
ら垂直ＣＣＤのＮ型層５に信号電荷を読み出すための読
み出し領域以外の領域にホトレジスト膜を形成し、該ホ
トレジスト膜をマスクにしてサイドウォール１２−１を
除去し、ついでウェットエッチで前記ホトレジスト膜も
除去する（図４（ｂ））。次に、サイドウォール１２−
２とゲート電極６及び絶縁膜７をマスクにしてＰ型不純
物（例えばボロン）を１０13／cm2程度イオン注入し自
己整合的にＰ+層２０を形成する（図４（ｃ））。ここ
で、サイドウォールの幅がなだらかに上方へ向かって小
さくなっているので、Ｐ+層２０の不純物濃度プロファ
イルはサイドウォール１２−２直下近辺でゲート電極６
へ向かって減少する傾斜を持つことになる。次に、サイ
ドウォール１２−２をウェットエッチで除去する（図４
（ｄ）)。なお、本工程の後で通常のＭＯＳプロセスを
用いてホトダイオード以外の領域にアルミ遮光膜を形成
する（図示せず）。本実施例により、ホトダイオード領
域と垂直ＣＣＤ領域を分離する浅いＰ+層を有する固体
撮像素子において、このアイソレーション用Ｐ+層の濃
度分布が垂直ＣＣＤとなるＮ型層に向かってなだらかな
濃度分布となるため、Ｐ+Ｎ接合部の接合耐圧を向上す
ることができる。
【００１１】図５（ａ）〜（ｄ）は本発明の第３の実施
例の製造方法を示す工程順に配置した半導体チップの断
面図である。第２の実施例の製造方法を示す工程と同様
に、ホトダイオードとなるＮ型層３と垂直ＣＣＤのＮ型
層５およびＰ型層４を形成し、ゲート酸化膜１０を介し
てゲート電極６および絶縁膜７を形成する（図５
（ａ））。次に、本発明の第２の実施例の製造方法にお
ける図４（ａ）を参照して説明した工程と同様に、ゲー
ト電極６の側面に絶縁膜７を介してサイドウォール１２
−１，１２−２を形成する（図５（ｂ））。次にゲート
電極６及びサイドウォール１２−１，１２−２をマスク
にしてＰ型不純物（例えばボロン）をイオン注入し自己
整合的にＰ+層２０を形成する（図５（ｃ））。次にサ
イドウォール１２−１，１２−２をウェットエッチで除
去する（図５（ｄ））。なお、本工程の後で通常のＭＯ
Ｓプロセスを用いてホトダイオード以外の領域にアルミ
遮光膜を形成する（図示せず）。本実施例によれば、新
たにホトレジスト膜を形成せず、ゲート電極およびゲー
ト電極の側面に形成された両端のサイドウォールをマス
クにイオン注入を行う。このため、前記イオン注入によ
りホトダイオード表面を覆うＰ+層も同時に形成するこ
とができる。また、垂直ＣＣＤ表面の周辺全体が素子分
離構造を有するＣＣＤ型撮像素子（たとえば、特開平３
−２８９１７３に記載のパンチスルー読み出し動作の撮
像素子）の製造方法にも適用できる。
例の製造方法を示す工程順に配置した半導体チップの断
面図である。第２の実施例の製造方法を示す工程と同様
に、ホトダイオードとなるＮ型層３と垂直ＣＣＤのＮ型
層５およびＰ型層４を形成し、ゲート酸化膜１０を介し
てゲート電極６および絶縁膜７を形成する（図５
（ａ））。次に、本発明の第２の実施例の製造方法にお
ける図４（ａ）を参照して説明した工程と同様に、ゲー
ト電極６の側面に絶縁膜７を介してサイドウォール１２
−１，１２−２を形成する（図５（ｂ））。次にゲート
電極６及びサイドウォール１２−１，１２−２をマスク
にしてＰ型不純物（例えばボロン）をイオン注入し自己
整合的にＰ+層２０を形成する（図５（ｃ））。次にサ
イドウォール１２−１，１２−２をウェットエッチで除
去する（図５（ｄ））。なお、本工程の後で通常のＭＯ
Ｓプロセスを用いてホトダイオード以外の領域にアルミ
遮光膜を形成する（図示せず）。本実施例によれば、新
たにホトレジスト膜を形成せず、ゲート電極およびゲー
ト電極の側面に形成された両端のサイドウォールをマス
クにイオン注入を行う。このため、前記イオン注入によ
りホトダイオード表面を覆うＰ+層も同時に形成するこ
とができる。また、垂直ＣＣＤ表面の周辺全体が素子分
離構造を有するＣＣＤ型撮像素子（たとえば、特開平３
−２８９１７３に記載のパンチスルー読み出し動作の撮
像素子）の製造方法にも適用できる。
【００１２】なお、以上の実施例においては、受光部は
接合ダイオードを用いた場合についての実施例を説明し
たが、接合ダイオードの代わりにＭＯＳダイオードや光
導電膜を用いた場合に本発明を実施しても本発明の効果
を発揮できることは明らかである。また、サイドウォー
ルの形成においてポリシリコン膜を適用した場合の実施
例について説明したが、ポリシリコン膜以外の物質でサ
イドウォールを形成しても本発明の効果を発揮できるこ
とは明らかである。
接合ダイオードを用いた場合についての実施例を説明し
たが、接合ダイオードの代わりにＭＯＳダイオードや光
導電膜を用いた場合に本発明を実施しても本発明の効果
を発揮できることは明らかである。また、サイドウォー
ルの形成においてポリシリコン膜を適用した場合の実施
例について説明したが、ポリシリコン膜以外の物質でサ
イドウォールを形成しても本発明の効果を発揮できるこ
とは明らかである。
【００１３】
【発明の効果】以上説明したように本発明は、垂直ＣＣ
ＤのＮ型層と接するＰ+層の不純物濃度をホトダイオー
ド表面に形成されるＰ+層の不純物濃度よりも低く形成
する。これにより、浅いＰ+層で素子分離を行なう固体
撮像素子のＰ+Ｎ接合部の接合耐圧を向上できる。
ＤのＮ型層と接するＰ+層の不純物濃度をホトダイオー
ド表面に形成されるＰ+層の不純物濃度よりも低く形成
する。これにより、浅いＰ+層で素子分離を行なう固体
撮像素子のＰ+Ｎ接合部の接合耐圧を向上できる。
【図１】本発明の一実施例のＣＣＤ型固体撮像素子の画
素部の断面図。
素部の断面図。
【図２】（ａ）〜（ｃ）は従来例を示す工程図。
【図３】（ａ）〜（ｇ）は本発明の第１の実施例の製造
方法を示す工程図。
方法を示す工程図。
【図４】（ａ）〜（ｄ）は本発明の第２の実施例の製造
方法を示す工程図。
方法を示す工程図。
【図５】（ａ）〜（ｄ）は本発明の第３の実施例の製造
方法を示す工程図。
方法を示す工程図。
【符号の説明】 １，３１…Ｎ型半導体基板、２，３２…Ｐ型ウェル層、
３，３３…Ｎ型層（ホトダイオード用）、４…Ｐ型層、
５，３５…Ｎ型層（垂直ＣＣＤチャネル用）、８，９，
２０，３６…Ｐ+層、１０，４０…ゲート酸化膜、６，
４１…ゲート電極、７，４２…絶縁膜、１２−１，１２
−２…サイドウォール。
３，３３…Ｎ型層（ホトダイオード用）、４…Ｐ型層、
５，３５…Ｎ型層（垂直ＣＣＤチャネル用）、８，９，
２０，３６…Ｐ+層、１０，４０…ゲート酸化膜、６，
４１…ゲート電極、７，４２…絶縁膜、１２−１，１２
−２…サイドウォール。
フロントページの続き (72)発明者 尾崎 俊文 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (1)
- 【請求項１】半導体基板に形成された表面に第２導電型
の第１の不純物層を有する光電変換素子のアレイ並びに
該光電変換素子からの信号を読み出すためのゲート電極
と該第２導電型と逆の第１導電型の第２の不純物層から
なるチャンネルで構成される電荷結合素子を有する固体
撮像素子において、上記第１の不純物層の不純物濃度が
上記第２の不純物層と接する領域に、上記第１の不純物
層よりも低濃度で、かつ第２導型の第３の不純物層を有
することを特徴とする固体撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5080448A JPH06296004A (ja) | 1993-04-07 | 1993-04-07 | 固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5080448A JPH06296004A (ja) | 1993-04-07 | 1993-04-07 | 固体撮像素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06296004A true JPH06296004A (ja) | 1994-10-21 |
Family
ID=13718548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5080448A Pending JPH06296004A (ja) | 1993-04-07 | 1993-04-07 | 固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06296004A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100446319B1 (ko) * | 2002-01-10 | 2004-09-01 | 주식회사 하이닉스반도체 | 이미지센서 및 그 제조 방법 |
| KR100595907B1 (ko) * | 1997-11-14 | 2006-09-07 | 이스트맨 코닥 캄파니 | 반도체이미지센서를형성하는방법과구조 |
-
1993
- 1993-04-07 JP JP5080448A patent/JPH06296004A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100595907B1 (ko) * | 1997-11-14 | 2006-09-07 | 이스트맨 코닥 캄파니 | 반도체이미지센서를형성하는방법과구조 |
| KR100446319B1 (ko) * | 2002-01-10 | 2004-09-01 | 주식회사 하이닉스반도체 | 이미지센서 및 그 제조 방법 |
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