JPWO2010073520A1 - 固体撮像デバイスおよびその製造方法 - Google Patents

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Abstract

固体撮像素子（１）は、光電変換素子を含む単位画素が行列状に形成された撮像領域（１ａ）を主面上に有している。周辺回路素子（３，４）は固体撮像素子（１）の撮像動作の制御、または、固体撮像素子（１）の映像出力の信号処理を行う。撮像領域（１ａ）は、透明材料（２）によって覆われている。周辺回路素子（３，４）は、固体撮像素子（１）の主面上における撮像領域（１ａ）以外の領域に、その主面が固体撮像素子（１）の主面と対向するように実装されている。

Description

本発明は、小型・低コストの固体撮像デバイスおよびその製造方法に関する。
近年、固体撮像デバイスとして、小型化、低消費電力化、信号処理の高速化を実現するために、例えば特許文献１では、図１０に示すように、センサブロック１５１と信号処理ブロック１５２を同一半導体基板内に構成した固体撮像装置が報告されている。またこの構成をベースとして、さらに小型化・高速化を実現するために、ＳＩＰ（System in Package）という、固体撮像素子とその周辺回路である複数のチップとを半導体モジュールとして一体に実装した形態が報告されている。
例えば特許文献２では、図１１に示すような、固体撮像素子１１２と周辺回路素子１１１とを積層実装し、固体撮像素子１１２と周辺回路素子１１１の電気的接続を積層基板１１０を介して行う、という構成が開示されている。
また、例えば特許文献３では、図１２に示すように、信号処理チップ１５３上に、裏面照射型ＣＭＯＳイメージセンサチップ１５４をマイクロバンプ１５５によって積層実装し、信号処理チップ１５３から信号の入出力を行うという構成が開示されている。
また、固体撮像デバイスではないが一般の半導体デバイスとして、特許文献４では、異なる半導体素子の主面同士を対向させて接続するＣＯＣ（Chip on Chip）技術により、小型化を実現した構成が開示されている。
特開２０００−２２４４９５号公報 特開平１１-２６１０４４号公報（第７頁、第１図） 特開２００６−４９３６１号公報 特開２００４−１４６７２８号公報（第９頁、第１図）
図１１の構成では、積層基板１１０に周辺回路素子１１１をフリップチップ実装し、この周辺回路素子１１１の裏面に固体撮像素子１１２を実装し、固体撮像素子１１２と積層基板１１０をワイヤーボンドで接続している。しかしながら近年、固体撮像素子の入出力端子数が増加してきたため、図１１のような構成では、積層基板の配線密度が高くなるため高コストになる、あるいは、多数の入出力端子のワイヤボンドの領域が必要となるためそれほど小型化ができない、といった問題が生じる。
また、特許文献４に開示されたＣＯＣ技術を固体撮像デバイスに採用した場合には、固体撮像素子に周辺回路素子を実装する際に、撮像領域にダストが乗ってしまう、あるいは、撮像領域に応力がかかってしまう、といった問題が生じる。このため、性能や歩留まりの低下を招く可能性があり、実現が困難であった。
また、図１０の構成では、同一半導体基板の中で複数種類のゲート絶縁膜のトランジスタが必要となるため、プロセスが複雑となる。また複雑な機能をもつ信号処理ブロックを同一半導体基板に搭載すると、回路間を接続する配線の数が増加するため、配線層数を増やすか、または配線が占める面積を大きくする必要がある。
しかし、配線層数を増やした場合には、光を受光するフォトダイオードから配線層最上層で決まる開口部までの距離が高くなり、斜め光がさえぎられ感度が低下するという問題が発生する。特に、画素のセルサイズ（ピッチ）が小さくなると、配線層数を増やすことのデメリットがますます大きくなる。
一方、配線が占める面積を大きくすることは、固体撮像装置のサイズ増大に直結する。例えば信号処理回路について、一般のシステムＬＳＩで使用されている５〜６層の配線層を採用した場合、トランジスタレイアウトと配線で決まるトランジスタの敷き占め率は８０％程度である。これに対して、上述の感度低下の問題を考慮して、イメージセンサで一般に使用されている３層の配線層を採用した場合には、トランジスタの敷き占め率が３０〜４０％程度に低下し、このため、信号処理回路の面積が２倍強に増大してしまう。
また、図１２の構成では、信号処理チップ１５３上にイメージセンサチップ１５４を積層実装することによって、上述したチップサイズ増大の問題に対処している。ところがこの場合、信号処理チップ１５３の回路面とイメージセンサチップ１５４の回路面とを向かい合わせて張り合わせる必要があるので、イメージセンサチップ１５４として、受光面と回路面が異なる裏面照射型イメージセンサを用いる、という複雑な構成となっている。
また、信号処理チップ１５３を基板としてイメージセンサチップ１５４を搭載しているために、一般に使用電圧の高いイメージセンサチップ１５４で使用する電圧を、信号処理チップ１５３でも受け取る必要がある。
さらには、その他のＳＩＰ構造の構成として、固体撮像素子を信号処理素子に重ねて貼り付け、固体撮像素子の基板に貫通配線を通し、マイクロバンプを用いて下側の信号処理素子に電気的に接続する例がある。ところがこの場合にも、図１２の構成と同様に、複雑な構成の固体撮像素子が必要となる。
またその他の構成では、固体撮像素子を信号処理素子に重ねて貼り付け、この両素子を回路基板上に配置し、各素子と回路基板間をワイヤボンディングし、このワイヤボンディングにより両素子間を電気的に接続する例がある。ところがこの構成では、入出力端子が微細化できず小型化に向いていない、またワイヤボンドのインピーダンスにより高速化に向いていない、という問題がある。
さらに近年では、システムＬＳＩの微細プロセス化が進み、光学サイズにより撮像領域が一義的に決定されるような固体撮像素子に対して、信号処理回路の面積は大幅に縮小している。このため、実際のデバイスでは、信号処理素子の入出力端子数によってチップサイズが決定されている、という実態がある。
前記の問題に鑑み、本発明は、撮像領域にダストや応力の影響を与えることなく、固体撮像デバイスの小型化を実現することを目的とする。
また、本発明は、前記従来の問題を解決し、固体撮像素子と信号処理素子を備えた固体撮像デバイスにおいて、より一層の小型化・低コスト化を実現することを目的とする。
本発明の一態様では、固体撮像デバイスとして、光電変換素子を含む単位画素が行列状に形成された撮像領域を主面上に有する固体撮像素子と、前記固体撮像素子の撮像動作の制御または前記固体撮像素子の映像出力の信号処理を行う周辺回路素子とを備え、前記周辺回路素子は、前記固体撮像素子の主面上における前記撮像領域以外の領域に、その主面が前記固体撮像素子の主面と対向するように貼り合わされて実装されており、前記撮像領域は透明材料によって覆われている。
この態様によると、周辺回路素子が、固体撮像素子の撮像領域以外の領域に、主面同士が対向するように貼り合わされて実装されているので、固体撮像素子と周辺回路素子との電気的接続のために積層基板やワイヤボンドが不要となるため、固体撮像デバイスの小型化および低コスト化が可能になる。また、固体撮像素子と周辺回路素子との間で、近年のバンプ形成技術の進展により、多数の入出力端子の接続が可能となるので、データ転送を並列に行うことができ、高速・低消費電力化が実現できる。さらに、固体撮像素子の撮像領域が透明材料によって覆われているため、実装する際における、撮像領域へのダストの影響を回避することができるとともに、撮像領域にかかる応力もこの透明材料によって緩和することが可能になる。
また、前記態様に係る固体撮像デバイスにおいて、前記透明材料は、前記撮像領域の表面に接着剤によって接着されているのが好ましい。これにより、実装する際における、撮像領域にかかる応力を、より効果的に緩和することが可能になる。
また、前記態様に係る固体撮像デバイスにおいて、前記固体撮像素子は、主面と裏面とを電気的に接続する貫通電極と、裏面上に形成されており、前記貫通電極と電気的に接続された接続端子とを備えているのが好ましい。これにより、固体撮像素子の裏面を基板に貼り付けるだけで、電気的接続が実現されるので、この固体撮像デバイスを例えばカメラ等に実装する場合に、その実装コストや実装体積を低減することが可能となる。
また、本発明の一態様では、固体撮像デバイスの製造方法として、光電変換素子を含む単位画素が行列状に２次元配列されてなる撮像領域を主面上に有する固体撮像素子が形成された、ウエハを準備する工程と、前記固体撮像素子の撮像領域を覆うように透明材料を設ける工程と、前記透明材料を設けた後に、前記固体撮像素子の撮像動作の制御、または、前記固体撮像素子の映像出力の信号処理を行う周辺回路素子を、前記固体撮像素子の主面上における前記撮像領域以外の領域に、その主面が前記固体撮像素子の主面と対向するように、貼り合わせて実装する工程とを備えている。
この態様によると、固体撮像素子の撮像領域を覆うように透明材料を設けた後に、周辺回路素子が、固体撮像素子の撮像領域以外の領域に、主面同士が対向するように貼り合わされて実装される。このため、実装する際における、撮像領域へのダストの影響を回避できるとともに、撮像領域にかかる応力もこの透明材料によって緩和することが可能になる。
また、本発明の一態様では、固体撮像デバイスとして、光電変換素子を含む単位画素が行列状に形成された撮像領域を主面上に有する固体撮像素子と、前記固体撮像素子の映像出力の信号処理を行う回路を主面上に有した信号処理素子とを備え、前記信号処理素子は、前記固体撮像素子の主面上における前記撮像領域以外の領域に、主面同士が対向するように貼り合わせて実装され、実装箇所において前記固体撮像素子との間に電気的経路が形成されており、前記信号処理素子と当該固体撮像デバイス外部との間の入出力は、前記電気的経路と、前記固体撮像素子の内部回路および入出力端子とを介して行われるように、構成されている。
この態様によると、信号処理素子が、固体撮像素子の撮像領域以外の領域に実装されており、かつ、実装箇所において電気的経路が形成されているので、固体撮像素子と信号処理素子との電気的接続のために、裏面照射型固体撮像素子や貫通配線構造、積層基板等の複雑な構成が不要となる。このため、固体撮像デバイスの小型化および低コスト化が可能になる。さらに、信号処理素子は、固体撮像デバイス外部との入出力は、固体撮像素子の内部回路および入出力端子を介して行われる。このため、信号処理素子において、入出力の保護回路の省略、簡素化が可能となり、また、高耐圧のトランジスタを形成する必要がなくなるので、大幅な小型化・低コスト化が実現できる。
本発明によると、周辺回路素子の実装において、撮像領域へのダストの影響を回避できるとともに撮像領域にかかる応力も緩和できるので、性能や歩留まりの低下を招くことなく、固体撮像デバイスの小型化を実現することができる。
また、本発明によると、固体撮像素子と信号処理素子を有する固体撮像デバイスのより一層の小型化・低コスト化を実現することができる。
実施の形態１に係る固体撮像デバイスの構成を示す図であり、（ａ）は平面図、（ｂ）は断面図である。 図１の固体撮像デバイスの配線図である。 実施の形態１に係る固体撮像デバイスの他の構成を示す側面図である。 実施の形態２に係る固体撮像デバイスの構成を示す図であり、（ａ）は側面図、（ｂ）は底面図である。 実施の形態３に係る、固体撮像デバイスの製造方法を示す図である。 実施の形態４に係る固体撮像デバイスの構成図であり、（ａ）は平面図、（ｂ）は断面図である。 実施の形態４に係る固体撮像デバイスの配線図である。 実施の形態５に係る固体撮像デバイスの配線図である。 実施の形態５に係る固体撮像デバイスの詳細配線図である。 従来の固体撮像デバイスの配線図である。 従来の構成例を示す図である。 従来の固体撮像デバイスの構成図である。
以下、本発明の実施の形態について、図面を用いて詳細に説明する。
（実施の形態１）
図１は実施の形態１に係る固体撮像デバイスの構成を示す図である。同図中、（ａ）は平面図、（ｂ）は（ａ）の線Ａ−Ａ’における断面図である。図１において、１は固体撮像素子としてのＣＣＤ（Charge Coupled Device）イメージセンサチップである。ＣＣＤイメージセンサチップ１は、光電変換素子と垂直ＣＣＤとで構成された単位画素が行列状に形成された撮像領域１ａを、その主面上に有している。垂直ＣＣＤは信号電荷を垂直方向に転送する。また、図示していないが、ＣＣＤイメージセンサチップ１はさらに、水平方向の電荷転送を行う水平ＣＣＤと、信号電荷を信号電圧に変換して外部に出力する検出部とを備えている。
ＣＣＤイメージセンサチップ１の撮像領域１ａは、透明材料としてのガラス２によって覆われている。ガラス２は、撮像領域１ａの表面に、接着剤７によって接着されている。また、ガラス２を接着する際に接着剤７が撮像領域１ａ以外の領域に流れ出すのを防ぐために、撮像領域１ａの周囲にダム９が形成されている。
３は周辺回路素子としての、ＣＣＤイメージセンサチップ１の水平ＣＣＤおよび垂直ＣＣＤを駆動するタイミングを制御するためのタイミングジェネレータチップである。４は周辺回路素子としての、垂直ＣＣＤを駆動するためのＣＣＤドライバチップである。タイミングジェネレータチップ３およびＣＣＤドライバチップ４は、ＣＣＤイメージセンサチップ１の主面上における撮像領域１ａ以外の領域に、その主面がＣＣＤイメージセンサチップ１の主面と対向するように、貼り合わされて実装されている。具体的には、ＣＣＤイメージセンサチップ１とタイミングジェネレータチップ３およびＣＣＤドライバチップ３４とは、マイクロバンプ６によって電気的に接続されている。また、フリップチップ実装されたチップ１，３，４の信頼性を確保するために、封止剤８が挿入されている。なお図１では、チップ３，４は撮像領域１ａの両サイドに実装されているが、実装される位置はこれに限られるものではない。
５はＣＣＤイメージセンサチップ１に形成された入出力パッドである。５ａはチップ１，３，４に電源を供給するための電源パッドであり、ここでは例えば、電源電圧−７Ｖ、３．３Ｖ、１２Ｖにそれぞれ対応した３つの電源パッド５ａが設けられている。５ｂはＧＮＤパッドであり、電源パッド５ａと同様に、チップ１，３，４に接続されている。５ｃは映像出力パッドであり、撮像された映像信号を出力する。５ｄはタイミングジェネレータチップ３の制御パッドである。制御パッド５ｄには、例えばＣＣＤイメージセンサチップ１の駆動モードを選択するための制御信号が入力される。タイミングジェネレータチップ３は、この制御信号によって選択されたモードに応じて、駆動するタイミングを制御する。
図１の構成では、撮像領域１ａの表面が、透明材料としてのガラス２で覆われている。これにより、この固体撮像デバイスの製造工程において、フリップチップ実装を行う際に生じるダストが撮像領域１ａに乗る、という問題が生じず、ダストの影響を回避することができる。また、ガラス２は、撮像領域１ａの表面に接着剤７によって接着されているので、撮像領域１ａにかかる応力を緩和する役割も果たす。すなわち、ガラス２を設けることによって、フリップチップ実装を行う際にかかる応力から撮像領域１ａを保護することが可能になる。またもちろん、この固体撮像デバイスが製品として使用されている際にも、このガラス２によって、撮像領域１ａをダストや応力から保護することができる。なお、ここでは、透明材料の一例としてガラスを示したが、透明材料はガラスに限られるものではなく、例えばアクリルであってもよい。
図２は図１に示す固体撮像デバイスの配線図である。図２に示すように、ＣＣＤイメージセンサチップ１は元々、水平ＣＣＤ駆動信号（φＨ１、φＨ２、φＨＬ、φＲ）入力端子１０ａ、垂直ＣＣＤ駆動信号（φＶ1〜φＶ２０）入力端子１２ａ、電源端子１３，ＧＮＤ端子１４、および映像出力端子１８の計２７個の信号端子を有している。なお、ここでは、固体撮像素子の信号端子として最小限のものを示したが、必要に応じてクロック入力や同期信号入力などを付加してもよい。
これらのうち、水平ＣＣＤ駆動信号入力端子１０ａは、タイミングジェネレータチップ３の出力端子１０ｂとマイクロバンプ６を介して電気的に接続されている。垂直ＣＣＤ駆動信号入力端子１２ａは、ＣＣＤドライバチップ４の出力端子１２ｂとマイクロバンプ６を介して電気的に接続されている。また、電源端子１３は電源パッド５ａとして、ＧＮＤ端子１４はＧＮＤパッド５ｂとして、映像出力端子１８は映像出力パッド５ｃとして、構成されている。ＣＣＤドライバチップ４の電源端子１５およびタイミングジェネレータチップ３の電源端子１６は、マイクロバンプ６を介して電源パッド５ａと接続されている。さらに、タイミングジェネレータチップ３の制御信号（ＴＧＣＮ）入力端子１７は、マイクロバンプ６を介して制御パッド５ｄと接続されている。
このように、ＣＣＤイメージセンサチップ１は元々計２７個の信号端子を有しているが、ＣＣＤイメージセンサチップ１にタイミングジェネレータチップ３およびＣＣＤドライバチップ４をマイクロバンプ６を介してフリップチップ実装することによって、本固体撮像デバイスに必要なパッド５は計７個になる。すなわち、３個の電源パッド５ａと、１個のＧＮＤパッド５ｂと、１個の映像出力パッド５ｃと、３個の制御パッド５ｄとだけで済む。これにより、この固体撮像デバイスを例えばカメラ等に実装する工程において、パッケージコストや実装基板のコストを大幅に低減することができる。
また、マイクロバンプ６によるフリップチップ実装は、チップ間の接続距離が短いため低抵抗でありかつ寄生インダクタンスや寄生容量も少なくなるため、高速のパルス伝達が可能となる。また従来のワイヤボンドによる接続に比べて、実装体積も大幅に低減することができる。
なお、ＣＣＤイメージセンサチップ１とタイミングジェネレータチップ３およびＣＣＤドライバチップ４とには、それぞれ、マイクロバンプ６と接続するためのパッドが形成されている。このパッドの下には、パッドを形成する配線層以外の配線層や、トランジスタ、抵抗、キャパシタ等の素子を形成することが好ましい。これにより、それぞれのチップのサイズをより小さく設計することが可能になる。
なお、本実施形態では、周辺回路素子としてタイミングジェネレータチップ３とＣＣＤドライバチップ４とを実装したが、これは一般的にこれらの半導体素子の同一プロセスによる１チップ化が困難であるためであり、これらが１チップ化されたものを実装してよく、小型化にはその方が好ましい。
図３は本実施形態に係る固体撮像デバイスの構成の変形例を示す断面図である。図３の構成では、撮像領域１ａの周囲に突部３１が設けられており、この突部３１に例えば接着剤によって透明材料としてのガラス２が固定されている。すなわち、ガラス２は突部３１に支えられるようにして撮像領域１ａを覆っており、撮像領域１ａとガラス２との間に中空部３２が形成されている。中空部３２は例えば空気や窒素によって満たされている。図３の構成でも、製造工程において、あるいは、製品として使用されている場合において、ガラス２によって、撮像領域１ａをダストや応力から保護することができる。
（実施の形態２）
図４は実施の形態２に係る固体撮像デバイスの構成を示す図であり、同図中、（ａ）は側面図、（ｂ）は底面図である。なお、平面図については、上述の実施の形態１とは、ガラス２の周辺部が封止樹脂２４で充填されている以外はほぼ同一であるので、ここでは省略している。
図４において、２０はＣＣＤイメージセンサチップ１の主面と裏面とを電気的に接続する貫通電極、２１はＣＣＤイメージセンサチップ１の裏面上に形成された接続端子としてのバンプ、２２は貫通電極２０とバンプ２１とを接続するための配線である。主面上に形成されたパッド５は、貫通電極２０および配線２２を介して、裏面上に形成されたバンプ２１と電気的に接続されている。なお、バンプ２１は、貫通電極２０下に形成してもよいし、貫通電極２０下を避けた位置に形成してもよい。なお、図示は省略したが、貫通電極２０および配線２２は、ＣＣＤイメージセンサチップ１とは絶縁膜を介して電気的に絶縁されている。
このような構成により、固体撮像デバイスを、ワイヤボンドなしで、プリント基板やフレキシブル基板に実装することができる。このため、従来のワイヤボンドによる実装に比べて格段に、実装後の体積を低減することが可能となる。
また、封止樹脂２４が、ガラス２の周辺部に、フリップチップ実装したタイミングジェネレータチップ３やＣＣＤドライバチップ４を覆うように形成されている。これにより、撮像領域外のタイミングジェネレータチップ３やＣＣＤドライバチップ４に光が入射することを防止できるので、フレアやゴーストといった不具合を防止することができる。
（実施の形態３）
図５は実施の形態３に係る固体撮像デバイスの製造方法を示す図である。図５では、図１に示す固体撮像デバイスを製造するものとしている。
まず、固体撮像素子（ＣＣＤイメージセンサチップ１）が形成されたウエハを準備する。そして実装の前に、ウエハ上の固体撮像素子のプローブ検査を行う（ａ）。
次に、ウエハ上の固体撮像素子にダム９を形成する（ｂ）。ダム９の形成は例えば、感光性の樹脂を用いて、露光現像によるパターニングによって行えばよい。あるいは、ダム材料をウエハ全面に塗布し、必要な部分を一般の半導体プロセスと同様に、リソグラフィとエッチングによって形成してもよい。
次に、ダム９の内部すなわち撮像領域上に接着剤７を滴下する（ｃ）。このとき、接着剤７は、ダム９を溢れて外部に漏れないように適量を滴下しなければならない。また、接着剤７は、紫外線硬化型または熱硬化型のどちらでもよいが、後の接着工程において位置合わせをしながら硬化させるには、紫外線硬化型が望ましい。
次に、透明材料としてのガラス２を、撮像領域を覆うように接着する（ｄ）。このとき、ガラス２の貼り合わせ位置を制御できるように、ガラス２の位置を合わせた後に、紫外線を照射して接着剤７を硬化させるのが好ましい。
次に、封止剤８を、撮像領域外のフリップチップ実装する領域に滴下する（ｅ）。このとき使用する封止剤８は、フリップチップ実装するときに位置合わせが可能なように、透明であることが望ましい。
次に、マイクロバンプが形成されたタイミングジェネレータチップ３とＣＣＤドライバチップ４をフリップチップ実装する（ｆ）。マイクロバンプの先端が鋭角に尖っており、実装されたとき、封止剤８を貫通して、ＣＣＤイメージセンサチップ１のフリップチップ実装用のパッドに到達する。さらにこのとき、超音波を掛けながら加圧することによって、良質のオーミックコンタクトを形成することが望ましい。
最後に、ダイシング工程によって（ｇ）、ウエハから個片の固体撮像素子を形成する。
このように、固体撮像素子の撮像領域を覆うように透明材料を設けて、透明材料を設けた後に、周辺回路素子を貼り合わせて実装することによって、ダストが撮像領域に乗るという問題が生じなくなり、撮像領域へのダストの影響を回避することができる。また、実装を行う際にかかる応力から、撮像領域を保護することが可能になる。
なお、もちろんのことであるが、ガラス接着工程やフリップチップ実装工程は、最初のプローブ検査で良品になった固体撮像素子にのみ行うのが、コスト上望ましい。
また、実施の形態２に対応した製造方法はここでは図示しなかったが、例えば、図５（ａ）のプローブ検査の後、図５（ｂ）のダム形成の前に、貫通電極プロセスを適用して貫通電極および配線、裏面のバンプを形成すればよい。また、貫通電極プロセスをガラス接着やフリップチップ実装の後で行っても良い。
なお、プローブ検査用のパッドとマイクロバンプを介して接合するパッドとは別にして、マイクロバンプが検査針跡の影響を受けにくいようにすることが望ましい。このとき、検査用パッドとマイクロバンプ接合用のパッドはそれぞれ、最小の面積にするのが望ましい。
また固体撮像素子の検査用パッドは、その全機能を検査するだけの数を配置する必要はなく、一部の重要な機能を検査するに足る数に抑えておくのが好ましい。これにより、固体撮像素子の面積がパッドにより増大することを回避することができる。
なお、以上の第１〜第３の実施形態では、固体撮像素子はＣＣＤイメージセンサチップとしたが、この他例えば、ＣＭＯＳセンサチップ、ＮＭＯＳセンサチップでもかまわない。また、フリップチップ実装する周辺回路素子は、ここで示したタイミングジェネレータチップやＣＣＤドライバチップに限られるものでなく、固体撮像素子の撮像動作の制御を行う他の素子や、固体撮像素子の映像出力の信号処理を行う素子、例えばＡＤコンバータやアナログフロントエンド、デジタルシグナルプロセッサなどであっても良い。
（実施の形態４）
図６は実施の形態４に係る固体撮像デバイスの構成図である。同図中、（ａ）は平面図、（ｂ）は（ａ）の線Ａ−Ａ’における断面図である。図６において、５１は固体撮像素子としてのイメージセンサチップである。イメージセンサチップ５１は、光電変換素子を含む単位画素が行列状に形成された撮像領域５２と、撮像領域５２の読み出しをコントロールする走査回路５３と、撮像領域５２から読み出された画素信号に対してノイズ除去やＡＤ変換等を行う画素信号処理回路５４と、固体撮像デバイス外部との入出力を行うための入出力端子５５とを備えている。入出力端子５５には、高耐圧のトランジスタ等で構成された保護回路を含む内部回路が併せて設けられている。イメージセンサチップ５１は、ＣＭＯＳセンサチップ、ＮＭＯＳセンサチップ等のＭＯＳ型イメージセンサや、ＣＣＤイメージセンサチップ等である。
６１は信号処理素子としての信号処理チップであり、図６（ｂ）に示すように、イメージセンサチップ５１の主面上における撮像領域５２以外の領域に、イメージセンサチップ５１と主面同士が対向するように貼り合わされて実装されている。すなわち、信号処理チップ６１は、複数のマイクロバンプ５７を介して、イメージセンサチップ５１上にフリップチップ実装されており、その実装箇所においてイメージセンサチップ５１との間に電気的経路が形成されている。そして、信号処理チップ６１と固体撮像デバイス外部との間の入出力は、マイクロバンプ５７によって形成された電気的経路と、イメージセンサチップ５１の内部回路および入出力端子５５とを介して行われる。信号処理チップ６１には、固体撮像デバイス外部と直接的に入出力を行う入出力端子は設けられていない。
図７は図６に示す固体撮像デバイスの配線図である。図７に示すように、イメージセンサチップ５１は、入出力端子５５として、電圧が異なる複数の電源（ここでは電源Ａ，Ｂ）向けの電源入力端子５５ａ，５５ｂと、制御信号入力端子５５ｃおよび映像出力端子５５ｄを備えている。また入出力端子５５に併せて、内部回路としての保護回路５６を備えている。この保護回路５６は、電圧変換のためのレベルシフタ回路等を含んでいてもよい。また、信号処理チップ６１は、ロジック回路のみで構成されており、イメージセンサチップ５１等の駆動制御を行うタイミング発生回路６２と、イメージセンサチップ５１からの信号を処理する信号処理回路６３とを備えている。
信号処理チップ６１は、イメージセンサチップ５１から供給された電源、制御信号および映像出力が、マイクロバンプ５７を介して入力される。また、信号処理チップ６１は、信号処理回路６３によって処理された映像出力を、マイクロバンプ５７を介してイメージセンサチップ５１に出力する。すなわち、イメージセンサチップ５１の映像出力は、マイクロバンプ５７を経由して信号処理チップ６１に伝達され、信号処理チップ６１内で信号処理された後、再びマイクロバンプ５７を経由してイメージセンサチップ５１に伝達される。そして、イメージセンサチップ５１の保護回路５６を経由して、映像出力端子５５ｄから固体撮像デバイス外部に出力される。
このように本実施形態によると、固体撮像デバイスにおいて、イメージセンサチップ５１と信号処理チップ６１との電気的接続のために、裏面照射型固体撮像素子や貫通配線構造、積層基板等の複雑な構成が不要となる。このため、固体撮像デバイスの小型化および低コスト化が可能になる。
また、信号処理チップ６１と固体撮像デバイス外部との入出力は、イメージセンサチップ５１の内部回路および入出力端子５５を介して行われる。このため、信号処理チップ６１に、高耐圧のトランジスタ等で構成される特別な保護回路を備える必要がない。したがって、信号処理チップ６１のマイクロバンプ５７を狭ピッチで配置できるため、信号処理チップ６１のチップサイズが入出力端子数で決まってしまうという問題を回避することができる。
さらに、本実施形態によると、信号処理チップ６１による信号処理後の映像出力は、イメージセンサチップ５１の出力回路から出力されるので、信号処理チップ６１に出力回路のための高耐圧のトランジスタを形成する必要がない。このため、チップサイズのより一層の小型化が実現できる。
さらに、ロジック回路のみで構成されている信号処理チップ６１は、ロジック回路の動作に必要となる程度の低い電圧の電源が供給されていれば足りる。そこで本実施形態では、イメージセンサチップ５１に供給される電源のうち最も低い電圧の電源（ここでは電源Ａ）が、信号処理チップ６１にマイクロバンプ５７を介して供給されている。このような構成により、信号処理チップ６１のトランジスタは、低電圧電源に対応した薄膜ゲート酸化膜のトランジスタで構成することが可能となる。これにより、上述したような保護回路用の高耐圧トランジスタを必要としないことと併せて、簡易な製造プロセスで、低コストの信号処理チップ６１を作成することが可能となる。
さらに、本実施形態の固体撮像デバイスでは、イメージセンサチップ５１と信号処理チップ６１の配線レイアウトルールや配線層数を最適化できる。具体的には、ロジック回路のみで構成され、かつ低電圧で駆動される信号処理チップ６１では、微細配線ルールを用いて配線、トランジスタをレイアウトし、さらに回路規模に合わせて配線層数を増やすことによって敷き占め率を向上させればよい。これにより、信号処理チップ６１を大幅に小型化することが可能となる。この場合、信号処理チップ６１の配線層数は、イメージセンサチップ５１の配線層数よりも多くなる。
（実施の形態５）
図８は実施の形態５に係る固体撮像デバイスの配線図である。また、本実施形態に係る固体撮像デバイスの構成図は図６と同様である。図８において、図７と共通の構成要素には図７と同一の符号を付しており、ここではその詳細な説明を省略する。
本実施形態においても、信号処理チップ６１は、図６（ｂ）に示すように、イメージセンサチップ５１の主面上における撮像領域５２以外の領域に、複数のマイクロバンプ５７を介してフリップチップ実装されており、その実装箇所においてイメージセンサチップ５１との間に電気的経路が形成されている。そして、信号処理チップ６１と固体撮像デバイス外部との間の入出力は、マイクロバンプ５７によって形成された電気的経路と、イメージセンサチップ５１の内部回路および入出力端子５５とを介して行われる。
実施の形態４と異なるのは、イメージセンサチップ５１が、撮像領域５２の複数列の画像信号を、並列に出力可能に構成されている点である。そして、信号処理チップ６１は、ロジック回路のみで構成されており、イメージセンサチップ５１等の駆動制御を行うタイミング発生回路６３と、イメージセンサチップ５１から出力された複数列の画像信号を処理する列信号処理回路６４と、列信号処理回路６４によって処理された信号を再度処理する信号処理回路６５を備えている。
図９はイメージセンサチップ５１の画素信号処理回路５４と、信号処理チップ６１の列信号処理回路６４および信号処理回路６５との信号接続を示す詳細配線図である。図９に示すように、画素信号処理回路５４は、撮像領域５２から出力された画素信号とランプ波形とを比較してＡＤ変換を行うコンパレータ９１と、ＡＤ変換された出力電圧を信号処理チップ６１において処理可能な低電圧に変換するレベルシフタ９２とを備えている。コンパレータ９１とレベルシフタ９２は、撮像領域５２の各列に設けられている。また、レベルシフタ９２の出力すなわち各列の画像信号をそれぞれ信号処理チップ６１に伝達するためのマイクロバンプ５７が設けられている。
レベルシフタ９２の出力はそれぞれ、マイクロバンプ５７を介して、信号処理チップ６１の列信号処理回路６４に送られる。列信号処理回路６４は、マイクロバンプ５７に対応して設けられたデジタルメモリ９３と、読み出しを行うデジタルメモリ９３を選択するための水平走査回路９４とを備えている。デジタルメモリ９３は、マイクロバンプ５７を介して受けた画像信号を８〜１４ビット等のデジタル信号として蓄積する。デジタルメモリ９３に蓄積されたデジタル信号は、水平走査回路９４によって順次選択され、デジタル出力として信号処理回路６５に伝達される。信号処理回路６５は黒補正、キズ補正等の信号処理を行う。信号処理後の画像信号は、再度マイクロバンプ５７を経由してイメージセンサチップ５１に伝達された後、イメージセンサチップ５１の入出力端子を経由して映像出力として出力される。
このように本実施形態によると、マイクロバンプ５７を狭ピッチで配置可能であることを利用して、複数列の画像信号をそれぞれ伝達するためのマイクロバンプ５７を設けることによって、イメージセンサチップ５１と信号処理チップ６１との間で複数列の画像信号を並列に転送することが可能になる。しかも、マイクロバンプ５７は、チップ間の接続距離が短いため低抵抗であり、かつ寄生インダクタンスや寄生容量も少ない。したがって、高速かつ低消費電力の信号伝達が可能となる。
さらに、本実施形態では、広いダイナミックレンジや高いＳ／Ｎ比を得るために高電圧が必要となるコンパレータ９１等のアナログ回路で構成される画素信号処理回路５４は、イメージセンサチップ５１側に配置し、低電圧で動作可能なデジタルメモリ９３を含む列信号処理回路６４をデジタル回路のみで構成される信号処理チップ６１側に配置している。これにより、例えば、信号処理チップ６１は低電源に対応した薄膜ゲート酸化膜のトランジスタのみで構成する等、それぞれのチップに用いるトランジスタ種類を最適化することが可能となる。したがって、簡易な製造プロセスで、低コストの固体撮像デバイスを作成することが可能となる。
さらに、信号処理チップ６１は、最適な微細配線ルールを用いて配線・トランジスタをレイアウトし、さらに回路規模に合わせて配線層数を増やすことによって敷き占め率を向上させるのが好ましい。これにより、多ビットのデジタル信号を保存するために多数のラッチ回路等から構成されるデジタルメモリ９３等多くのロジック回路が搭載された列信号処理回路６４の面積を、イメージセンサチップ５１に搭載した場合と比較して、大幅に小型化することが可能となる。
なお本実施形態では、撮像領域５２の各列の画像信号をそれぞれに対応するマイクロバンプ５７を経由して信号処理チップ６１に伝達する構成としたが、これに限られるものではない。例えば、レベルシフタ９２とマイクロバンプ５７との間にセレクタを設けて、複数列をまとめて１つのマイクロバンプ５７に対応付け、画像信号を選択的にマイクロバンプ５７を介して信号処理チップ６１に出力するようにしてもよい。これは、撮像領域５２の各列のピッチとマイクロバンプ５７を配置可能なピッチとが合っていないような場合に有効である。
また第４および第５の実施形態では、固体撮像素子上に１つの信号処理素子を実装する例を示しているが、撮像領域以外であれば、固体撮像素子に複数の信号処理素子を実装してもかまわない。例えば、デジタルシグナルプロセッサを搭載することによって、チップセットとして固体撮像カメラを実現することも可能である。
本発明では、固体撮像デバイスの小型化・低コスト化が実現できるので、例えば、高速、低消費電力、小型・低コストのデジタルカメラ、ムービーカメラ等を実現することができ、有用である。
１ ＣＣＤイメージセンサチップ（固体撮像素子）
１ａ 撮像領域
２ ガラス（透明材料）
３ タイミングジェネレータチップ（周辺回路素子）
４ ＣＣＤドライバチップ（周辺回路素子）
７ 接着剤
２０ 貫通電極
２１ バンプ（接続端子）
５１ イメージセンサチップ（固体撮像素子）
５２ 撮像領域
５５ 入出力端子
５６ 保護回路（内部回路）
５７ マイクロバンプ
６１ 信号処理チップ（信号処理素子）
本発明は、小型・低コストの固体撮像デバイスおよびその製造方法に関する。
近年、固体撮像デバイスとして、小型化、低消費電力化、信号処理の高速化を実現するために、例えば特許文献１では、図１０に示すように、センサブロック１５１と信号処理ブロック１５２を同一半導体基板内に構成した固体撮像装置が報告されている。またこの構成をベースとして、さらに小型化・高速化を実現するために、ＳＩＰ（System in Package）という、固体撮像素子とその周辺回路である複数のチップとを半導体モジュールとして一体に実装した形態が報告されている。
例えば特許文献２では、図１１に示すような、固体撮像素子１１２と周辺回路素子１１１とを積層実装し、固体撮像素子１１２と周辺回路素子１１１の電気的接続を積層基板１１０を介して行う、という構成が開示されている。
また、例えば特許文献３では、図１２に示すように、信号処理チップ１５３上に、裏面照射型ＣＭＯＳイメージセンサチップ１５４をマイクロバンプ１５５によって積層実装し、信号処理チップ１５３から信号の入出力を行うという構成が開示されている。
また、固体撮像デバイスではないが一般の半導体デバイスとして、特許文献４では、異なる半導体素子の主面同士を対向させて接続するＣＯＣ（Chip on Chip）技術により、小型化を実現した構成が開示されている。
特開２０００−２２４４９５号公報 特開平１１-２６１０４４号公報（第７頁、第１図） 特開２００６−４９３６１号公報 特開２００４−１４６７２８号公報（第９頁、第１図）
図１１の構成では、積層基板１１０に周辺回路素子１１１をフリップチップ実装し、この周辺回路素子１１１の裏面に固体撮像素子１１２を実装し、固体撮像素子１１２と積層基板１１０をワイヤーボンドで接続している。しかしながら近年、固体撮像素子の入出力端子数が増加してきたため、図１１のような構成では、積層基板の配線密度が高くなるため高コストになる、あるいは、多数の入出力端子のワイヤボンドの領域が必要となるためそれほど小型化ができない、といった問題が生じる。
また、特許文献４に開示されたＣＯＣ技術を固体撮像デバイスに採用した場合には、固体撮像素子に周辺回路素子を実装する際に、撮像領域にダストが乗ってしまう、あるいは、撮像領域に応力がかかってしまう、といった問題が生じる。このため、性能や歩留まりの低下を招く可能性があり、実現が困難であった。
また、図１０の構成では、同一半導体基板の中で複数種類のゲート絶縁膜のトランジスタが必要となるため、プロセスが複雑となる。また複雑な機能をもつ信号処理ブロックを同一半導体基板に搭載すると、回路間を接続する配線の数が増加するため、配線層数を増やすか、または配線が占める面積を大きくする必要がある。
しかし、配線層数を増やした場合には、光を受光するフォトダイオードから配線層最上層で決まる開口部までの距離が高くなり、斜め光がさえぎられ感度が低下するという問題が発生する。特に、画素のセルサイズ（ピッチ）が小さくなると、配線層数を増やすことのデメリットがますます大きくなる。
一方、配線が占める面積を大きくすることは、固体撮像装置のサイズ増大に直結する。例えば信号処理回路について、一般のシステムＬＳＩで使用されている５〜６層の配線層を採用した場合、トランジスタレイアウトと配線で決まるトランジスタの敷き占め率は８０％程度である。これに対して、上述の感度低下の問題を考慮して、イメージセンサで一般に使用されている３層の配線層を採用した場合には、トランジスタの敷き占め率が３０〜４０％程度に低下し、このため、信号処理回路の面積が２倍強に増大してしまう。
また、図１２の構成では、信号処理チップ１５３上にイメージセンサチップ１５４を積層実装することによって、上述したチップサイズ増大の問題に対処している。ところがこの場合、信号処理チップ１５３の回路面とイメージセンサチップ１５４の回路面とを向かい合わせて張り合わせる必要があるので、イメージセンサチップ１５４として、受光面と回路面が異なる裏面照射型イメージセンサを用いる、という複雑な構成となっている。
また、信号処理チップ１５３を基板としてイメージセンサチップ１５４を搭載しているために、一般に使用電圧の高いイメージセンサチップ１５４で使用する電圧を、信号処理チップ１５３でも受け取る必要がある。
さらには、その他のＳＩＰ構造の構成として、固体撮像素子を信号処理素子に重ねて貼り付け、固体撮像素子の基板に貫通配線を通し、マイクロバンプを用いて下側の信号処理素子に電気的に接続する例がある。ところがこの場合にも、図１２の構成と同様に、複雑な構成の固体撮像素子が必要となる。
またその他の構成では、固体撮像素子を信号処理素子に重ねて貼り付け、この両素子を回路基板上に配置し、各素子と回路基板間をワイヤボンディングし、このワイヤボンディングにより両素子間を電気的に接続する例がある。ところがこの構成では、入出力端子が微細化できず小型化に向いていない、またワイヤボンドのインピーダンスにより高速化に向いていない、という問題がある。
さらに近年では、システムＬＳＩの微細プロセス化が進み、光学サイズにより撮像領域が一義的に決定されるような固体撮像素子に対して、信号処理回路の面積は大幅に縮小している。このため、実際のデバイスでは、信号処理素子の入出力端子数によってチップサイズが決定されている、という実態がある。
前記の問題に鑑み、本発明は、撮像領域にダストや応力の影響を与えることなく、固体撮像デバイスの小型化を実現することを目的とする。
また、本発明は、前記従来の問題を解決し、固体撮像素子と信号処理素子を備えた固体撮像デバイスにおいて、より一層の小型化・低コスト化を実現することを目的とする。
本発明の一態様では、固体撮像デバイスとして、光電変換素子を含む単位画素が行列状に形成された撮像領域を主面上に有する固体撮像素子と、前記固体撮像素子の撮像動作の制御または前記固体撮像素子の映像出力の信号処理を行う周辺回路素子とを備え、前記周辺回路素子は、前記固体撮像素子の主面上における前記撮像領域以外の領域に、その主面が前記固体撮像素子の主面と対向するように貼り合わされて実装されており、前記撮像領域は透明材料によって覆われている。
この態様によると、周辺回路素子が、固体撮像素子の撮像領域以外の領域に、主面同士が対向するように貼り合わされて実装されているので、固体撮像素子と周辺回路素子との電気的接続のために積層基板やワイヤボンドが不要となるため、固体撮像デバイスの小型化および低コスト化が可能になる。また、固体撮像素子と周辺回路素子との間で、近年のバンプ形成技術の進展により、多数の入出力端子の接続が可能となるので、データ転送を並列に行うことができ、高速・低消費電力化が実現できる。さらに、固体撮像素子の撮像領域が透明材料によって覆われているため、実装する際における、撮像領域へのダストの影響を回避することができるとともに、撮像領域にかかる応力もこの透明材料によって緩和することが可能になる。
また、前記態様に係る固体撮像デバイスにおいて、前記透明材料は、前記撮像領域の表面に接着剤によって接着されているのが好ましい。これにより、実装する際における、撮像領域にかかる応力を、より効果的に緩和することが可能になる。
また、前記態様に係る固体撮像デバイスにおいて、前記固体撮像素子は、主面と裏面とを電気的に接続する貫通電極と、裏面上に形成されており、前記貫通電極と電気的に接続された接続端子とを備えているのが好ましい。これにより、固体撮像素子の裏面を基板に貼り付けるだけで、電気的接続が実現されるので、この固体撮像デバイスを例えばカメラ等に実装する場合に、その実装コストや実装体積を低減することが可能となる。
また、本発明の一態様では、固体撮像デバイスの製造方法として、光電変換素子を含む単位画素が行列状に２次元配列されてなる撮像領域を主面上に有する固体撮像素子が形成された、ウエハを準備する工程と、前記固体撮像素子の撮像領域を覆うように透明材料を設ける工程と、前記透明材料を設けた後に、前記固体撮像素子の撮像動作の制御、または、前記固体撮像素子の映像出力の信号処理を行う周辺回路素子を、前記固体撮像素子の主面上における前記撮像領域以外の領域に、その主面が前記固体撮像素子の主面と対向するように、貼り合わせて実装する工程とを備えている。
この態様によると、固体撮像素子の撮像領域を覆うように透明材料を設けた後に、周辺回路素子が、固体撮像素子の撮像領域以外の領域に、主面同士が対向するように貼り合わされて実装される。このため、実装する際における、撮像領域へのダストの影響を回避できるとともに、撮像領域にかかる応力もこの透明材料によって緩和することが可能になる。
また、本発明の一態様では、固体撮像デバイスとして、光電変換素子を含む単位画素が行列状に形成された撮像領域を主面上に有する固体撮像素子と、前記固体撮像素子の映像出力の信号処理を行う回路を主面上に有した信号処理素子とを備え、前記信号処理素子は、前記固体撮像素子の主面上における前記撮像領域以外の領域に、主面同士が対向するように貼り合わせて実装され、実装箇所において前記固体撮像素子との間に電気的経路が形成されており、前記信号処理素子と当該固体撮像デバイス外部との間の入出力は、前記電気的経路と、前記固体撮像素子の内部回路および入出力端子とを介して行われるように、構成されている。
この態様によると、信号処理素子が、固体撮像素子の撮像領域以外の領域に実装されており、かつ、実装箇所において電気的経路が形成されているので、固体撮像素子と信号処理素子との電気的接続のために、裏面照射型固体撮像素子や貫通配線構造、積層基板等の複雑な構成が不要となる。このため、固体撮像デバイスの小型化および低コスト化が可能になる。さらに、信号処理素子は、固体撮像デバイス外部との入出力は、固体撮像素子の内部回路および入出力端子を介して行われる。このため、信号処理素子において、入出力の保護回路の省略、簡素化が可能となり、また、高耐圧のトランジスタを形成する必要がなくなるので、大幅な小型化・低コスト化が実現できる。
本発明によると、周辺回路素子の実装において、撮像領域へのダストの影響を回避できるとともに撮像領域にかかる応力も緩和できるので、性能や歩留まりの低下を招くことなく、固体撮像デバイスの小型化を実現することができる。
また、本発明によると、固体撮像素子と信号処理素子を有する固体撮像デバイスのより一層の小型化・低コスト化を実現することができる。
実施の形態１に係る固体撮像デバイスの構成を示す図であり、（ａ）は平面図、（ｂ）は断面図である。 図１の固体撮像デバイスの配線図である。 実施の形態１に係る固体撮像デバイスの他の構成を示す側面図である。 実施の形態２に係る固体撮像デバイスの構成を示す図であり、（ａ）は側面図、（ｂ）は底面図である。 実施の形態３に係る、固体撮像デバイスの製造方法を示す図である。 実施の形態４に係る固体撮像デバイスの構成図であり、（ａ）は平面図、（ｂ）は断面図である。 実施の形態４に係る固体撮像デバイスの配線図である。 実施の形態５に係る固体撮像デバイスの配線図である。 実施の形態５に係る固体撮像デバイスの詳細配線図である。 従来の固体撮像デバイスの配線図である。 従来の構成例を示す図である。 従来の固体撮像デバイスの構成図である。
以下、本発明の実施の形態について、図面を用いて詳細に説明する。
（実施の形態１）
図１は実施の形態１に係る固体撮像デバイスの構成を示す図である。同図中、（ａ）は平面図、（ｂ）は（ａ）の線Ａ−Ａ’における断面図である。図１において、１は固体撮像素子としてのＣＣＤ（Charge Coupled Device）イメージセンサチップである。ＣＣＤイメージセンサチップ１は、光電変換素子と垂直ＣＣＤとで構成された単位画素が行列状に形成された撮像領域１ａを、その主面上に有している。垂直ＣＣＤは信号電荷を垂直方向に転送する。また、図示していないが、ＣＣＤイメージセンサチップ１はさらに、水平方向の電荷転送を行う水平ＣＣＤと、信号電荷を信号電圧に変換して外部に出力する検出部とを備えている。
ＣＣＤイメージセンサチップ１の撮像領域１ａは、透明材料としてのガラス２によって覆われている。ガラス２は、撮像領域１ａの表面に、接着剤７によって接着されている。また、ガラス２を接着する際に接着剤７が撮像領域１ａ以外の領域に流れ出すのを防ぐために、撮像領域１ａの周囲にダム９が形成されている。
３は周辺回路素子としての、ＣＣＤイメージセンサチップ１の水平ＣＣＤおよび垂直ＣＣＤを駆動するタイミングを制御するためのタイミングジェネレータチップである。４は周辺回路素子としての、垂直ＣＣＤを駆動するためのＣＣＤドライバチップである。タイミングジェネレータチップ３およびＣＣＤドライバチップ４は、ＣＣＤイメージセンサチップ１の主面上における撮像領域１ａ以外の領域に、その主面がＣＣＤイメージセンサチップ１の主面と対向するように、貼り合わされて実装されている。具体的には、ＣＣＤイメージセンサチップ１とタイミングジェネレータチップ３およびＣＣＤドライバチップ３４とは、マイクロバンプ６によって電気的に接続されている。また、フリップチップ実装されたチップ１，３，４の信頼性を確保するために、封止剤８が挿入されている。なお図１では、チップ３，４は撮像領域１ａの両サイドに実装されているが、実装される位置はこれに限られるものではない。
５はＣＣＤイメージセンサチップ１に形成された入出力パッドである。５ａはチップ１，３，４に電源を供給するための電源パッドであり、ここでは例えば、電源電圧−７Ｖ、３．３Ｖ、１２Ｖにそれぞれ対応した３つの電源パッド５ａが設けられている。５ｂはＧＮＤパッドであり、電源パッド５ａと同様に、チップ１，３，４に接続されている。５ｃは映像出力パッドであり、撮像された映像信号を出力する。５ｄはタイミングジェネレータチップ３の制御パッドである。制御パッド５ｄには、例えばＣＣＤイメージセンサチップ１の駆動モードを選択するための制御信号が入力される。タイミングジェネレータチップ３は、この制御信号によって選択されたモードに応じて、駆動するタイミングを制御する。
図１の構成では、撮像領域１ａの表面が、透明材料としてのガラス２で覆われている。これにより、この固体撮像デバイスの製造工程において、フリップチップ実装を行う際に生じるダストが撮像領域１ａに乗る、という問題が生じず、ダストの影響を回避することができる。また、ガラス２は、撮像領域１ａの表面に接着剤７によって接着されているので、撮像領域１ａにかかる応力を緩和する役割も果たす。すなわち、ガラス２を設けることによって、フリップチップ実装を行う際にかかる応力から撮像領域１ａを保護することが可能になる。またもちろん、この固体撮像デバイスが製品として使用されている際にも、このガラス２によって、撮像領域１ａをダストや応力から保護することができる。なお、ここでは、透明材料の一例としてガラスを示したが、透明材料はガラスに限られるものではなく、例えばアクリルであってもよい。
図２は図１に示す固体撮像デバイスの配線図である。図２に示すように、ＣＣＤイメージセンサチップ１は元々、水平ＣＣＤ駆動信号（φＨ１、φＨ２、φＨＬ、φＲ）入力端子１０ａ、垂直ＣＣＤ駆動信号（φＶ1〜φＶ２０）入力端子１２ａ、電源端子１３，ＧＮＤ端子１４、および映像出力端子１８の計２７個の信号端子を有している。なお、ここでは、固体撮像素子の信号端子として最小限のものを示したが、必要に応じてクロック入力や同期信号入力などを付加してもよい。
これらのうち、水平ＣＣＤ駆動信号入力端子１０ａは、タイミングジェネレータチップ３の出力端子１０ｂとマイクロバンプ６を介して電気的に接続されている。垂直ＣＣＤ駆動信号入力端子１２ａは、ＣＣＤドライバチップ４の出力端子１２ｂとマイクロバンプ６を介して電気的に接続されている。また、電源端子１３は電源パッド５ａとして、ＧＮＤ端子１４はＧＮＤパッド５ｂとして、映像出力端子１８は映像出力パッド５ｃとして、構成されている。ＣＣＤドライバチップ４の電源端子１５およびタイミングジェネレータチップ３の電源端子１６は、マイクロバンプ６を介して電源パッド５ａと接続されている。さらに、タイミングジェネレータチップ３の制御信号（ＴＧＣＮ）入力端子１７は、マイクロバンプ６を介して制御パッド５ｄと接続されている。
このように、ＣＣＤイメージセンサチップ１は元々計２７個の信号端子を有しているが、ＣＣＤイメージセンサチップ１にタイミングジェネレータチップ３およびＣＣＤドライバチップ４をマイクロバンプ６を介してフリップチップ実装することによって、本固体撮像デバイスに必要なパッド５は計７個になる。すなわち、３個の電源パッド５ａと、１個のＧＮＤパッド５ｂと、１個の映像出力パッド５ｃと、３個の制御パッド５ｄとだけで済む。これにより、この固体撮像デバイスを例えばカメラ等に実装する工程において、パッケージコストや実装基板のコストを大幅に低減することができる。
また、マイクロバンプ６によるフリップチップ実装は、チップ間の接続距離が短いため低抵抗でありかつ寄生インダクタンスや寄生容量も少なくなるため、高速のパルス伝達が可能となる。また従来のワイヤボンドによる接続に比べて、実装体積も大幅に低減することができる。
なお、ＣＣＤイメージセンサチップ１とタイミングジェネレータチップ３およびＣＣＤドライバチップ４とには、それぞれ、マイクロバンプ６と接続するためのパッドが形成されている。このパッドの下には、パッドを形成する配線層以外の配線層や、トランジスタ、抵抗、キャパシタ等の素子を形成することが好ましい。これにより、それぞれのチップのサイズをより小さく設計することが可能になる。
なお、本実施形態では、周辺回路素子としてタイミングジェネレータチップ３とＣＣＤドライバチップ４とを実装したが、これは一般的にこれらの半導体素子の同一プロセスによる１チップ化が困難であるためであり、これらが１チップ化されたものを実装してよく、小型化にはその方が好ましい。
図３は本実施形態に係る固体撮像デバイスの構成の変形例を示す断面図である。図３の構成では、撮像領域１ａの周囲に突部３１が設けられており、この突部３１に例えば接着剤によって透明材料としてのガラス２が固定されている。すなわち、ガラス２は突部３１に支えられるようにして撮像領域１ａを覆っており、撮像領域１ａとガラス２との間に中空部３２が形成されている。中空部３２は例えば空気や窒素によって満たされている。図３の構成でも、製造工程において、あるいは、製品として使用されている場合において、ガラス２によって、撮像領域１ａをダストや応力から保護することができる。
（実施の形態２）
図４は実施の形態２に係る固体撮像デバイスの構成を示す図であり、同図中、（ａ）は側面図、（ｂ）は底面図である。なお、平面図については、上述の実施の形態１とは、ガラス２の周辺部が封止樹脂２４で充填されている以外はほぼ同一であるので、ここでは省略している。
図４において、２０はＣＣＤイメージセンサチップ１の主面と裏面とを電気的に接続する貫通電極、２１はＣＣＤイメージセンサチップ１の裏面上に形成された接続端子としてのバンプ、２２は貫通電極２０とバンプ２１とを接続するための配線である。主面上に形成されたパッド５は、貫通電極２０および配線２２を介して、裏面上に形成されたバンプ２１と電気的に接続されている。なお、バンプ２１は、貫通電極２０下に形成してもよいし、貫通電極２０下を避けた位置に形成してもよい。なお、図示は省略したが、貫通電極２０および配線２２は、ＣＣＤイメージセンサチップ１とは絶縁膜を介して電気的に絶縁されている。
このような構成により、固体撮像デバイスを、ワイヤボンドなしで、プリント基板やフレキシブル基板に実装することができる。このため、従来のワイヤボンドによる実装に比べて格段に、実装後の体積を低減することが可能となる。
また、封止樹脂２４が、ガラス２の周辺部に、フリップチップ実装したタイミングジェネレータチップ３やＣＣＤドライバチップ４を覆うように形成されている。これにより、撮像領域外のタイミングジェネレータチップ３やＣＣＤドライバチップ４に光が入射することを防止できるので、フレアやゴーストといった不具合を防止することができる。
（実施の形態３）
図５は実施の形態３に係る固体撮像デバイスの製造方法を示す図である。図５では、図１に示す固体撮像デバイスを製造するものとしている。
まず、固体撮像素子（ＣＣＤイメージセンサチップ１）が形成されたウエハを準備する。そして実装の前に、ウエハ上の固体撮像素子のプローブ検査を行う（ａ）。
次に、ウエハ上の固体撮像素子にダム９を形成する（ｂ）。ダム９の形成は例えば、感光性の樹脂を用いて、露光現像によるパターニングによって行えばよい。あるいは、ダム材料をウエハ全面に塗布し、必要な部分を一般の半導体プロセスと同様に、リソグラフィとエッチングによって形成してもよい。
次に、ダム９の内部すなわち撮像領域上に接着剤７を滴下する（ｃ）。このとき、接着剤７は、ダム９を溢れて外部に漏れないように適量を滴下しなければならない。また、接着剤７は、紫外線硬化型または熱硬化型のどちらでもよいが、後の接着工程において位置合わせをしながら硬化させるには、紫外線硬化型が望ましい。
次に、透明材料としてのガラス２を、撮像領域を覆うように接着する（ｄ）。このとき、ガラス２の貼り合わせ位置を制御できるように、ガラス２の位置を合わせた後に、紫外線を照射して接着剤７を硬化させるのが好ましい。
次に、封止剤８を、撮像領域外のフリップチップ実装する領域に滴下する（ｅ）。このとき使用する封止剤８は、フリップチップ実装するときに位置合わせが可能なように、透明であることが望ましい。
次に、マイクロバンプが形成されたタイミングジェネレータチップ３とＣＣＤドライバチップ４をフリップチップ実装する（ｆ）。マイクロバンプの先端が鋭角に尖っており、実装されたとき、封止剤８を貫通して、ＣＣＤイメージセンサチップ１のフリップチップ実装用のパッドに到達する。さらにこのとき、超音波を掛けながら加圧することによって、良質のオーミックコンタクトを形成することが望ましい。
最後に、ダイシング工程によって（ｇ）、ウエハから個片の固体撮像素子を形成する。
このように、固体撮像素子の撮像領域を覆うように透明材料を設けて、透明材料を設けた後に、周辺回路素子を貼り合わせて実装することによって、ダストが撮像領域に乗るという問題が生じなくなり、撮像領域へのダストの影響を回避することができる。また、実装を行う際にかかる応力から、撮像領域を保護することが可能になる。
なお、もちろんのことであるが、ガラス接着工程やフリップチップ実装工程は、最初のプローブ検査で良品になった固体撮像素子にのみ行うのが、コスト上望ましい。
また、実施の形態２に対応した製造方法はここでは図示しなかったが、例えば、図５（ａ）のプローブ検査の後、図５（ｂ）のダム形成の前に、貫通電極プロセスを適用して貫通電極および配線、裏面のバンプを形成すればよい。また、貫通電極プロセスをガラス接着やフリップチップ実装の後で行っても良い。
なお、プローブ検査用のパッドとマイクロバンプを介して接合するパッドとは別にして、マイクロバンプが検査針跡の影響を受けにくいようにすることが望ましい。このとき、検査用パッドとマイクロバンプ接合用のパッドはそれぞれ、最小の面積にするのが望ましい。
また固体撮像素子の検査用パッドは、その全機能を検査するだけの数を配置する必要はなく、一部の重要な機能を検査するに足る数に抑えておくのが好ましい。これにより、固体撮像素子の面積がパッドにより増大することを回避することができる。
なお、以上の第１〜第３の実施形態では、固体撮像素子はＣＣＤイメージセンサチップとしたが、この他例えば、ＣＭＯＳセンサチップ、ＮＭＯＳセンサチップでもかまわない。また、フリップチップ実装する周辺回路素子は、ここで示したタイミングジェネレータチップやＣＣＤドライバチップに限られるものでなく、固体撮像素子の撮像動作の制御を行う他の素子や、固体撮像素子の映像出力の信号処理を行う素子、例えばＡＤコンバータやアナログフロントエンド、デジタルシグナルプロセッサなどであっても良い。
（実施の形態４）
図６は実施の形態４に係る固体撮像デバイスの構成図である。同図中、（ａ）は平面図、（ｂ）は（ａ）の線Ａ−Ａ’における断面図である。図６において、５１は固体撮像素子としてのイメージセンサチップである。イメージセンサチップ５１は、光電変換素子を含む単位画素が行列状に形成された撮像領域５２と、撮像領域５２の読み出しをコントロールする走査回路５３と、撮像領域５２から読み出された画素信号に対してノイズ除去やＡＤ変換等を行う画素信号処理回路５４と、固体撮像デバイス外部との入出力を行うための入出力端子５５とを備えている。入出力端子５５には、高耐圧のトランジスタ等で構成された保護回路を含む内部回路が併せて設けられている。イメージセンサチップ５１は、ＣＭＯＳセンサチップ、ＮＭＯＳセンサチップ等のＭＯＳ型イメージセンサや、ＣＣＤイメージセンサチップ等である。
６１は信号処理素子としての信号処理チップであり、図６（ｂ）に示すように、イメージセンサチップ５１の主面上における撮像領域５２以外の領域に、イメージセンサチップ５１と主面同士が対向するように貼り合わされて実装されている。すなわち、信号処理チップ６１は、複数のマイクロバンプ５７を介して、イメージセンサチップ５１上にフリップチップ実装されており、その実装箇所においてイメージセンサチップ５１との間に電気的経路が形成されている。そして、信号処理チップ６１と固体撮像デバイス外部との間の入出力は、マイクロバンプ５７によって形成された電気的経路と、イメージセンサチップ５１の内部回路および入出力端子５５とを介して行われる。信号処理チップ６１には、固体撮像デバイス外部と直接的に入出力を行う入出力端子は設けられていない。
図７は図６に示す固体撮像デバイスの配線図である。図７に示すように、イメージセンサチップ５１は、入出力端子５５として、電圧が異なる複数の電源（ここでは電源Ａ，Ｂ）向けの電源入力端子５５ａ，５５ｂと、制御信号入力端子５５ｃおよび映像出力端子５５ｄを備えている。また入出力端子５５に併せて、内部回路としての保護回路５６を備えている。この保護回路５６は、電圧変換のためのレベルシフタ回路等を含んでいてもよい。また、信号処理チップ６１は、ロジック回路のみで構成されており、イメージセンサチップ５１等の駆動制御を行うタイミング発生回路６２と、イメージセンサチップ５１からの信号を処理する信号処理回路６３とを備えている。
信号処理チップ６１は、イメージセンサチップ５１から供給された電源、制御信号および映像出力が、マイクロバンプ５７を介して入力される。また、信号処理チップ６１は、信号処理回路６３によって処理された映像出力を、マイクロバンプ５７を介してイメージセンサチップ５１に出力する。すなわち、イメージセンサチップ５１の映像出力は、マイクロバンプ５７を経由して信号処理チップ６１に伝達され、信号処理チップ６１内で信号処理された後、再びマイクロバンプ５７を経由してイメージセンサチップ５１に伝達される。そして、イメージセンサチップ５１の保護回路５６を経由して、映像出力端子５５ｄから固体撮像デバイス外部に出力される。
このように本実施形態によると、固体撮像デバイスにおいて、イメージセンサチップ５１と信号処理チップ６１との電気的接続のために、裏面照射型固体撮像素子や貫通配線構造、積層基板等の複雑な構成が不要となる。このため、固体撮像デバイスの小型化および低コスト化が可能になる。
また、信号処理チップ６１と固体撮像デバイス外部との入出力は、イメージセンサチップ５１の内部回路および入出力端子５５を介して行われる。このため、信号処理チップ６１に、高耐圧のトランジスタ等で構成される特別な保護回路を備える必要がない。したがって、信号処理チップ６１のマイクロバンプ５７を狭ピッチで配置できるため、信号処理チップ６１のチップサイズが入出力端子数で決まってしまうという問題を回避することができる。
さらに、本実施形態によると、信号処理チップ６１による信号処理後の映像出力は、イメージセンサチップ５１の出力回路から出力されるので、信号処理チップ６１に出力回路のための高耐圧のトランジスタを形成する必要がない。このため、チップサイズのより一層の小型化が実現できる。
さらに、ロジック回路のみで構成されている信号処理チップ６１は、ロジック回路の動作に必要となる程度の低い電圧の電源が供給されていれば足りる。そこで本実施形態では、イメージセンサチップ５１に供給される電源のうち最も低い電圧の電源（ここでは電源Ａ）が、信号処理チップ６１にマイクロバンプ５７を介して供給されている。このような構成により、信号処理チップ６１のトランジスタは、低電圧電源に対応した薄膜ゲート酸化膜のトランジスタで構成することが可能となる。これにより、上述したような保護回路用の高耐圧トランジスタを必要としないことと併せて、簡易な製造プロセスで、低コストの信号処理チップ６１を作成することが可能となる。
さらに、本実施形態の固体撮像デバイスでは、イメージセンサチップ５１と信号処理チップ６１の配線レイアウトルールや配線層数を最適化できる。具体的には、ロジック回路のみで構成され、かつ低電圧で駆動される信号処理チップ６１では、微細配線ルールを用いて配線、トランジスタをレイアウトし、さらに回路規模に合わせて配線層数を増やすことによって敷き占め率を向上させればよい。これにより、信号処理チップ６１を大幅に小型化することが可能となる。この場合、信号処理チップ６１の配線層数は、イメージセンサチップ５１の配線層数よりも多くなる。
（実施の形態５）
図８は実施の形態５に係る固体撮像デバイスの配線図である。また、本実施形態に係る固体撮像デバイスの構成図は図６と同様である。図８において、図７と共通の構成要素には図７と同一の符号を付しており、ここではその詳細な説明を省略する。
本実施形態においても、信号処理チップ６１は、図６（ｂ）に示すように、イメージセンサチップ５１の主面上における撮像領域５２以外の領域に、複数のマイクロバンプ５７を介してフリップチップ実装されており、その実装箇所においてイメージセンサチップ５１との間に電気的経路が形成されている。そして、信号処理チップ６１と固体撮像デバイス外部との間の入出力は、マイクロバンプ５７によって形成された電気的経路と、イメージセンサチップ５１の内部回路および入出力端子５５とを介して行われる。
実施の形態４と異なるのは、イメージセンサチップ５１が、撮像領域５２の複数列の画像信号を、並列に出力可能に構成されている点である。そして、信号処理チップ６１は、ロジック回路のみで構成されており、イメージセンサチップ５１等の駆動制御を行うタイミング発生回路６３と、イメージセンサチップ５１から出力された複数列の画像信号を処理する列信号処理回路６４と、列信号処理回路６４によって処理された信号を再度処理する信号処理回路６５を備えている。
図９はイメージセンサチップ５１の画素信号処理回路５４と、信号処理チップ６１の列信号処理回路６４および信号処理回路６５との信号接続を示す詳細配線図である。図９に示すように、画素信号処理回路５４は、撮像領域５２から出力された画素信号とランプ波形とを比較してＡＤ変換を行うコンパレータ９１と、ＡＤ変換された出力電圧を信号処理チップ６１において処理可能な低電圧に変換するレベルシフタ９２とを備えている。コンパレータ９１とレベルシフタ９２は、撮像領域５２の各列に設けられている。また、レベルシフタ９２の出力すなわち各列の画像信号をそれぞれ信号処理チップ６１に伝達するためのマイクロバンプ５７が設けられている。
レベルシフタ９２の出力はそれぞれ、マイクロバンプ５７を介して、信号処理チップ６１の列信号処理回路６４に送られる。列信号処理回路６４は、マイクロバンプ５７に対応して設けられたデジタルメモリ９３と、読み出しを行うデジタルメモリ９３を選択するための水平走査回路９４とを備えている。デジタルメモリ９３は、マイクロバンプ５７を介して受けた画像信号を８〜１４ビット等のデジタル信号として蓄積する。デジタルメモリ９３に蓄積されたデジタル信号は、水平走査回路９４によって順次選択され、デジタル出力として信号処理回路６５に伝達される。信号処理回路６５は黒補正、キズ補正等の信号処理を行う。信号処理後の画像信号は、再度マイクロバンプ５７を経由してイメージセンサチップ５１に伝達された後、イメージセンサチップ５１の入出力端子を経由して映像出力として出力される。
このように本実施形態によると、マイクロバンプ５７を狭ピッチで配置可能であることを利用して、複数列の画像信号をそれぞれ伝達するためのマイクロバンプ５７を設けることによって、イメージセンサチップ５１と信号処理チップ６１との間で複数列の画像信号を並列に転送することが可能になる。しかも、マイクロバンプ５７は、チップ間の接続距離が短いため低抵抗であり、かつ寄生インダクタンスや寄生容量も少ない。したがって、高速かつ低消費電力の信号伝達が可能となる。
さらに、本実施形態では、広いダイナミックレンジや高いＳ／Ｎ比を得るために高電圧が必要となるコンパレータ９１等のアナログ回路で構成される画素信号処理回路５４は、イメージセンサチップ５１側に配置し、低電圧で動作可能なデジタルメモリ９３を含む列信号処理回路６４をデジタル回路のみで構成される信号処理チップ６１側に配置している。これにより、例えば、信号処理チップ６１は低電源に対応した薄膜ゲート酸化膜のトランジスタのみで構成する等、それぞれのチップに用いるトランジスタ種類を最適化することが可能となる。したがって、簡易な製造プロセスで、低コストの固体撮像デバイスを作成することが可能となる。
さらに、信号処理チップ６１は、最適な微細配線ルールを用いて配線・トランジスタをレイアウトし、さらに回路規模に合わせて配線層数を増やすことによって敷き占め率を向上させるのが好ましい。これにより、多ビットのデジタル信号を保存するために多数のラッチ回路等から構成されるデジタルメモリ９３等多くのロジック回路が搭載された列信号処理回路６４の面積を、イメージセンサチップ５１に搭載した場合と比較して、大幅に小型化することが可能となる。
なお本実施形態では、撮像領域５２の各列の画像信号をそれぞれに対応するマイクロバンプ５７を経由して信号処理チップ６１に伝達する構成としたが、これに限られるものではない。例えば、レベルシフタ９２とマイクロバンプ５７との間にセレクタを設けて、複数列をまとめて１つのマイクロバンプ５７に対応付け、画像信号を選択的にマイクロバンプ５７を介して信号処理チップ６１に出力するようにしてもよい。これは、撮像領域５２の各列のピッチとマイクロバンプ５７を配置可能なピッチとが合っていないような場合に有効である。
また第４および第５の実施形態では、固体撮像素子上に１つの信号処理素子を実装する例を示しているが、撮像領域以外であれば、固体撮像素子に複数の信号処理素子を実装してもかまわない。例えば、デジタルシグナルプロセッサを搭載することによって、チップセットとして固体撮像カメラを実現することも可能である。
本発明では、固体撮像デバイスの小型化・低コスト化が実現できるので、例えば、高速、低消費電力、小型・低コストのデジタルカメラ、ムービーカメラ等を実現することができ、有用である。
１ ＣＣＤイメージセンサチップ（固体撮像素子）
１ａ 撮像領域
２ ガラス（透明材料）
３ タイミングジェネレータチップ（周辺回路素子）
４ ＣＣＤドライバチップ（周辺回路素子）
７ 接着剤
２０ 貫通電極
２１ バンプ（接続端子）
５１ イメージセンサチップ（固体撮像素子）
５２ 撮像領域
５５ 入出力端子
５６ 保護回路（内部回路）
５７ マイクロバンプ
６１ 信号処理チップ（信号処理素子）

Claims (10)

  1. 光電変換素子を含む単位画素が行列状に形成された撮像領域を主面上に有する固体撮像素子と、
    前記固体撮像素子の撮像動作の制御、または、前記固体撮像素子の映像出力の信号処理を行う周辺回路素子とを備え、
    前記周辺回路素子は、前記固体撮像素子の主面上における前記撮像領域以外の領域に、その主面が前記固体撮像素子の主面と対向するように、貼り合わされて実装されており、
    前記撮像領域は、透明材料によって覆われている
    ことを特徴とする固体撮像デバイス。
  2. 請求項１記載の固体撮像デバイスにおいて、
    前記透明材料は、前記撮像領域の表面に、接着剤によって接着されている
    ことを特徴とする固体撮像デバイス。
  3. 請求項１記載の固体撮像デバイスにおいて、
    前記固体撮像素子は、
    主面と裏面とを電気的に接続する貫通電極と、
    裏面上に形成されており、前記貫通電極と電気的に接続された接続端子とを備えている
    ことを特徴とする固体撮像デバイス。
  4. 請求項１記載の固体撮像デバイスにおいて、
    前記固体撮像素子は、ＣＣＤ（Charge Coupled Device）イメージセンサチップであり、
    前記周辺回路素子は、ＣＣＤを駆動するためのＣＣＤドライバチップと、ＣＣＤを駆動するタイミングを制御するためのタイミングジェネレータチップとを少なくとも含む
    ことを特徴とする固体撮像デバイス。
  5. 固体撮像デバイスの製造方法であって、
    光電変換素子を含む単位画素が行列状に２次元配列されてなる撮像領域を主面上に有する固体撮像素子が形成された、ウエハを準備する工程と、
    前記固体撮像素子の撮像領域を覆うように、透明材料を設ける工程と、
    前記透明材料を設けた後に、前記固体撮像素子の撮像動作の制御、または、前記固体撮像素子の映像出力の信号処理を行う周辺回路素子を、前記固体撮像素子の主面上における前記撮像領域以外の領域に、その主面が前記固体撮像素子の主面と対向するように、貼り合わせて実装する工程とを備えた
    ことを特徴とする固体撮像デバイスの製造方法。
  6. 固体撮像デバイスであって、
    光電変換素子を含む単位画素が行列状に形成された撮像領域を主面上に有する固体撮像素子と、
    前記固体撮像素子の映像出力の信号処理を行う回路を主面上に有した信号処理素子とを備え、
    前記信号処理素子は、前記固体撮像素子の主面上における前記撮像領域以外の領域に、主面同士が対向するように貼り合わせて実装され、実装箇所において前記固体撮像素子との間に電気的経路が形成されており、
    前記信号処理素子と当該固体撮像デバイス外部との間の入出力は、前記電気的経路と、前記固体撮像素子の内部回路および入出力端子とを介して行われるように、構成されている
    ことを特徴とする固体撮像デバイス。
  7. 請求項６記載の固体撮像デバイスにおいて、
    前記信号処理素子は、複数のマイクロバンプを介して、前記固体撮像素子に実装されており、
    前記固体撮像素子の映像出力は、前記複数のマイクロバンプのいずれかを経由して前記信号処理素子に伝達され、前記信号処理素子内で信号処理された後、再び前記複数のマイクロバンプのいずれかを経由して前記固体撮像素子に伝達され、前記入出力端子から当該固体撮像デバイス外部に出力される
    ことを特徴とする固体撮像デバイス。
  8. 請求項６記載の固体撮像デバイスにおいて、
    前記固体撮像素子に、少なくとも１つ以上の電源が供給され、
    前記固体撮像素子に供給される電源のうち最も低い電圧の電源が、前記信号処理素子に、前記電気的経路を介して供給される
    ことを特徴とする固体撮像デバイス。
  9. 請求項６記載の固体撮像デバイスにおいて、
    前記信号処理素子の配線層数は、前記固体撮像素子の配線層数よりも多い
    ことを特徴とする固体撮像デバイス。
  10. 請求項６記載の固体撮像デバイスにおいて、
    前記信号処理素子は、複数のマイクロバンプを介して、前記固体撮像素子に実装されており、
    前記固体撮像素子は、前記撮像領域の複数列の画像信号を、並列に出力可能に構成されており、
    前記複数のマイクロバンプは、前記固体撮像素子から出力される複数列の画像信号を、それぞれ前記信号処理素子に伝達する
    ことを特徴とする固体撮像デバイス。
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