JP2006197426A - 固体撮像装置および半導体装置 - Google Patents

Abstract

【課題】外部から電源供給を受ける内部回路の動作によって発生する電圧降下を抑制し、内部回路の動作安定化を図ること。
【解決手段】本発明は、半導体基板（チップ）上に形成され、外部のレギュレータ５から電源の供給を受けるＡ／Ｄ変換器３等の画像信号処理回路と、半導体基板（チップ）上に設けられ、Ａ／Ｄ変換器３等の画像信号処理回路の動作による外部のレギュレータ５の電圧降下を補うようＡ／Ｄ変換器３等の画像信号処理回路に電源を供給する電源補助回路４とを備える固体撮像装置である。
【選択図】図１

Description

本発明は、外部から電源の供給を受けて動作する画像信号処理回路もしくは内部回路を備えた固体撮像装置および半導体装置に関する。

近年、ＣＣＤ（Charge Coupled Device）に代わるイメージセンサとして、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが注目を集めている。これは、ＣＣＤがその製造に専用プロセスを必要とし、また、動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要があるため、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服しているからである。

ＣＭＯＳイメージセンサは、その製造には世界中で生産されている一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能であること、さらにはＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができるため、周辺ＩＣの数を減らすことができる、といった非常に大きなメリットを複数持ち合わせている。

また、ＣＣＤの出力回路が、ＦＤ(Floating Diffusion)アンプを用いた１ch出力が主流であるのに対し、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。

この並列出力型ＣＭＯＳイメージセンサの信号出力回路については実に様々なものが考案されているが、その最も進んだ形態のひとつが列毎にＡ／Ｄ変換器を備え、デジタル信号として画素信号を取り出すタイプである。このような、列並列型のアナログ−デジタル変換装置（以下、ＡＤＣ(Analog≡digital converter)と略す。）を搭載したCMOSイメージセンサは、非特許文献１により報告されている。

図９に従来例の構成を説明する列並列ＡＤＣ搭載ＣＯＭＳイメージセンサのブロック図を示す。このイメージセンサは、フォトダイオードと画素内アンプとから単位画素１２が構成され、それらがマトリックス状に配置されて画素アレイ１１となっている。

ＡＤＣ２１は、デジタル−アナログ変換装置（以下、ＤＡＣ(Digital-Analog converter)と略す。）１９から生成される参照電圧RAMPと、行線H0,H1…毎に単位画素１２から列線V0,V1…を経由し得られるアナログ信号とを比較する比較器１３と、比較時間をカウントするカウンタ５２のカウント結果を保持するメモリ装置５１とからなり、ｎビットデジタル信号変換機能を有し、各列線V0,V1…毎に配置され、列並列ＡＤＣブロック５４が構成される。

水平出力線５５は２ｎビット幅の水平出力線と、それぞれの出力線に対応した２ｎ個のセンス回路、減算回路５３および出力回路とから構成される。また、画素アレイ１１の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路２０、行アドレスや行走査を制御する行走査回路１８、そして列アドレスや列走査を制御する列走査回路１７が配置される。

本従来例のＣＭＯＳイメージセンサの動作を、図１０のタイミングチャートと図９のブロック図とで説明する。先ず、任意の行Hxの単位画素１２から列線V0,V1…への１回目の読み出しが安定した後、ＤＡＣ１９によりRAMPに参照電圧を時間変化させた階段状の波形を入力し、任意の列線Vxの電圧との比較を比較器１３にて行う。

次に、RAMPへの階段波入力と同時に，カウンタ５２で１回目のカウントがなされる。RAMPとVxの電圧が等しくなったとき比較器１３の出力は反転し、同時にメモリ装置５１に比較期間に応じたカウントが保持される。

この１回目の読み出し時は、単位画素１２のリセット成分ΔVを読み出しており、ΔV内には，単位画素１２毎にばらつく雑音がオフセットとして含まれている。しかし、このΔVのばらつきは一般に小さく、またリセットレベルは全画素共通なため、任意の列線Vxの出力はおおよそ既知である。したがって、１回目のΔV読み出し時には、RAMP電圧を調整することにより比較期間を短くすることが可能であり、本従来例では７ビット分のカウント期間（１２８クロック）でΔVの比較を行っている。

２回目の読み出しは、ΔVに加え単位画素１２毎の入射光量に応じた信号成分を読み出し、１回目の読み出しと同様の動作を行う。すなわち、任意の行Hxの単位画素１２から列線V0,V1…への２回目の読み出しが安定した後、ＤＡＣ１９によりRAMPに参照電圧を時間変化させた階段状の波形を入力し、任意の列線Vxの電圧との比較を比較器１３にて行う。RAMPへの階段波入力と同時に、カウンタ５２で２回目のカウントがなされる。RAMPとVxの電圧が等しくなったとき比較器１３の出力は反転し、同時にメモリ装置５１内に比較期間に応じたカウントが保持される。

この時、１回目のカウントと２回目のカウントとでは、メモリ装置５１内の異なった場所に保持される。以上のＡ／Ｄ変換期間終了後、列走査回路１７により、メモリ装置５１に保持された１回目と２回目のそれぞれｎビットのデジタル信号が２ｎ本の水平出力線５５を経て、順次減算器５３で（２回目の信号）−（１回目の信号）がなされた後外部出力され、その後、順次行毎に同様の動作が繰り返され、２次元画像が生成される。

本従来例では、Ａ／Ｄ変換器の構成要素として、カウンタやメモリといったデジタル回路が多く用いられている。また、Ａ／Ｄ変換にはＣＫ０、ＣＫ１、、といった高速のクロックが必要になる。一般にデジタル回路の消費電流は、クロックスピード×回路規模に比例して大きくなっていく。多数のデジタル回路と、高速なクロックが必要であることから、Ａ／Ｄ変換中は消費電流が非常に大きくなることが容易に予想される。

一方、これらデジタル回路が動作するのは主にＡ／Ｄ変換期間中のみであり、その後メモリから信号を水平転送する期間においては、ＣＫ０、ＣＫ１、、といった高速クロックが必要ないことからも想像できるように、消費電流は小さくて済む。これは、Ａ／Ｄ変換期間と水平転送期間で消費電流値が大きく変化する、すなわち電流パルスが発生することを意味している。

通常、これらイメージセンサの電源は外部の電源レギュレータから供給される。一般的に電源レギュレータは大量の電流を供給できる代わりに、急激な消費電流の変化には追従できないという特徴がある。

図１１（ａ）〜（ｃ）に、各々仕様の異なる一般的な電源レギュレータの特性を示す。ここには出力電流変化に対する出力電圧の応答が示されており、出力に０．１μFのデカップコンデンサが備えられた場合の特性である。電流変化が起きると出力電圧が変動する様子がわかる。注目すべきはその復帰時間である。横軸の１メモリが５００μSecなので、出力電圧が復帰するまでに約１００μSec程度要していることが読み取れる。イメージセンサのＡ／Ｄ変換サイクルは通常数μSec〜数十μSecなので、レギュレータ自身は発生する電流パルスにはほとんど応答できないことがわかる。

W.Yang et. al.,"An Integrated 800x600 CMOS Image System," ISSCC Digest of Technical Papers, pp.304-305,Feb.,1999)

こうした電圧変化を少しでも抑えるために、通常レギュレータ出力にはデカップコンデンサが備えられるが、イメージセンサを携帯電話といった小型モバイル機器向けに実装する場合は、そのサイズ制限から大型のデカップコンデンサは搭載できないのが実情である。よって、このように大きな電流パルスが発生するイメージセンサにおいては、常に電源電圧の変動が問題となる。この変動は回路の動作マージンを圧迫し、場合によっては誤動作の原因となる。また、周期的に発生する電源変動は、イメージセンサの場合、画像データの歪み（シェーディング）といった現象として現れ、画質の劣化につながる場合がある。このため、安定した電源電圧を得るためには、電流パルスを極力発生させないことが求められる。

本発明はこのような問題を解決するために成されたものである。すなわち、本発明は、半導体基板上に形成され、外部から電源の供給を受ける画像信号処理回路と、半導体基板上に設けられ、画像信号処理回路の動作による外部の電源の電圧降下を補うよう画像信号処理回路に電源を供給する電源補助回路とを備える固体撮像装置である。

このような本発明では、画像信号処理回路が形成される半導体基板上に電源補助回路が設けられているため、画像信号処理回路の動作による外部の電源の電圧降下を電源補助回路で補うことができ、これにより外部の電源に対する動作安定性の要求を緩和することができるようになる。

また、本発明は、半導体基板上に形成され、外部から電源の供給を受ける内部回路と、半導体基板上に設けられ、内部回路の動作による外部の電源の電圧降下を補うよう内部回路に電源を供給する電源補助回路とを備える半導体装置である。

このような本発明では、内部回路が形成される半導体基板上に電源補助回路が設けられているため、内部回路の動作による外部の電源の電圧降下を電源補助回路で補うことができ、これにより外部の電源に対する動作安定性の要求を緩和することができるようになる。

したがって、本発明を用いることで、例えば列毎にＡ／Ｄ変換器を持っているような固体撮像装置や内部回路を有する半導体装置で、その動作電流が電流パルスを形成してしまうような場合においても、その瞬時電流を緩和し、電源電圧を安定させることが可能となる。これにより、例えばＡ／Ｄ変換器を形成しているようなデジタル回路の動作マージンを適切に確保し、安定した動作を保証できるようになる。また、電源レギュレータの性能や、外付けコンデンサの大きさに依存せず、その電源電圧を安定に保つことができるので、携帯機器向けに小型モジュールを形成する時など、そのサイズ、コスト等に大きなメリットを得ることが可能となる。

以下、本発明の実施の形態を図に基づき説明する。すなわち、本実施形態においては、列毎にＡ／Ｄ変換器のような信号処理回路（画像信号処理回路）を備え、その動作時間の割合が全体の時間に対して十分短いためにパルス状の電流変化が発生してしまうようなイメージセンサにおいても、その電流パルス量を著しく緩和し、外部に備えられる電源レギュレータの応答速度によらず、その電源電圧を安定に保つことができる点を特徴としている。

図１は、本実施形態に係る固体撮像装置を説明するブロック図である。すなわち、本実施形態の固体撮像装置は、２次元画素アレイから成るセンサ部１、センサ部１から画素信号を出力する画素信号線２、メモリやカウンタから構成されるＡ／Ｄ変換器（画像信号処理回路）３を同一チップ（半導体基板）内に搭載している。

Ａ／Ｄ変換器３には電源VDD1が外部（チップ外）のレギュレータ５から供給され、電源VDD1の安定化のためにデカップコンデンサ６がチップ外部に備えられる。これは小型モバイル機器用途でも実装できる小型サイズのもの（例えば、１０Ｖ耐圧のセラミックコンデンサ１μFでL×W=1.0mm×0.5mm）を想定する。

さらに、本実施形態では、センサ部１等が形成される同一チップ内に電源補助回路４が備えられ、ここからＡ／Ｄ変換器３が発生する電流パルスを緩和するための電流（補助電流）を供給する。なお、電源補助回路４は一部チップ外の部品を使用する場合もある。

図２は、電源補助回路の内部構成を説明するブロック図である。電源補助回路４には、チャージポンプのような昇圧回路４が設けられ、Ａ／Ｄ変換器３の動作電圧であるVDD1よりも高い電圧を内部で発生する。その出力電圧をCPOとする。

発生した電圧はコンデンサ１６に供給され、保持される。CPOはトランジスタTr1を介してVDD1へと接続され、Ａ／Ｄ変換器３に対して電流を供給する。その供給量はTr１のON抵抗によって決まるが、Tr1のON抵抗は差動アンプ８によってそのゲート電圧を供給することによって制御される。差動アンプ８はVDD1が常に基準電圧Refと同じになるように負帰還制御をかける。Refは定常状態のVDD1と同じ電圧で、かつ安定したものが望ましい。

図３は、電源補助回路の他の例を説明するブロック図である。ここではＡ／Ｄ変換器３内の一部で使われるアナログ回路９や、画素用にVDD1より高い電圧の専用電源VDD2が用意されている場合の例である。VDD2はＡ／Ｄ変換器３内のアナログ回路９やセンサ部１に供給される一方、図２のCPOの代わりに抵抗素子R1を介してCPOへと供給される。この例では、図２に示す昇圧回路７は必要ない。その他は図２と同じである。

ここで、図２、図３に示す例においては、従来必要としなかったコンデンサ１６を追加しているが、これはデカップコンデンサ６だけで電圧降下分を補うようにすると大容量が必要となって実装サイズが増大してしまうため、これを回避するためである。例えば、通常１μF（１０Ｖ耐圧のセラミックコンデンサでL×W=1.0mm×0.5mm）程度のデカップコンデンサ６を用いているが、電圧降下分を補うために例えば１０μFが必要となると、部品サイズで約４倍の2.0mm×1.2mmサイズとなってしまう。本実施形態では、デカップコンデンサ６としては通常の容量（例えば、１μF（部品サイズ1.0mm×0.5mm））を用いながら、追加のコンデンサ１６としては電圧降下分を補うだけの容量（例えば、同じ１μF（部品サイズ1.0mm×0.5mm））で済むことから、大きな容量（大きな部品サイズ）のコンデンサを１つ設けるよりも実装面積を小さくできるようになる。

また、本実施形態で用いられる電源補助回路４は、昇圧回路７や差動アンプ８、トランジスタTr1といった簡単な構成であるため、チップ内の空いている箇所でも十分設けることができ、また、例えばＣＭＯＳイメージセンサの製造で形成されているものの実際には使用されていなかった素子を利用しても構成できるため、実質上のチップサイズ増大にはつながらない。

次に、図６、図７を用いて本発明の動作を説明する。図６は、本発明を用いなかった場合のVDD1電源状態を示している。Ａ／Ｄ変換期間のみ、Ａ／Ｄ変換器３を構成するデジタル回路が一斉動作するため、大きな電流を消費する。その電流変化に電源レギュレータは追従できないので、VDD1の電圧は降下する。その降下量は外付けのデカップコンデンサの容量でほぼ決定されるが、携帯機器等ではあまり大きなサイズを搭載できないのは前述した通りである。

図７は、本発明を用いた場合の動作を示している。図１〜図３に示す各例ともに動作形態は同じである。ここでは図２に示す構成を例にとって説明する。まず昇圧回路７はVDD1から昇圧し、VDD1より十分高い電圧を外部のコンデンサ１６に充電する。この充電はＡ／Ｄ変換器が動作していない時間になされているものとする。また、差動アンプ８の入力Refには、定常時のVDD1と同等の電圧が入力されているものとする。

次に、この状態でＡ／Ｄ変換器３が動作をはじめ、やはり大きな電流を消費する。するとその電流パルスにより電圧VDD1が降下を開始するが、差動アンプ８がその降下を検出し、負帰還をかけてトランジスタTr1のゲートを導通状態にする。トランジスタTr1の先にはVDD1よりも電圧の高いCPOが接続されているため、その電位差でVDD1に向かって電流が供給される。

差動アンプ８によって常に負帰還制御がかけられているため、VDD1ができるだけRefと近い電圧になるようにTr1の導通状態が制御される。Refには定常時のVDD1と同じ電圧が入力されているため、VDD1が常に安定するように制御がかけられ、結果的にＡ／Ｄ変換器３の消費する電流はそのほとんどがTr1を介してCPOから供給されることになる。供給しきれない誤差分だけがVDD1の電源レギュレータから供給されるが、Ａ／Ｄ変換器３で消費される電流に比べて大幅に少ない量で済むので、VDD1の電圧変動も大幅に抑えられる。

ここで、Ａ／Ｄ変換器３が消費する電流はそのほとんどがTr1を介してCPOから供給されると説明したが、昇圧回路７自体もそれ程速い応答スピードを持っている訳ではないので、電流は殆んど全て外付けコンデンサ１６から供給されることになり、CPOの電圧自体は大きく降下する。この降下分はＡ／Ｄ変換動作が終了して、消費電流量が下がった時間を利用してゆっくり充電することになる。通常、Hブランキング内でＡ／Ｄ変換を行うようなタイプの場合は、Hブランキングの時間に対して十分に長い信号出力時間を持っているので、その時間を使ってゆっくり充電していくことに問題はない。

以下、図３に示す構成での動作についても、上記図２に示す構成での動作の差分のみ説明する。図３に示す構成では、昇圧回路７（図２参照）の出力CPOの代わりに、VDD1よりも電圧の高い電源VDD2を使用する。VDD2の電圧を抵抗素子R1を介して外付けコンデンサ１６に供給する。抵抗素子R1が入っている理由は、Ａ／Ｄ変換器３が動作して外付けコンデンサ１６の電圧（図７のCPO電圧波形にあたる）が大きく変動したときに、その影響がVDD2にまで及ぶのを防ぐためである。R1の抵抗値は高いほど良いが、コンデンサ１６の電圧降下分を、信号出力期間に戻しきれる大きさをその上限とする。その他、差動アンプ８による制御等はすべて図２に示す構成の動作と同じである。

次に、差動アンプ８のRef電圧の作り方について図４、図５で説明する。Ref電圧は定常時のVDD1の電圧と同じであることが必要であると先に述べたが、VDD1そのものをつなぐことはできない。RefがVDD1と一緒に変動してしまうと制御にならないからである。よってVDD1の変動とは関係なく安定しているものが必要である。

図４の例ではバンドギャップリファレンスからRef電圧を発生させている。バンドギャップリファレンス１０は通常GNDのみを基準として電圧を発生し、またその精度も非常に高い。ただし得られる電圧は1.25V付近と限定されているため、電圧変換アンプ１４を用いてVDD1と同じ電圧に設定する。この回路では、もともとがGND基準であるため、VDD1が変動しても安定してRef電圧を出力できるメリットがある。

図５の例では、S/H（Sample/Hold）回路を用いてRef電圧を発生させている。その動作タイミングを図８に示す。基本的にはVDD1の電圧を直接Refに持ってくることになるが、直結してしまうと制御がかけられない。そこで、できるだけVDD1が定常状態に近づいたタイミング（図８ではＡ／Ｄ変換の始まる直前）にVDD1の電圧をスイッチ素子S2とS/H容量１５でサンプリングして、Ａ／Ｄ変換期間中はその安定性を確保する。この回路では、VDD1を利用しつつ、スイッチ素子S2とS/H容量１５だけの簡単な構成でRef電圧を発生できるメリットがある。

上記説明した実施形態では、主としてＣＭＯＳイメージセンサから成る固体撮像装置を例としているが、本発明はこれ以外のイメージセンサや半導体装置であっても適用可能である。すなわち、外部から電源の供給を受けて内部の回路を動作させる場合、その内部の回路の動作によって電圧降下が発生する場合、同一チップ内に電源補助回路を設けておくことでその電圧降下分を補い、安定した動作電圧の供給によって内部の回路の動作を安定させることが可能となる。

本実施形態に係る固体撮像装置を説明するブロック図である。 電源補助回路の内部構成を説明するブロック図である。 電源補助回路の他の例を説明するブロック図である。 Rrf電圧の作り方を説明するブロック図（その１）である。 Rrf電圧の作り方を説明するブロック図（その２）である。 本発明を用いなかった場合の動作を説明するタイミングチャートである。 本発明を用いた場合の動作を説明するタイミングチャートである。 S/H回路でRef電圧を発生させる場合の動作を説明するタイミングチャートである。 従来例の構成を説明するブロック図である。 従来例の動作タイミングチャートである。 一般的な電源レギュレータの特性を示す図である。

符号の説明

１…センサ部、２…画素信号線、３…Ａ／Ｄ変換器、４…電源補助回路、５…レギュレータ、６…デカップコンデンサ、７…昇圧回路、８…差動アンプ

Claims (13)

1. 半導体基板上に形成され、外部から電源の供給を受ける画像信号処理回路と、
   前記半導体基板上に設けられ、前記画像信号処理回路の動作による前記外部の電源の電圧降下を補うよう前記画像信号処理回路に電源を供給する電源補助回路と
   を備えることを特徴とする固体撮像装置。
2. 前記電源補助回路は、前記画像信号処理回路の動作電圧よりも高い電圧を出力する
   ことを特徴とする請求項１記載の固体撮像装置。
3. 前記電源補助回路は、前記画像信号処理回路に供給する電流量を調整する調整回路を備えている
   ことを特徴とする請求項１記載の固体撮像装置。
4. 前記調整回路は、前記画像信号処理回路に供給される電圧が基準電圧より低くなった場合に前記電源補助回路から前記画像信号処理回路に電源を供給するよう制御する
   ことを特徴とする請求項３記載の固体撮像装置。
5. 前記基準電圧は、接地電位のみを基準として生成されたものから成る
   ことを特徴とする請求項４記載の固体撮像装置。
6. 前記基準電圧は、前記外部の電源の電圧が安定しているときにサンプリングした値から生成される
   ことを特徴とする請求項４記載の固体撮像装置。
7. 前記画像信号処理回路は、複数の光電変換素子がマトリクス状に配置されたセンサ部の各カラムに対応して設けられるアナログ・デジタル変換回路から成る
   ことを特徴とする請求項１記載の固体撮像装置。
8. 半導体基板上に形成され、外部から電源の供給を受ける内部回路と、
   前記半導体基板上に設けられ、前記内部回路の動作による前記外部の電源の電圧降下を補うよう前記内部回路に電源を供給する電源補助回路と
   を備えることを特徴とする半導体装置。
9. 前記電源補助回路は、前記内部回路の動作電圧よりも高い電圧を出力する
   ことを特徴とする請求項８記載の半導体装置。
10. 前記電源補助回路は、前記内部回路に供給する電流量を調整する調整回路を備えている
    ことを特徴とする請求項８記載の半導体装置。
11. 前記調整回路は、前記内部回路に供給される電圧が基準電圧より低くなった場合に前記電源補助回路から前記内部回路に電源を供給するよう制御する
    ことを特徴とする請求項１０記載の半導体装置。
12. 前記基準電圧は、接地電位のみを基準として生成されたものから成る
    ことを特徴とする請求項１１記載の半導体装置。
13. 前記基準電圧は、前記外部の電源の電圧が安定しているときにサンプリングした値から生成される
    ことを特徴とする請求項１１記載の半導体装置。

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