WO2017163924A1 - 撮像装置、電子機器 - Google Patents

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宏明 石渡
晴美 田中
厚博 安藤
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ソニー株式会社
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Definitions

  • the present disclosure relates to an imaging apparatus and an electronic apparatus, and more particularly, to an imaging apparatus and an electronic apparatus that can further reduce the apparatus size.
  • Imaging devices such as CMOS (Complementary Metal Oxide Semiconductor) image sensors have been further miniaturized, such as a configuration in which a plurality of semiconductor substrates are stacked (see, for example, Patent Document 1).
  • CMOS Complementary Metal Oxide Semiconductor
  • the area occupied by the terminal portion from which the output signal is extracted becomes larger with respect to the planar size of the apparatus, making it difficult to reduce the size.
  • the present disclosure has been made in view of such a situation, and enables the apparatus size to be further reduced.
  • An imaging device includes a first structure in which a pixel array unit in which pixels that perform photoelectric conversion are two-dimensionally formed is formed, an input circuit unit that inputs a predetermined signal from the outside of the device, and the pixel An output circuit unit for outputting a pixel signal output from the device to the outside of the device and a signal processing circuit are formed, and a second structure located below the first structure is stacked.
  • a first through via penetrating through a semiconductor substrate connected to the output circuit unit and constituting a part of the second structure, and the output circuit unit via the first through via.
  • An output unit including an external terminal for signal output for connecting to the outside of the device, the input circuit unit, a second through via connected to the input circuit unit and penetrating the semiconductor substrate, and the second through via Via the input circuit section of the device
  • An input unit including a signal input external terminal connected to the unit is disposed below the pixel array unit of the first structure, and the signal output external terminal is connected to the first unit via a first rewiring.
  • the signal input external terminal is electrically connected to the second through via via a second rewiring, and the first rewiring and the second rewiring are electrically connected to the first through via.
  • An electrically independent third rewiring is disposed in the same layer as the wiring.
  • An electronic apparatus includes a first structure in which a pixel array unit in which pixels that perform photoelectric conversion are two-dimensionally formed is formed, an input circuit unit that inputs a predetermined signal from the outside of the device, and the pixel An output circuit unit for outputting a pixel signal output from the device to the outside of the device and a signal processing circuit are formed, and a second structure located below the first structure is stacked.
  • a first through via penetrating through a semiconductor substrate connected to the output circuit unit and constituting a part of the second structure, and the output circuit unit via the first through via.
  • An output unit including an external terminal for signal output for connecting to the outside of the device, the input circuit unit, a second through via connected to the input circuit unit and penetrating the semiconductor substrate, and the second through via Via the input circuit section of the device
  • An input unit including a signal input external terminal connected to the unit is disposed below the pixel array unit of the first structure, and the signal output external terminal is connected to the first unit via a first rewiring.
  • the signal input external terminal is electrically connected to the second through via via a second rewiring, and the first rewiring and the second rewiring are electrically connected to the first through via.
  • the imaging device includes a third rewiring that is electrically independent in the same layer as the wiring.
  • An output unit including signal output external terminals, an input circuit unit, a second through via connected to the input circuit unit and penetrating the semiconductor substrate, and the input circuit unit connected to the outside of the device through the second through via Input section including external terminals for signal input And it is disposed below the pixel array portion of the first structure.
  • the signal output external terminal is electrically connected to the first through via via the first rewiring
  • the signal input external terminal is electrically connected to the second through via via the second rewiring.
  • an electrically independent third rewiring is disposed in the same layer as the first rewiring and the second rewiring.
  • the electronic apparatus is an apparatus including the imaging device.
  • the device size can be further reduced.
  • FIG. 6 is a diagram showing a cross-sectional structure taken along line A-A ′ of FIG. 5. It is a figure showing the 2nd circuit arrangement composition example of circuit arrangement in an imaging device.
  • FIG. 8 is a diagram showing a cross-sectional structure taken along line B-B ′ of FIG. 7.
  • FIG. 6 is a diagram illustrating a cross section in a final shape of an imaging apparatus as Comparative Example 1.
  • FIG. 10 is a diagram illustrating a cross section in a final shape of an imaging apparatus as Comparative Example 2.
  • FIG. 10 is a diagram illustrating a cross section in a final shape of an imaging apparatus as Comparative Example 3. It is a figure which shows the 3rd circuit arrangement structural example of the circuit arrangement in an imaging device. It is a figure showing the 4th circuit arrangement composition example of circuit arrangement in an imaging device. It is a figure which shows the cross-section in the C-C 'line
  • FIG. 21 is a diagram showing a cross-sectional structure taken along line D-D ′ of FIG. 20. It is a figure which shows the 11th circuit arrangement configuration example of the circuit arrangement in an imaging device. 2 is an enlarged cross-sectional view of the vicinity of the outer periphery of the imaging apparatus 1.
  • FIG. It is a figure explaining the manufacturing method of the imaging device of a twin contact structure. It is a figure explaining the manufacturing method of the imaging device of a twin contact structure. It is a figure explaining the manufacturing method of the imaging device of a twin contact structure. It is a figure explaining the manufacturing method of the imaging device of a twin contact structure. It is a figure explaining the manufacturing method of the imaging device of a twin contact structure. It is a figure explaining the manufacturing method of the imaging device of a twin contact structure. It is a figure explaining the manufacturing method of the imaging device of a twin contact structure. It is a figure explaining the manufacturing method of the imaging device of a twin contact structure. It is a figure explaining the manufacturing method of the imaging device of a twin contact structure. It is a figure explaining the manufacturing method of the imaging device of a twin contact structure. It is a figure explaining the manufacturing method of the imaging device of a twin contact structure. It is a figure explaining the manufacturing method of the imaging device of a twin contact structure.
  • FIG. 1 shows a schematic structure of an imaging apparatus as a semiconductor device employing the present technology.
  • the imaging device 1 shown in FIG. 1 converts light or electromagnetic waves incident on the device in the direction of the arrow in the figure into an electrical signal.
  • an apparatus that converts light into an electrical signal will be described as an example of an object to be converted into an electrical signal.
  • the imaging apparatus 1 includes a stacked structure 13 in which a first structure 11 and a second structure 12 are stacked, an external terminal 14, and a protective substrate 18 formed on the upper side of the first structure 11.
  • the first structure 11 is shown as an upper structure in FIG. 1 with the incident surface side on which light is incident on the device as the upper side and the other surface side of the device facing the incident surface as the lower side.
  • the body 11 and the second structure 12 will be referred to as the lower structure 12.
  • the imaging apparatus 1 includes a semiconductor substrate (wafer) that forms part of the upper structure 11, a semiconductor substrate (wafer) that forms part of the lower structure 12, and a protective substrate 18. Are bonded to each image pickup apparatus 1 after being bonded at the wafer level.
  • the upper structure 11 before being solidified is a semiconductor substrate (wafer) on which pixels for converting incident light into electrical signals are formed.
  • the pixel includes, for example, a photodiode (PD) for photoelectric conversion, and a plurality of pixel transistors that control the photoelectric conversion operation and the operation of reading the photoelectrically converted electric signal.
  • the upper structure 11 included in the imaging device 1 after being separated into pieces may be referred to as an upper chip, an image sensor substrate, or an image sensor chip.
  • the pixel transistor included in the imaging device 1 is preferably, for example, a MOS transistor.
  • an R (red), G (green), or B (blue) color filter 15 and an on-chip lens 16 are formed on the upper surface of the upper structure 11.
  • a protective substrate 18 for protecting the structure of the imaging device 1, particularly the on-chip lens 16 and the color filter 15, is disposed above the on-chip lens 16.
  • the protective substrate 18 is a transparent glass substrate, for example. If the hardness of the protective substrate 18 is higher than the hardness of the on-chip lens 16, the effect of protecting the on-chip lens 16 is enhanced.
  • the lower structure 12 before being solidified is a semiconductor substrate (wafer) on which a semiconductor circuit including transistors and wirings is formed.
  • the lower structure 12 included in the imaging device 1 after being separated into pieces may be referred to as a lower chip, a signal processing board, or a signal processing chip.
  • the lower structure 12 is formed with a plurality of external terminals 14 for electrical connection with wiring (not shown) outside the apparatus.
  • the external terminal 14 is, for example, a solder ball.
  • the imaging device 1 has a cavityless structure in which a protective substrate 18 is fixed to the upper side of the upper structure 11 or the upper side of the on-chip lens 16 through a glass seal resin 17 disposed on the on-chip lens 16. Yes. Since the glass seal resin 17 has a hardness lower than that of the protective substrate 18, the stress applied to the protective substrate 18 from the outside of the imaging device 1 is transmitted to the inside of the device as compared with the case where the seal resin is not present. Can act to alleviate.
  • the imaging device 1 has a columnar or wall-like structure on the upper surface of the upper structure 11 as a structure different from the cavityless structure, and the protective substrate 18 is carried above the on-chip lens 16 with a gap. As described above, a cavity structure fixed to the columnar or wall-like structure may be formed.
  • FIG. 2 is a block diagram illustrating a system configuration example of the imaging apparatus 1.
  • pixel array unit 24 in which a plurality of pixels 31 each having a photoelectric conversion unit (PD) are arranged in a row direction and a column direction.
  • PD photoelectric conversion unit
  • the pixel array unit 24 includes a row drive signal line 32 for driving the pixel 31 for each row and a vertical signal line for reading a signal generated as a result of photoelectric conversion from the plurality of pixels 31 driven for each row. (Column readout line) 33 is provided. As shown in FIG. 2, a plurality of pixels 31 arranged in the row direction are connected to one row drive signal line 32. A plurality of pixels 31 arranged in the column direction are connected to one vertical signal line 33.
  • the imaging apparatus 1 further includes a row driving unit 22 and a column signal processing unit 25.
  • the row driving unit 22 includes, for example, a row address control unit that determines the position of a row for pixel driving, in other words, a row decoder unit, and a row driving circuit unit that generates a signal for driving the pixel 31.
  • the column signal processing unit 25 includes, for example, a load circuit unit that is connected to the vertical signal line 33 and forms a source follower circuit with the pixel 31. Further, the column signal processing unit 25 may include an amplification circuit unit that amplifies a signal read from the pixel 31 via the vertical signal line 33. Further, the column signal processing unit 25 may further include a noise processing unit for removing the noise level of the system from the signal read from the pixel 31 as a result of the photoelectric conversion.
  • the column signal processing unit 25 includes an analog-digital converter (ADC) for converting a signal read from the pixel 31 or the analog signal subjected to the noise processing into a digital signal.
  • the ADC includes a comparator unit for comparing the analog signal to be converted with the reference sweep signal to be compared, and a counter unit for measuring the time until the comparison result in the comparator unit is inverted.
  • the column signal processing unit 25 may further include a horizontal scanning circuit unit that performs control of scanning the readout column.
  • the imaging device 1 further includes a timing control unit 23.
  • the timing control unit 23 supplies a signal for controlling the timing to the row driving unit 22 and the column signal processing unit 25 based on the reference clock signal and the timing control signal input to the apparatus.
  • all or part of the row driving unit 22, the column signal processing unit 25, and the timing control unit 23 may be simply referred to as a pixel peripheral circuit unit, a peripheral circuit unit, or a control circuit unit. .
  • the imaging device 1 further includes an image signal processing unit 26.
  • the image signal processing unit 26 is a circuit that performs various types of signal processing on the data obtained as a result of the photoelectric conversion, in other words, the data obtained as a result of the imaging operation in the imaging device 1.
  • the image signal processing unit 26 includes, for example, an image signal processing circuit unit and a data holding unit.
  • the image signal processing unit 26 may further include a processor unit.
  • An example of signal processing executed in the image signal processing unit 26 is a case where AD-converted imaging data is data obtained by photographing a bright subject with a large gradation when the data is obtained by photographing a dark subject. Is a tone curve correction process for reducing gradation. In this case, it is desirable to store the tone curve characteristic data in advance in the data holding unit of the image signal processing unit 26 as to what tone curve is used to correct the gradation of the imaging data.
  • the imaging device 1 further includes an input unit 21A.
  • the input unit 21A for example, the timing clock signal such as the reference clock signal, the vertical synchronization signal and the horizontal synchronization signal, and the characteristic data stored in the data holding unit of the image signal processing unit 26 from the outside of the apparatus. Enter.
  • the input unit 21 ⁇ / b> A includes an input terminal 41 that is an external terminal 14 for inputting data to the imaging device 1, and an input circuit unit 42 that captures a signal input to the input terminal 41 into the imaging device 1.
  • the input unit 21A further includes an input amplitude changing unit 43 that changes the amplitude of the signal captured by the input circuit unit 42 to an amplitude that can be easily used inside the imaging apparatus 1.
  • the input unit 21A further includes an input data conversion circuit unit 44 that changes the arrangement of the data string of the input data.
  • the input data conversion circuit unit 44 is, for example, a serial / parallel conversion circuit that receives a serial signal as input data and converts it into a parallel signal.
  • the input unit 21A can further include a memory interface circuit that receives data from these external memory devices.
  • the imaging device 1 further includes an output unit 21B.
  • the output unit 21B outputs the image data captured by the imaging device 1 and the image data processed by the image signal processing unit 26 from the imaging device 1 to the outside of the device.
  • the output unit 21B is an output terminal 48 that is an external terminal 14 for outputting data from the imaging device 1 to the outside of the device, and a circuit that outputs data from the inside of the imaging device 1 to the outside of the device.
  • an output circuit unit 47 which is a circuit for driving external wiring outside the connected imaging device 1.
  • the output unit 21B further includes an output amplitude changing unit 46 that changes the amplitude of a signal used inside the imaging apparatus 1 to an amplitude that can be easily used by an external device connected to the outside of the imaging apparatus 1.
  • the output unit 21B further includes an output data conversion circuit unit 45 that changes the arrangement of the data string of the output data.
  • the output data conversion circuit unit 45 is, for example, a parallel / serial conversion circuit that converts a parallel signal used in the imaging apparatus 1 into a serial signal.
  • the output data conversion circuit unit 45 and the output amplitude change unit 46 may be omitted.
  • the output unit 21B can further include a memory interface circuit that outputs data to these external memory devices. .
  • a circuit block including both or at least one of the input unit 21A and the output unit 21B may be referred to as the input / output unit 21.
  • a circuit unit including at least one of the input circuit unit 42 and the output circuit unit 47 may be referred to as an input / output circuit unit 49.
  • FIG. 3 shows a circuit arrangement configuration example of the pixel 31 of the imaging device 1 according to the present embodiment.
  • the pixel 31 includes a photodiode 51 as a photoelectric conversion element, a transfer transistor 52, an FD (floating diffusion) 53, a reset transistor 54, an amplification transistor 55, and a selection transistor 56.
  • the photodiode 51 generates and accumulates charges (signal charges) corresponding to the received light quantity.
  • the photodiode 51 has an anode terminal grounded and a cathode terminal connected to the FD 53 via the transfer transistor 52.
  • the transfer transistor 52 When the transfer transistor 52 is turned on by the transfer signal TR, the transfer transistor 52 reads out the electric charge generated by the photodiode 51 and transfers it to the FD 53.
  • the FD 53 holds the electric charge read from the photodiode 51.
  • the reset transistor 54 is turned on by the reset signal RST, the charge accumulated in the FD 53 is discharged to the drain (constant voltage source Vdd), thereby resetting the potential of the FD 53.
  • the amplification transistor 55 outputs a pixel signal corresponding to the potential of the FD 53. That is, the amplification transistor 55 constitutes a load MOS (not shown) as a constant current source connected via the vertical signal line 33 and a source follower circuit, and shows a level corresponding to the charge accumulated in the FD 53. A pixel signal is output from the amplification transistor 55 to the column signal processing unit 25 via the selection transistor 56 and the vertical signal line 33.
  • the selection transistor 56 is turned on when the pixel 31 is selected by the selection signal SEL, and outputs the pixel signal of the pixel 31 to the column signal processing unit 25 via the vertical signal line 33.
  • Each signal line to which the transfer signal TR, the selection signal SEL, and the reset signal RST are transmitted corresponds to the row drive signal line 32 in FIG.
  • the pixel 31 can be configured as described above, but is not limited to this configuration, and other configurations may be employed.
  • FIG. 4 shows a circuit arrangement configuration example of the input circuit unit 42 provided in the input unit 21A and the output circuit unit 47 provided in the output unit 21B of the imaging apparatus 1 according to the present embodiment.
  • the input / output circuit unit 49 may include either the input circuit unit 42 or the output circuit unit 47 with respect to one external terminal 14, or both the input circuit unit 42 and the output circuit unit 47 may be included. May be a bidirectional input / output circuit configuration.
  • the input circuit unit 42 is a circuit having the following characteristics.
  • the logic is the same or only inverted between data input from the input terminal 41 of the imaging device 1 to the input circuit unit 42 and data output from the input circuit unit 42 to the internal circuit of the imaging device 1. In other words, it is a circuit that does not change the arrangement of the data in the signal sequence. In other words, logic “1” and “0” or “Hi” and “Low” are switched in the signal sequence. This circuit does not change the position.
  • the voltage amplitude of the signal input to the input terminal 41 of the image pickup apparatus 1 is preferably received by a circuit disposed in the subsequent stage of the input circuit unit 42, in other words, a circuit that is more internal in the image pickup apparatus 1. It is a circuit to convert to. This circuit may convert data input to the circuit in a direction in which the voltage amplitude decreases.
  • a signal (for example, LVDS small-amplitude differential signal) input to the input circuit unit 42 becomes more internal in the imaging device 1 in other words, a circuit arranged at the subsequent stage of the input circuit unit 42 It is a circuit that converts the output into a format or voltage amplitude (for example, a digital signal that fully swings in a single end) that is preferable for reception by the circuit and outputs the converted signal.
  • This circuit may convert data input to the circuit in a direction in which the voltage amplitude increases.
  • the output circuit unit 47 is a circuit having the following characteristics. (1) In data input from the internal circuit of the imaging device 1 to the output circuit unit 47 and data output from the output circuit unit 47 to the outside of the imaging device 1 via the output terminal 48 of the imaging device 1, Circuits that have the same or only inverted logic, in other words, circuits that do not change the arrangement of data in the signal string. In other words, logic “1” and “0” or “Hi” in the signal string. This is a circuit that does not change the position where “low” and “low” are switched.
  • the circuit increases the voltage amplitude of the signal line.
  • This circuit may convert data input to the circuit in a direction in which the voltage amplitude increases.
  • an external element connected to the output terminal 48 preferably receives a signal (a digital signal that performs a full swing at a single end) input from an internal circuit of the imaging apparatus 1 to the output circuit unit 47.
  • a signal a digital signal that performs a full swing at a single end
  • This is a circuit that converts the signal into a format or voltage amplitude (for example, LVDS small amplitude differential signal) and outputs the signal.
  • This circuit may convert data input to the circuit in a direction in which the voltage amplitude decreases.
  • the input / output circuit section 49 including at least one of the input circuit section 42 and the output circuit section 47 includes one or more transistors.
  • a transistor included in the input / output circuit unit 49 may be referred to as an input / output transistor.
  • the input / output circuit unit 49 may include an inverter circuit, a buffer circuit, and the like, and may further include an enable circuit that controls an input operation or an output operation.
  • the input circuit unit 42 or the output circuit unit 47 can also serve as an amplitude change unit for the input signal or the output signal by appropriately setting the power supply voltage used in the circuit.
  • the amplitude of a signal in a part of the pixel peripheral circuit unit of the imaging device 1 or the image signal processing unit 26 is V2
  • the circuit of the input circuit unit 42 or the output circuit unit 47 is, for example, in the circuit shown in FIG.
  • the input circuit unit 42 receives a signal of amplitude V1 from the outside, The amplitude is reduced to V2 and input to the internal circuit of the imaging apparatus 1, and the output circuit unit 47 receives the signal of the amplitude V2 from the internal circuit of the imaging apparatus 1, and increases the amplitude to V1 to the outside.
  • Output Can When the voltages V1 and V2 shown in FIG. 4 are the same voltage, the signal amplitude changing function is not provided.
  • the reference voltage in the transistor circuit in the case of the circuit of FIG. 4, the ground voltage
  • the voltage of the power source supplied to the circuit that is different from the reference voltage In the case of the circuit of FIG. 4, for example, the voltage difference from V1
  • a power supply voltage In the case of the circuit of FIG. 4, for example, the voltage difference from V1
  • FIG. 5 is a diagram illustrating a first circuit arrangement configuration example of the circuit arrangement in the imaging apparatus 1.
  • the pixel array unit 24 is arranged in the upper structure 11.
  • a part of the row driving unit 22 is disposed in the upper structure 11 and a part is disposed in the lower structure 12.
  • the row driving circuit unit is arranged in the upper structure 11 and the row decoder unit is arranged in the lower structure 12.
  • the row drive unit 22 arranged in the upper structure 11 is arranged outside the pixel array unit 24 in the row direction, and at least a part of the row drive unit 22 arranged in the lower structure 12 is the upper structure. 11 is disposed on the lower side of the row drive unit 22 provided in the vehicle 11.
  • a part of the column signal processing unit 25 is disposed on the upper structure 11 and a part is disposed on the lower structure 12.
  • the load circuit unit, the amplification circuit unit, the noise processing unit, and the ADC comparator unit are arranged in the upper structure 11, and the ADC counter unit is arranged in the lower structure 12. ing.
  • the column signal processing unit 25 arranged in the upper structure 11 is arranged outside the pixel array unit 24 in the column direction, and at least a part of the column signal processing unit 25 arranged in the lower structure 12 is on the upper side. It is disposed below the column signal processing unit 25 provided in the structure 11.
  • the wiring connection part 29 is arranged. In these wiring connection portions 29, a wiring connection structure described later with reference to FIG. 6 is used.
  • An image signal processing unit 26 is arranged inside the row driving unit 22 and the column signal processing unit 25 arranged in the lower structure 12.
  • the input / output circuit section 49 is arranged in a region below the pixel array section 24 of the upper structure 11.
  • the input / output circuit unit 49 is a circuit unit including both or at least one of the input circuit unit 42 and the output circuit unit 47.
  • the input / output circuit unit 49 includes both the input circuit unit 42 and the output circuit unit 47, the input / output circuit unit 49 is divided for each external terminal 14 and a plurality of input / output circuit units 49 are arranged in the lower structure 12.
  • the input / output circuit unit 49 is configured by only the input circuit unit 42, the input circuit unit 42 is divided into one external terminal 14 (input terminal 41), and a plurality of input circuit units 42 are arranged in the lower structure 12.
  • the output circuit unit 47 is divided into one external terminal 14 (output terminal 48), and a plurality of the output circuit units 47 are arranged in the lower structure 12.
  • An image signal processing unit 26 is arranged around each of the input / output circuit units 49 arranged in a plurality. In other words, the input / output circuit unit 49 is arranged in the area where the image signal processing unit 26 is arranged.
  • the input / output circuit unit 49 may be disposed in a region below the row driving unit 22 or the column signal processing unit 25 of the upper structure 11.
  • the input / output circuit section 49 is on the lower structure 12 side where the external terminals 14 are formed, and below the area of the pixel array section 24 of the upper structure 11 or around the pixels of the upper structure 11.
  • the circuit portion (a circuit portion formed in the upper structure 11 in the pixel peripheral circuit region 313 in FIG. 6) can be disposed in any region below.
  • the input terminal 41 and the input circuit unit 42 and the output circuit unit 47 and the output terminal 48 are arranged.
  • a power supply terminal and a ground terminal may be arranged in the region.
  • the power supply voltage of the transistor circuits constituting the input circuit unit 42 and the output circuit unit 47 is higher than the power supply voltage of the transistor circuits constituting the image signal processing unit 26. May be.
  • the power supply voltage of the transistor circuit constituting the input circuit unit 42 and the output circuit unit 47 is 1.8V to 3.3V
  • the power supply voltage of the transistor circuit constituting the image signal processing unit 26 is 1.2V to 1V. It may be 5V.
  • the input circuit section 42 and output circuit section 47 Since the power supply voltage of the former (transistor circuit constituting the input circuit section 42 and output circuit section 47) and the power supply voltage of the latter (transistor circuit constituting the image signal processing section 26) are different, the input circuit section 42 and output circuit section 47, a distance for arranging the well region to which the power supply voltage is applied and the well region to which the power supply voltage is applied in the image signal processing unit 26 arranged around these well regions, the width of the so-called well isolation region Is preferably larger than the distance provided between the plurality of well regions to which the power supply voltage is applied in the image signal processing unit 26.
  • the depth of the element isolation region provided in the input circuit unit 42 and the output circuit unit 47 may be deeper than the depth of the element isolation region provided in the image signal processing unit 26.
  • the gate lengths of the transistors provided in the input circuit unit 42 and the output circuit unit 47 are preferably larger than the gate lengths of the transistors provided in the image signal processing unit 26.
  • a part of the pixel peripheral circuit unit disposed in the upper structure 11 for example, a load circuit unit, an amplifier circuit unit, a noise processing unit, and the column signal processing unit 25
  • the power supply voltage of the transistor circuit that constitutes one of the comparator sections of the ADC is a transistor that constitutes a part of the pixel peripheral circuit section disposed in the lower structure 12, for example, the counter section of the ADC provided in the column signal processing section 25 It may be higher than the power supply voltage of the circuit.
  • the former (a pixel peripheral circuit unit disposed in the upper structure 11, such as a load circuit unit, an amplifier circuit unit, a noise processing unit, or a comparator unit of an ADC provided in the column signal processing unit 25) transistor
  • the power supply voltage of the circuit is 1.8 V to 3.3 V
  • the power supply voltage of the transistor circuit of the latter (pixel peripheral circuit portion arranged in the lower structure 12, for example, the counter portion of the ADC) is 1.2 V to 1 It may be 5V.
  • the power supply voltage of the latter transistor circuit may be the same as the power supply voltage of the transistor circuit constituting the image signal processing unit 26 arranged in the lower structure 12. Since the power supply voltage of the former transistor circuit is higher than the power supply voltage of the latter transistor circuit, the distance provided between the plurality of well regions to which the power supply voltage is applied in the former transistor circuit is the same as that in the latter transistor circuit. It is desirable that the distance is larger than the distance provided between the plurality of well regions to which the power supply voltage is applied.
  • the depth of the element isolation region provided in the former transistor circuit is preferably deeper than the depth of the element isolation region provided in the latter transistor circuit.
  • the gate length of the transistor included in the former transistor circuit is preferably larger than the gate length of the transistor included in the latter transistor circuit.
  • the power supply voltage of the pixel transistor circuit constituting the pixel 31 disposed in the upper structure 11 is supplied from the pixel peripheral circuit section (for example, the load circuit section and the amplification circuit provided in the column signal processing section 25) disposed in the upper structure 11. May be the same as the power supply voltage of the transistor circuit that constitutes the circuit unit, the noise processing unit, or the ADC comparator unit).
  • the power supply voltage of the pixel transistor circuit constituting the pixel 31 arranged in the upper structure 11 constitutes a pixel peripheral circuit unit (for example, a counter unit of ADC) or an image signal processing unit 26 arranged in the lower structure 12. It may be higher than the power supply voltage of the transistor circuit. Therefore, when an element isolation region having a structure in which a semiconductor substrate is dug is used as the element isolation region, the depth of a part of the element isolation region provided around the pixel transistor disposed in the upper structure 11 is lower It may be deeper than the depth of the element isolation region provided around the transistor of the pixel peripheral circuit unit or the image signal processing unit 26 arranged in the structure 12.
  • an element isolation region around the pixel transistor not an element isolation region in which a semiconductor substrate is dug, but an element isolation in which an impurity region having a conductivity type opposite to the diffusion layer region of the pixel transistor is formed around the pixel transistor.
  • a region may be used as a part.
  • the gate length of the pixel transistor arranged in the upper structure 11 may be larger than the gate length of the transistor in the pixel peripheral circuit unit or the image signal processing unit 26 arranged in the lower structure 12.
  • the depth of the element isolation region provided around the pixel transistors arranged in the upper structure 11 is reduced. The depth may be shallower than the depth of the element isolation region provided around the transistor constituting the pixel peripheral circuit portion arranged in the upper structure 11.
  • an element isolation region around the pixel transistor not an element isolation region in which a semiconductor substrate is dug, but an element isolation in which an impurity region having a conductivity type opposite to the diffusion layer region of the pixel transistor is formed around the pixel transistor.
  • a region may be used as a part.
  • FIG. 6 is a diagram showing a cross-sectional structure of the imaging apparatus 1 along the line AA ′ in FIG. For convenience, a part of FIG. 6 is described instead of a cross-sectional structure in another configuration example of the present technology to be described later.
  • a plurality of pixels 31 including an on-chip lens 16, a color filter 15, a pixel transistor, and a photodiode 51 are arranged in an array in a portion including the upper structure 11 provided in the imaging device 1 and the upper portion thereof.
  • the pixel array unit 24 is arranged.
  • a pixel transistor region 301 is also arranged in the region (pixel array region) of the pixel array unit 24.
  • the pixel transistor region 301 is a region where at least one pixel transistor of the transfer transistor 52, the amplification transistor 55, and the reset transistor 54 is formed.
  • a plurality of external terminals 14 are arranged on the lower surface of the semiconductor substrate 81 provided in the lower structure 12 and in a region located below the pixel array unit 24 provided in the upper structure 11.
  • a region located on the lower surface of the semiconductor substrate 81 included in the lower structure 12 and below the pixel array unit 24 included in the upper structure 11 is defined as the first.
  • the specific region, “a region located on the upper surface of the semiconductor substrate 81 included in the lower structure 12 and below the pixel array unit 24 included in the upper structure 11” is referred to as a second specific region.
  • At least a part of the plurality of external terminals 14 arranged in the first specific region is a signal input terminal 14A for inputting a signal from the outside to the imaging device 1 or a signal for outputting a signal from the imaging device 1 to the outside.
  • This is the output terminal 14B.
  • the signal input terminal 14 ⁇ / b> A and the signal output terminal 14 ⁇ / b> B are the external terminals 14 excluding the power supply terminal and the ground terminal from the external terminals 14.
  • the signal input terminal 14A or the signal output terminal 14B is referred to as a signal input / output terminal 14C.
  • a through via 88 penetrating the semiconductor substrate 81 is disposed in the first specific region and in the vicinity of the signal input / output terminal 14C.
  • the via hole penetrating the semiconductor substrate 81 and the via wiring formed therein may be simply referred to as a through via 88.
  • the through via hole is a conductive pad 322 (hereinafter referred to as the end of the via hole) that is a part of the multilayer wiring layer 82 disposed above the upper surface of the semiconductor substrate 81 from the lower surface of the semiconductor substrate 81 It is desirable that the structure is formed by digging up to the via pad 322).
  • the signal input / output terminal 14C arranged in the first specific region is electrically connected to a through via 88 (more specifically, a via wiring formed in the through via hole) similarly arranged in the first specific region.
  • An input / output circuit section 49 including the input circuit section 42 or the output circuit section 47 is disposed in the second specific area and in the vicinity of the signal input / output terminal 14C and the through via.
  • the signal input / output terminal 14C arranged in the first specific region is electrically connected to the input / output circuit unit 49 via the through via 88, the via pad 322, or a part of the multilayer wiring layer 82.
  • the area where the input / output circuit section 49 is arranged is called an input / output circuit area 311.
  • a signal processing circuit region 312 is formed adjacent to the input / output circuit region 311 on the upper surface of the semiconductor substrate 81 provided in the lower structure 12.
  • the signal processing circuit region 312 is a region where the image signal processing unit 26 described with reference to FIG. 2 is formed.
  • a pixel peripheral circuit area 313 The area where the pixel peripheral circuit section including all or part of the row driving section 22 and the column signal processing section 25 described with reference to FIG. 2 is referred to as a pixel peripheral circuit area 313.
  • a pixel peripheral circuit region 313 is provided in a region outside the pixel array unit 24. Has been placed.
  • the signal input / output terminal 14C may be disposed in a region below the input / output circuit region 311 disposed in the lower structure 12, or may be disposed in a region below the signal processing circuit region 312. May be.
  • the signal input / output terminal 14 ⁇ / b> C may be disposed below the pixel peripheral circuit unit such as the row driving unit 22 or the column signal processing unit 25 disposed in the lower structure 12.
  • the wiring connection structure that connects the wiring included in the multilayer wiring layer 102 of the upper structure 11 and the wiring included in the multilayer wiring layer 82 of the lower structure 12 is referred to as a vertical wiring connection structure.
  • a region where this structure is arranged is sometimes referred to as an upper and lower wiring connection region 314.
  • the vertical wiring connection structure includes a first through electrode (silicon through electrode) 109 that penetrates the semiconductor substrate 101 from the upper surface of the upper structure 11 to the multilayer wiring layer 102, and a semiconductor substrate from the upper surface of the upper structure 11. 101 and the second through-hole electrode (chip through-electrode) 105 that penetrates the multi-layer wiring layer 102 and reaches the multi-layer wiring layer 82 of the lower structure 12 and these two through-electrodes (Through Silicon Via, TSV)
  • the through-electrode connection wiring 106 is formed.
  • such an upper and lower wiring connection structure may be referred to as a twin contact structure.
  • a vertical wiring connection region 314 is disposed outside the pixel peripheral circuit region 313.
  • the pixel peripheral circuit region 313 is formed in both the upper structure 11 and the lower structure 12, but may be formed in only one of them.
  • the upper and lower wiring connection region 314 is arranged outside the pixel array unit 24 and outside the pixel peripheral circuit region 313, but outside the pixel array unit 24.
  • the pixel peripheral circuit region 313 may be disposed inside.
  • two structures of the silicon through electrode 109 and the chip through electrode 105 are used as a structure for electrically connecting the multilayer wiring layer 102 of the upper structure 11 and the multilayer wiring layer 82 of the lower structure 12.
  • the twin contact structure is used to connect using through electrodes.
  • the wiring layer 103 of the upper structure 11 and the wiring of the lower structure 12 are used.
  • Each of the layers 83 may have a shared contact structure that is commonly connected to one through electrode.
  • FIG. 8 is a diagram showing a cross-sectional structure of the imaging apparatus 1 along the line B-B ′ of FIG. 7 when a structure different from the vertical wiring connection structure shown in FIG. 6 is used. For convenience, a part of FIG. 8 is described instead of a cross-sectional structure in another configuration example of the present technology described later.
  • the multilayer wiring layer 102 of the upper structure 11 has a part of the wiring on the lowermost surface of the multilayer wiring layer 102, in other words, between the upper structure 11 and the lower structure 12. It is arranged on the joint surface.
  • the multilayer wiring layer 82 of the lower structure 12 is also arranged with a part of the wiring on the uppermost surface of the multilayer wiring layer 82, in other words, on the joint surface between the upper structure 11 and the lower structure 12. .
  • a part of the wiring of the multilayer wiring layer 102 and a part of the wiring of the multilayer wiring layer 82 are arranged at substantially the same position on the joint surface, and the wirings are electrically connected.
  • two wirings may be in direct contact with each other, or a thin insulating film or high resistance film is formed between the two wirings, and a part of the formed film is formed. It may be in a form of electrical conduction. Alternatively, a thin insulating film or a high resistance film may be formed between the two wirings, and the two wirings may propagate an electric signal by capacitive coupling.
  • a part of the wiring of the multilayer wiring layer 102 of the upper structure 11 and a part of the wiring of the multilayer wiring layer 82 of the lower structure 12 are formed at substantially the same position on the joint surface.
  • a structure for electrically connecting two wirings there are cases where it is referred to as a vertical wiring direct connection structure or simply a wiring direct connection structure.
  • the substantially same position for example, when the imaging apparatus 1 is viewed from the upper side to the lower side, it is a position where at least a part of the two wirings to be electrically connected overlap each other. good.
  • this connection structure may be referred to as a Cu—Cu direct junction structure or simply a Cu—Cu junction structure.
  • this connection structure can be arranged outside the pixel array unit 24.
  • this connection structure can be arranged inside the pixel peripheral circuit region 313 included in the upper structure 11 and inside the pixel peripheral circuit region 313 included in the lower structure 12.
  • the wiring arranged on the upper structure 11 side of the joint surface is the lower side of the circuit provided in the pixel peripheral circuit region 313 of the upper structure 11. Can be arranged. Further, among the wirings constituting the upper and lower wiring direct connection structure, the wiring disposed on the lower structure 12 side of the joint surface is disposed on the upper side of the circuit provided in the pixel peripheral circuit region 313 of the lower structure 12. be able to.
  • the wiring arranged in the pixel array unit 24 (pixel transistor region 301) is used as the wiring of the upper structure 11, and the vertical array direct connection structure by this and the wiring of the lower structure 12 is used as the pixel array unit 24.
  • the pixel transistor region 301 can also be disposed below.
  • FIG. 7 is a diagram illustrating a second circuit arrangement configuration example of the imaging apparatus 1.
  • the above vertical wiring direct connection structure is used as the vertical wiring connection structure.
  • the arrangement of the pixel array unit 24 in the second circuit arrangement configuration example is the same as that in the first circuit arrangement configuration example shown in FIG. That is, the pixel array unit 24 is disposed in the upper structure 11.
  • the arrangement of the row drive unit 22 and the column signal processing unit 25 of the imaging device 1 in the second circuit arrangement configuration example is the same as that of the first circuit arrangement configuration example shown in FIG. is there.
  • the arrangement of the upper and lower wiring connection portions in the second circuit arrangement configuration example is different from the first circuit arrangement configuration example shown in FIG.
  • connection between the wiring of the row driving unit 22 arranged in the upper structure 11 and the wiring of the row driving unit 22 arranged in the lower structure 12 is connected to the row driving unit 22 arranged in the upper structure 11 and the lower side. In a region where the row driving unit 22 arranged in the side structure 12 overlaps, the upper and lower wirings are directly connected.
  • connection between the wiring of the column signal processing unit 25 arranged in the upper structure 11 and the wiring of the column signal processing unit 25 arranged in the lower structure 12 is connected to the column signal processing unit arranged in the upper structure 11. 25 and the column signal processing unit 25 arranged in the lower structure 12 are formed using the upper and lower wiring direct connection structure.
  • the vertical wiring connection structure for connecting the wiring of the row driving unit 22 and the vertical wiring connection structure for connecting the wiring of the column signal processing unit 25 are respectively connected to the row driving unit.
  • the wiring connection portions 29 are arranged outside the line 22 and outside the column signal processing unit 25.
  • the vertical wiring connection structure for connecting the wiring of the row driving unit 22 and the vertical wiring connection structure for connecting the wiring of the column signal processing unit 25 are respectively In the region of the row drive unit 22 and in the region of the column signal processing unit 25.
  • the wiring connection portion 29 is omitted in the upper structure 11 and the lower structure 12, and the imaging device 1 shown in the first circuit arrangement configuration example. It is possible to realize a device having a smaller external size.
  • FIG. 9 is a diagram showing a cross section of the final shape of the imaging apparatus disclosed in Japanese Patent Application Laid-Open No. 2014-72294 (hereinafter referred to as Comparative Structure Disclosure Document 1) as Comparative Example 1.
  • the imaging device 600 of FIG. 9 includes a first portion 623 including a first element portion 621 including a first semiconductor layer 611 and a first wiring portion 622, a second element portion 641 including a second semiconductor layer 631, and a second portion.
  • the second portion 643 including the wiring portion 642 has a stacked structure.
  • An optical member 653 on which a color filter 651 and an on-chip lens 652 are formed is disposed on the back side of the first portion 623.
  • the imaging apparatus 600 includes the first wiring 661 and the first wiring 661 through the conductive member 662 outside the transistors Tr3 and Tr4 constituting the control unit and outside the region where the transistors Tr5 to Tr8 constituting the signal processing unit are arranged.
  • a structure for connecting the two wirings 663 is formed, and an external terminal 664 is disposed outside the connection structure. There is no description of where to place the input / output circuit.
  • the present technology includes (1) an external terminal 14, (2) a semiconductor region in which the input circuit unit 42 or the output circuit unit 47 connected to the external terminal 14 is formed, and (3) a photodiode that performs imaging.
  • the imaging device 600 of FIG. 9 has a structure in which 51 and a semiconductor region in which a pixel transistor is formed, (4) the color filter 15 and the on-chip lens 16, and (5) the protective substrate 18 are stacked in substantially the same region. As a result, the outer size can be reduced.
  • the first portion 623 and the second portion 643 are joined to form the color filter 651 and the on-chip lens 652, and then the substrate After the inversion, it is described that the opening for exposing the electrode portion and the external terminal 664 are formed.
  • the external terminal 664 it is necessary to press the external terminal 664 onto the metal wiring by applying a stress greater than a specific value.
  • the on-chip lens 652 is pressed against the manufacturing device when the external terminal 664 is pressure-bonded. 652 may be scratched.
  • the external terminal 664 is formed in a region outside the pixel array portion, and is not formed directly under the on-chip lens 652.
  • the force applied to the on-chip lens 652 when the external terminal 664 is crimped is the force applied to crimp the external terminal 664 dispersed in an oblique direction.
  • the external terminal 664 is formed immediately below the pixel region, that is, directly below the on-chip lens 652 in order to realize an imaging device with a small external size, the direction of the force applied to crimp the external terminal 664 Since there is the on-chip lens 652 on the extended line, the force applied to the on-chip lens 652 becomes larger, and the occurrence of scratches on the on-chip lens 652 may become more serious.
  • Comparative Structure Disclosure Document 1 also discloses a manufacturing method in which the color filter 651 and the on-chip lens 652 are formed after the external terminal 664 is formed.
  • the imaging device in the state where a large number of protruding portions by the external terminals 664 are provided on the surface of the imaging device, when forming the color filter 651 and the on-chip lens 652, the imaging device is connected to these manufacturing devices by the vacuum adsorption method However, it may be difficult to fix by the general method.
  • the imaging apparatus 1 in FIG. 1 has a protective substrate 18 on the on-chip lens 16. For this reason, it becomes possible to form the external terminal 14 without pressing the on-chip lens 16 against the manufacturing apparatus of the external terminal 14.
  • the imaging apparatus 1 includes (1) an external terminal 14, (2) a semiconductor region in which the input circuit unit 42 or the output circuit unit 47 connected to the external terminal 14 is formed, and (3) a photodiode 51 and a pixel transistor that perform imaging. 9, (4) the color filter 15 and the on-chip lens 16, and (5) the protective substrate 18 can be stacked in substantially the same region, which is more than the imaging device 600 of FIG. 9. The outer size can be reduced.
  • FIG. 10 is a diagram illustrating a cross section of the final shape of the imaging device disclosed in Japanese Patent Application Laid-Open No. 2010-50149 (Comparative Structure Disclosure Literature 2) as Comparative Example 2.
  • an imaging region 722 where a photodiode (not shown), a color filter 711, an on-chip lens 712 and the like are formed, and a peripheral region 723 formed around the imaging region 722.
  • a first pad 724 for driving pulse and signal input / output is arranged in the peripheral region 723.
  • a bonding wire 725 is connected to the first pad 724.
  • a second pad 726 that provides a reference potential Vss is disposed in the imaging region 722.
  • An external terminal (solder ball) 727 is provided on the second pad 726.
  • the imaging device 700 includes the external terminal 727 below the pixel array.
  • the imaging apparatus 1 includes (1) an external terminal 14, (2) a semiconductor region in which the input circuit unit 42 or the output circuit unit 47 connected to the external terminal 14 is formed, and (3) a photodiode 51 and a pixel transistor that perform imaging. 10 is formed by the structure in which the semiconductor region formed with (4) the color filter 15 and the on-chip lens 16 and (5) the protective substrate 18 are stacked in substantially the same region. The size can be reduced.
  • the imaging device 700 of FIG. 10 does not include a stacked structure like the upper structure 11 and the lower structure 12 of the imaging device 1, in other words, includes only one layer of a semiconductor substrate on which a transistor circuit is formed. It is a solid semiconductor device.
  • a via 732 and an external terminal 727 that penetrate the support substrate 731 are formed below the pixel array in the imaging area 722.
  • the external terminal 727 formed in FIG. 10 is a terminal for the reference potential Vss (ground potential).
  • the terminal of the reference potential Vss does not need an input circuit configured by a transistor circuit when supplying the reference potential Vss to the inside of the imaging device. For this reason, the imaging apparatus 700 disclosed in FIG. 10 can arrange the external terminal 727 for the reference potential Vss below the imaging area 722.
  • pixels each including a photodiode and a pixel transistor are arranged side by side. Therefore, in the case of a structure including only one layer of the semiconductor substrate 741 on which the transistor circuit is formed, it is difficult to form the input circuit in the pixel region in the semiconductor substrate 741 on which the pixel is formed. For this reason, in the imaging device 700 having only one layer of the semiconductor substrate 741 disclosed in FIG. 10, it is possible to dispose a power supply terminal that does not require an input / output circuit below the pixel region. An external terminal that requires a circuit or an output circuit, in other words, an external terminal for signal input or signal output cannot be arranged.
  • the image pickup apparatus 700 of FIG. 10 does not include a protective substrate on the on-chip lens 712, like the image pickup apparatus 600 shown in FIG. This causes a problem that the on-chip lens 712 is damaged when the external terminal is crimped.
  • the imaging apparatus 1 has a structure in which a plurality of semiconductor substrates on which transistor circuits are formed are stacked.
  • the external terminal 14 that requires an input circuit or an output circuit that is, a signal input / output terminal 14C for signal input or signal output can be arranged below the pixel region.
  • the imaging apparatus 1 has a protective substrate 18 on the on-chip lens 16. For this reason, it becomes possible to form the external terminal 14 without pressing the on-chip lens 16 against the manufacturing apparatus of the external terminal 14. Accordingly, the imaging apparatus 1 includes (1) the external terminal 14, (2) the semiconductor region in which the input circuit unit 42 or the output circuit unit 47 connected to the external terminal 14 is formed, and (3) the photodiode 51 that performs imaging. 10 and the semiconductor region in which the pixel transistor is formed, (4) the color filter 15 and the on-chip lens 16, and (5) the protective substrate 18 can be stacked in substantially the same region.
  • the external size can be made smaller than 700.
  • FIG. 11 is a diagram illustrating a cross section of the final shape of the imaging device disclosed in Japanese Patent Application Laid-Open No. 2011-9645 (Comparative Structure Disclosure Literature 3) as Comparative Example 3.
  • an imaging element 812 including a photodiode and a transistor is formed on the first main surface (upper surface) of the semiconductor substrate 811.
  • a multilayer wiring layer 813, a color filter 814, an overcoat 815, and an on-chip lens 816 are formed on the upper side of the image sensor 812.
  • the imaging apparatus 800 includes a protective substrate 817 above the on-chip lens 816.
  • a silicon through electrode 831 penetrating the semiconductor substrate 811, an external terminal (solder ball) 832 connected to the outside, and the like are formed.
  • the peripheral circuit portion 823 thus arranged is arranged.
  • the imaging device 800 of FIG. 11 does not include a stacked structure in which an upper structure and a lower structure are stacked, in other words, a semiconductor substrate on which a transistor circuit is formed. Is a solid-state semiconductor device having only one layer. Therefore, an external terminal that requires an input circuit or an output circuit, in other words, an external terminal for signal input or signal output cannot be arranged below the pixel region.
  • the imaging apparatus 1 has a structure in which a plurality of semiconductor substrates on which transistor circuits are formed are stacked. As a result, it is possible to dispose an external terminal 14 that requires an input circuit or an output circuit, in other words, an external terminal 14 for signal input or signal output, below the pixel region.
  • the imaging apparatus 1 includes (1) the external terminal 14, (2) the semiconductor region in which the input circuit unit 42 or the output circuit unit 47 connected to the external terminal 14 is formed, and (3) the photodiode 51 that performs imaging.
  • the image pickup apparatus shown in FIG. 11 can be configured by stacking the semiconductor region in which the pixel transistors are formed, (4) the color filter 15 and the on-chip lens 16, and (5) the protective substrate 18 in substantially the same region.
  • the external size can be made smaller than 800.
  • the silicon through electrode 831 is formed only on the outer peripheral portion (peripheral circuit portion 823) as in the imaging device 800 of FIG. 11, the power supply terminal and the ground terminal are similarly only on the outer peripheral portion of the apparatus. Will be placed.
  • the imaging device 1 can arrange the through via 88 in an arbitrary region of the lower structure 12 inside the upper and lower substrate connection regions 314, and a part thereof is used for a power supply terminal and a ground terminal. can do. That is, the power supply terminal and the ground terminal can also be arranged in arbitrary regions. Thereby, the number of power supply terminals and ground terminals can be reduced as compared with the case where they are arranged only on the outer peripheral portion. Thereby, the circuit area as the whole imaging device 1 can be reduced.
  • the imaging apparatus 1 includes (1) an external terminal 14, (2) a semiconductor region in which the input circuit unit 42 or the output circuit unit 47 connected to the external terminal 14 is formed, and (3) a photodiode 51 and a pixel transistor that perform imaging.
  • the outer size can be reduced by the structure in which the semiconductor region formed with (4) the color filter 15 and the on-chip lens 16 and (5) the protective substrate 18 are stacked in substantially the same region. is there.
  • the function of the present technology is “to realize an imaging device having a smaller external size than an imaging device that does not have this structure by stacking the above (1) to (5) in substantially the same region”.
  • the function are functions and operations that cannot be obtained by the configuration of the “imaging device having a semiconductor laminated structure without a protective substrate” shown in Comparative Example 1 and Comparative Example 2, and “Transistor” shown in Comparative Example 3 This is a function and action that cannot be obtained even with the configuration of the “imaging device having only one layer of a semiconductor substrate on which a circuit is formed”.
  • FIG. 12 is a diagram illustrating another circuit arrangement configuration example of the imaging apparatus 1 and a third circuit arrangement configuration example that is a modification of the first circuit arrangement configuration example.
  • the input / output circuit section 49 is arranged separately for each external terminal 14.
  • the image signal processing unit 26 surrounds each input / output circuit unit 49.
  • the input / output circuit section 49 is arranged for each of the plurality of external terminals 14.
  • the input / output circuit unit 49 of a certain external terminal 14 and the input / output circuit unit 49 of another external terminal 14 are arranged in contact with each other.
  • the image signal processing unit 26 is not disposed between the two.
  • a plurality of input / output circuit units 49 having the same power supply voltage are collectively 1
  • the third circuit arrangement configuration example arranged as a mass of input / output circuit area, the number of places where the wells having different power supply voltages are separated is reduced, so that the outer size of the imaging device 1 is the same.
  • the lower structure 12 there is a possibility that more circuits can be mounted on the image signal processing unit 26, for example.
  • a part of the input / output circuit unit 49 is not arranged below the pixel array unit 24 included in the upper structure 11, but the upper structure. 11 is disposed below the pixel peripheral circuit portion included in the pixel 11, for example, below the row driving unit 22 included in the upper structure 11 or outside the region where the image signal processing unit 26 included in the lower structure 12 is disposed. You may do it. Thereby, even if the external size of the imaging device 1 is the same, there is a possibility that more circuits can be mounted on the image signal processing unit 26 in the lower structure 12, for example.
  • FIG. 13 is a diagram illustrating another circuit arrangement configuration example of the imaging apparatus 1 and a fourth circuit arrangement configuration example that is a modification of the first and third circuit arrangement configuration examples.
  • FIG. 14 is a diagram showing a cross-sectional structure of the imaging apparatus 1 taken along the line C-C ′ of FIG. For convenience, a part of FIG. 14 is described instead of a cross-sectional structure in another configuration example of the present technology described later.
  • the input / output circuit unit 49 in other words, the input circuit unit 42 and the output circuit unit 47 are all included in the lower structure 12. It arrange
  • FIG. The region in which the input / output circuit unit 49 is disposed may be below the row driving unit 22 and the column signal processing unit 25 (pixel peripheral circuit region 313) included in the upper structure 11, or may be the upper structure 11. May be located below the outer peripheral portion of the pixel array portion 24 included in the pixel array.
  • the area where the input / output circuit unit 49 is disposed need not be disposed, for example, across the entire row direction of the column signal processing unit 25, and between the column signal processing unit 25 and the image signal processing unit 26. In addition, there may be a region where the input / output circuit unit 49 is not arranged.
  • the area where the input / output circuit unit 49 is disposed does not need to be arranged seamlessly across the entire column direction of the row driving unit 22, and the input / output circuit is provided between the row driving unit 22 and the image signal processing unit 26. There may be a region where the circuit unit 49 is not disposed.
  • the number of places where the wells having different power supply voltages are separated from each other is smaller than in the third circuit arrangement configuration example.
  • the image signal processing unit 26 there is a possibility that more circuits can be mounted on the image signal processing unit 26, for example.
  • FIG. 15 is a diagram illustrating another circuit arrangement configuration example of the imaging apparatus 1 and a fifth circuit arrangement configuration example that is a modification of the first, third, and fourth circuit arrangement configuration examples.
  • the input / output circuit unit 49 includes the column signal processing unit 25 and the image signal processing unit 26, and the row driving unit 22 and the image signal processing unit 26. There was an area that was not placed between.
  • the input / output circuit unit 49 extends over the entire row direction of the column signal processing unit 25 and over the entire column direction of the row drive unit 22. They are arranged in rows. Thereby, there is a possibility that the area of the input / output circuit section 49 can be increased.
  • the lower structure 12 may be connected to, for example, the image signal processing unit 26. There is a possibility that more circuits can be mounted.
  • FIG. 16 is a diagram illustrating another circuit arrangement configuration example of the imaging apparatus 1 and a sixth circuit arrangement configuration example that is a modification of the first and third circuit arrangement configuration examples.
  • the input / output circuit unit 49 is arranged in a region below the pixel array unit 24 of the upper structure 11 in the lower structure 12, and around it
  • the image signal processing unit 26 is arranged.
  • the image signal processing unit 26 of the lower structure 12 includes a plurality of (three in FIG. 16) circuit blocks divided by broken lines. Has been.
  • the input / output circuit unit 49 is arranged at a block boundary of a circuit block included in the image signal processing unit 26 or a part serving as a boundary with the row driving unit 22. .
  • a power supply line or a ground line for a circuit included in each circuit block may be arranged at a block boundary portion. For this reason, the distance between the circuits at the block boundary portion may be arranged to be larger than the distance between the circuits inside the circuit block.
  • the circuit layout design is more effective than the case where the input / output circuit section 49 is disposed inside the circuit block.
  • the input / output circuit unit 49 can be arranged without reducing the degree of circuit integration. Thereby, even if the external size of the imaging device 1 is the same, by using the sixth circuit arrangement configuration example, it is possible to mount more circuits, for example, in the image signal processing unit 26 in the lower structure 12. There is sex.
  • FIG. 17 is a diagram illustrating another circuit arrangement configuration example of the imaging apparatus 1 and a seventh circuit arrangement configuration example that is a modification of the fifth circuit arrangement configuration example.
  • the area of the row driving unit 22 arranged in the lower structure 12 is larger than the area of the row driving unit 22 arranged in the upper structure 11.
  • the row driving unit 22 arranged in the lower structure 12 is arranged so as to extend in the inner direction of the apparatus than the row driving unit 22 arranged in the upper structure 11.
  • the area of the column signal processing unit 25 arranged in the lower structure 12 is formed larger than the area of the column signal processing unit 25 arranged in the upper structure 11. Further, the column signal processing unit 25 arranged in the lower structure 12 is arranged so as to extend in the inner direction of the apparatus than the column signal processing unit 25 arranged in the upper structure 11. Yes.
  • the seventh circuit arrangement configuration example is different from the fifth circuit arrangement configuration example shown in FIG. 15 even if the size of the pixel array unit 24 of the imaging device 1 is the same. There is a possibility that the external size can be reduced.
  • FIG. 18 is a diagram illustrating another circuit arrangement configuration example of the imaging apparatus 1 and an eighth circuit arrangement configuration example that is a modification of the seventh circuit arrangement configuration example.
  • the row drive unit 22 is also arranged in the upper structure 11, although the area is smaller than the row drive unit 22 arranged in the lower structure 12. It was. Similarly, the column signal processing unit 25 is arranged in the upper structure 11 even though the area is smaller than that of the column signal processing unit 25 arranged in the lower structure 12.
  • the row driving unit 22 and the column signal processing unit 25 are arranged only in the lower structure 12.
  • a signal output from the row driving unit 22 to the pixel array unit 24 is arranged in the lower structure 12 via the wiring connection unit 29 having the upper and lower wiring connection structure of the pixel peripheral circuit region 313 shown in FIG. Then, the signal is transmitted from the row driving unit 22 to the pixel array unit 24 arranged in the upper structure 11.
  • the eighth circuit arrangement configuration example has the same size of the pixel array unit 24 of the imaging device 1 as the imaging device 1. There is a possibility that the external size can be reduced.
  • the arrangement example of the row driving unit 22 and the column signal processing unit 25 shown in the eighth circuit arrangement configuration example can be applied to other configuration examples of the present technology.
  • FIG. 19 is a diagram illustrating another circuit arrangement configuration example of the imaging apparatus 1 and a ninth circuit arrangement configuration example that is a modification of the fifth circuit arrangement configuration example.
  • the row driving unit 22 and the column signal processing unit 25 are all arranged in the upper structure 11.
  • the region positioned below the row driving unit 22 and the column signal processing unit 25 arranged in the upper structure 11 is the same as the fifth circuit arrangement configuration example illustrated in FIG. 15.
  • the image signal processing unit 26 is arranged extending in the outer circumferential direction.
  • the input / output circuit unit 49 may be arranged in an area located below the row driving unit 22 and the column signal processing unit 25 arranged in the upper structure 11. Accordingly, compared to the fifth circuit arrangement configuration example illustrated in FIG. 15, the ninth circuit arrangement configuration example has an image signal processing unit even if the size of the pixel array unit 24 of the imaging device 1 is the same. There is a possibility that a larger number of circuits can be mounted on the image signal processing unit 26 by increasing the area of the image signal processing unit 26.
  • the arrangement example of the row driving unit 22 and the column signal processing unit 25 shown in the ninth circuit arrangement configuration example can be applied to other configuration examples of the present technology.
  • FIG. 20 is a diagram illustrating another circuit arrangement configuration example of the imaging apparatus 1 and a tenth circuit arrangement configuration example that is a modification of the second circuit arrangement configuration example.
  • FIG. 21 is a diagram showing a cross-sectional structure of the imaging apparatus 1 along the line D-D ′ in FIG. For convenience, a part of FIG. 21 is described instead of a cross-sectional structure in another configuration example of the present technology to be described later.
  • a pixel in which the upper structure 11 has an upper and lower wiring direct connection structure can be arranged inside the peripheral circuit region 313 and inside the pixel peripheral circuit region 313 included in the lower structure 12.
  • the input / output circuit section 49 in other words, the input circuit section 42 and the output circuit section 47 are all connected to the image signal of the lower structure 12.
  • the processing unit 26 is arranged outside the area where the processing unit 26 is arranged.
  • the region where the input / output circuit unit 49 is disposed may be below the row driving unit 22 and the column signal processing unit 25 included in the upper structure 11, or the pixel array unit included in the upper structure 11.
  • the lower side of 24 may be sufficient.
  • the area where the input / output circuit unit 49 is arranged need not be arranged in a continuous manner in the entire row direction of the column signal processing unit 25, for example, and the area between the column signal processing unit 25 and the image signal processing unit 26 is not necessary. There may be a region between which the input / output circuit unit 49 is not disposed.
  • the area where the input / output circuit unit 49 is disposed does not need to be disposed without any break across the entire column direction of the row driving unit 22, and is not provided between the row driving unit 22 and the image signal processing unit 26. There may be a region where the output circuit unit 49 is not disposed. According to the tenth circuit arrangement configuration example, even if the outer size is the same as that of the imaging device 1 of the second circuit arrangement configuration example shown in FIG. There is a possibility that many circuits can be mounted.
  • circuit arrangement example shown in the tenth circuit arrangement configuration example can be applied to other configuration examples of the present technology.
  • FIG. 22 is a diagram illustrating another circuit arrangement configuration example of the imaging apparatus 1 and an eleventh circuit arrangement configuration example that is a modification of the tenth circuit arrangement configuration example.
  • a part of the row driving unit 22 and a part of the column signal processing unit 25 are arranged in both the upper structure 11 and the lower structure 12. It was.
  • the lower structure 12 is a lower region of the row drive unit 22 arranged in the upper structure 11 and is located on the inner side of the apparatus than the row drive unit 22 arranged in the lower structure 12.
  • the input / output circuit unit 49 is arranged in the region.
  • the input / output circuit section 49 is arranged in the region inside the apparatus.
  • a part of the row driving unit 22 and a part of the column signal processing unit 25 are arranged in both the upper structure 11 and the lower structure 12.
  • the lower structure 12 is a region on the lower side of the row drive unit 22 arranged in the upper structure 11 and is outside of the apparatus than the row drive unit 22 arranged in the lower structure 12.
  • the input / output circuit section 49 is arranged in the region.
  • a column signal processing unit 25 that is a region below the column signal processing unit 25 disposed in the upper structure 11 and is disposed in the lower structure 12.
  • An input / output circuit section 49 is arranged in a region that is closer to the outside of the apparatus.
  • the image signal processing unit 26 and the row driving unit 22 arranged in the lower structure 12 are arranged.
  • the signal lines between them and the signal lines between the image signal processing unit 26 and the column signal processing unit 25 are easily arranged, or these signal lines can be arranged with high density.
  • circuit arrangement example shown in the eleventh circuit arrangement configuration example can be applied to other configuration examples of the present technology.
  • FIG. 23 is an enlarged cross-sectional view of the vicinity of the outer periphery of the imaging device 1 having a twin contact structure.
  • a multilayer wiring layer 82 is formed on the upper side (upper structure 11 side) of a semiconductor substrate 81 made of, for example, silicon (Si).
  • the multilayer wiring layer 82 forms the input / output circuit region 311, the signal processing circuit region 312 (not shown in FIG. 23), the pixel peripheral circuit region 313, and the like shown in FIG.
  • the multilayer wiring layer 82 includes a plurality of wiring layers 83 including an uppermost wiring layer 83a closest to the upper structure 11, an intermediate wiring layer 83b, a lowermost wiring layer 83c closest to the semiconductor substrate 81, and the like.
  • the interlayer insulating film 84 is formed between the wiring layers 83.
  • the plurality of wiring layers 83 are formed by using, for example, copper (Cu), aluminum (Al), tungsten (W), etc., and the interlayer insulating film 84 is formed by, for example, a silicon oxide film, a silicon nitride film, or the like. .
  • Each of the plurality of wiring layers 83 and the interlayer insulating film 84 may be formed of the same material in all layers, or two or more materials may be used depending on the layer.
  • a silicon through hole 85 penetrating the semiconductor substrate 81 is formed at a predetermined position of the semiconductor substrate 81, and the connection conductor 87 is embedded in the inner wall of the silicon through hole 85 via an insulating film 86, thereby penetrating the silicon substrate 81.
  • Vias (TSV: Through Silicon Via) 88 are formed.
  • the insulating film 86 can be formed of, for example, a SiO2 film or a SiN film.
  • the through via 88 has a reverse taper shape in which the planar area on the wiring layer 83 side is smaller than that on the external terminal 14 side.
  • it may be a non-tapered shape in which the areas of the external terminal 14 side and the wiring layer 83 side are substantially the same.
  • connection conductor 87 of the through via 88 is connected to a rewiring 90 formed on the lower surface side of the semiconductor substrate 81, and the rewiring 90 is connected to the external terminal 14.
  • the connection conductor 87 and the rewiring 90 can be made of, for example, copper (Cu), tungsten (W), titanium (Ti), tantalum (Ta), titanium tungsten alloy (TiW), polysilicon, or the like.
  • solder mask (solder resist) 91 is formed on the lower surface side of the semiconductor substrate 81 so as to cover the rewiring 90 and the insulating film 86 except for the region where the external terminals 14 are formed.
  • a multilayer wiring layer 102 is formed in the upper structure 11 on the lower side (lower structure 12 side) of the semiconductor substrate 101 made of, for example, silicon (Si).
  • the multilayer wiring layer 102 forms the circuit of the pixel 31 shown in FIG.
  • the multilayer wiring layer 102 includes a plurality of wiring layers 103 including an uppermost wiring layer 103a closest to the semiconductor substrate 101, an intermediate wiring layer 103b, and a lowermost wiring layer 103c closest to the lower structure 12. And an interlayer insulating film 104 formed between the wiring layers 103.
  • the same materials as those for the wiring layer 83 and the interlayer insulating film 84 described above can be used as the materials used for the plurality of wiring layers 103 and the interlayer insulating film 104.
  • the plurality of wiring layers 103 and the interlayer insulating film 104 may be formed using one or more materials.
  • the multilayer wiring layer 102 of the upper structure 11 is composed of five wiring layers 103
  • the multilayer wiring layer 82 of the lower structure 12 is composed of four wiring layers 83.
  • the total number of wiring layers is not limited to this, and can be formed with an arbitrary number of layers.
  • a photodiode 51 formed by PN junction is formed for each pixel 31 in the semiconductor substrate 101.
  • the multilayer wiring layer 102 and the semiconductor substrate 101 are formed with a plurality of pixel transistors such as a transfer transistor 52 and an amplification transistor 55, an FD 53, and the like.
  • the chip through electrode 105 and the silicon through electrode 109 are connected by a connection wiring 106 formed on the upper surface of the semiconductor substrate 101.
  • An insulating film 107 is formed between each of the silicon through electrode 109 and the chip through electrode 105 and the semiconductor substrate 101.
  • a planarization film 108 is formed between the photodiode 51 and the color filter 15 of the semiconductor substrate 101, and a planarization film 110 is also formed between the on-chip lens 16 and the glass seal resin 17.
  • the stacked structure 13 of the imaging device 1 shown in FIG. 1 has a stacked structure in which the lower wiring layer 82 side of the lower structure 12 and the multilayer wiring layer 102 side of the upper structure 11 are bonded together. It has become.
  • the bonding surface of the multilayer wiring layer 82 of the lower structure 12 and the multilayer wiring layer 102 of the upper structure 11 is indicated by a one-dot chain line.
  • the wiring layer 103 of the upper structure 11 and the wiring layer 83 of the lower structure 12 are connected by two through electrodes of the silicon through electrode 109 and the chip through electrode 105.
  • the wiring layer 83 of the lower structure 12 and the external terminal (back electrode) 14 are connected by the through via 88 and the rewiring 90.
  • the lower structure 12 and the upper structure 11 in a wafer state are manufactured separately.
  • a multilayer wiring layer 82 serving as a part of the input / output circuit unit 49, the row driving unit 22, or the column signal processing unit 25 is formed in each chip unit region of a silicon substrate (silicon wafer) 81. Is formed.
  • the semiconductor substrate 81 at this point is in a state before being thinned, and has a thickness of about 600 ⁇ m, for example.
  • the photodiode 51 of each pixel 31 and the source / drain region of the pixel transistor are formed in a region to be each chip portion of the silicon substrate (silicon wafer) 101.
  • a multilayer wiring layer 102 constituting the row drive signal line 32, the vertical signal line 33, and the like is formed on one surface of the semiconductor substrate 101.
  • the semiconductor substrate 101 at this time is also in a state before being thinned, and has a thickness of about 600 ⁇ m, for example.
  • the semiconductor substrate 101 of the upper structure 11 is thinned.
  • Bonding includes, for example, plasma bonding and bonding using an adhesive, but in this embodiment, it is assumed that the bonding is performed by plasma bonding.
  • a film such as a plasma TEOS film, a plasma SiN film, a SiON film (block film), or a SiC film is formed on the bonding surface of the upper structure 11 and the lower structure 12 to form a bonding surface. Both are joined by performing plasma processing and superposition, and then annealing.
  • a silicon through electrode 109 and a chip through electrode 105 are formed in a region to be the upper and lower wiring connection region 314 using a damascene method or the like.
  • a connection wiring 106 for connecting them is formed.
  • the color filter 15 and the on-chip lens 16 are formed above the photodiode 51 of each pixel 31 via the planarization film 108.
  • the entire surface of the laminated structure 13 in which the upper structure 11 and the lower structure 12 are bonded to each other on which the on-chip lens 16 is formed is interposed via the planarization film 110.
  • Glass seal resin 17 is applied, and as shown in FIG. 29, the glass protective substrate 18 is connected in a cavityless structure.
  • the semiconductor substrate 81 of the lower structure 12 has a thickness that does not affect the device characteristics, for example, about 30 to 100 ⁇ m. Thinned.
  • an insulating film (isolation film) 86 is formed on the entire upper surface of the semiconductor substrate 81 including the opening 222 by, for example, a plasma CVD method.
  • the insulating film 86 can be, for example, a SiO2 film or a SiN film.
  • the insulating film 86 on the bottom surface of the opening 222 is removed using an etch-back method, and the wiring layer 83c closest to the semiconductor substrate 81 is exposed.
  • a barrier metal film (not shown) and a Cu seed layer 231 are formed by sputtering.
  • the barrier metal film is a film for preventing the diffusion of the connection conductor 87 (Cu) shown in FIG. 35, and the Cu seed layer 231 becomes an electrode when the connection conductor 87 is embedded by an electrolytic plating method.
  • tantalum (Ta), titanium (Ti), tungsten (W), zirconium (Zr), a nitride film thereof, a carbide film, or the like can be used as the material of the barrier metal film.
  • titanium is used as the barrier metal film.
  • the barrier metal film (not shown) and the Cu seed layer 231 under the resist pattern 241 are removed by wet etching.
  • solder mask 91 is removed only in the region where the external terminals 14 are mounted, thereby forming the solder mask opening 242. .
  • the external terminal 14 is formed in the solder mask opening 242 by a solder ball mounting method or the like.
  • the upper structure 11 (first semiconductor substrate) on which the photodiode 51 that performs photoelectric conversion, the pixel transistor circuit, and the like are formed, and the pixel 31 are output.
  • the lower structure 12 (second semiconductor substrate) formed so that the input / output circuit unit 49 for outputting the pixel signal to the outside of the imaging device 1 is below the pixel array unit 24 is a wiring layer. They are pasted so that they face each other.
  • a through via 88 that penetrates the lower structure 12 is formed, and an external terminal 14 that is electrically connected to the outside of the imaging device 1 through the input / output circuit portion 49 and the through via 88 is formed.
  • the imaging device 1 shown in FIG. 5 can be manufactured.
  • the through vias 88 are formed using the glass protective substrate 18 as a support substrate. Therefore, the through vias 88 have a shape dug from the external terminal 14 side to the wiring layer 83 (circuit) side. Become.
  • the lower structure 12 and the upper structure 11 in the wafer state are separately manufactured in the same manner as in the manufacturing method when the twin contact structure is adopted as the upper and lower wiring connection structure.
  • the upper structure 11 in the upper and lower wiring connection regions 314 further outside the pixel array section 24 is closest to the lower structure 12.
  • a wiring layer 103x for directly connecting to the wiring layer 83x of the lower structure 12 is formed further on the lower structure 12 side than the lower wiring layer 103c.
  • the wiring layer 103 x of the upper structure 11 is further closer to the upper structure 11 than the uppermost wiring layer 83 a closest to the upper structure 11.
  • a wiring layer 83x for direct connection is formed.
  • the lower structure 12 is bonded so that the multilayer wiring layer 82 side of the lower structure 12 and the multilayer wiring layer 102 side of the upper structure 11 face each other, and then the semiconductor substrate of the upper structure 11 101 is thinned.
  • the wiring layer 83x of the lower structure 12 and the wiring layer 103x of the upper structure 11 are connected by a metal bond (Cu—Cu bonding).
  • the color filter 15 and the on-chip lens 16 are formed above the photodiode 51 of each pixel 31 through the planarization film 108.
  • the glass seal resin 17 is applied to the entire surface of the bonded lower structure 12 and upper structure 11 on which the on-chip lens 16 is formed via the planarizing film 110. Then, the glass protective substrate 18 is connected with a cavityless structure.
  • the wiring layers of the upper structure 11 are separated from the wiring layers 83a to 83c that are part of the input / output circuit section 49, the row driving section 22, or the column signal processing section 25.
  • a wiring layer 83x for directly connecting to the lower structure body 12 is formed, and the upper structure body 11 is directly connected to the wiring layer 83 of the lower structure body 12 separately from the wiring layers 103a to 103c serving as drive wirings for the pixel transistors.
  • the uppermost wiring layer 83a of the lower structure 12 and the lowermost wiring layer 103c of the upper structure 11 are, of course, connected by metal bonding (Cu-Cu bonding). May be.
  • FIG. 44A is a cross-sectional view of the vicinity of the outer periphery of the imaging device 1 according to the further modification example 1
  • FIG. 44B is a plan view of the imaging device 1 according to the further modification example 1 on the external terminal 14 side. is there.
  • the external terminal 14 is formed immediately above the through via 88 so as to overlap the position of the through via 88 in a planar position.
  • an area for forming the rewiring 90 on the back surface side of the imaging device 1 is not necessary, so that an insufficient area for forming the input / output unit 21 can be solved.
  • FIG. 45 is a cross-sectional view of the imaging apparatus 1 according to a second modification.
  • a state before the image pickup device 1 is solidified that is, a plurality of image pickup devices 1 are formed on a wafer by using, for example, a general needle stand type semiconductor device measuring machine.
  • the imaging apparatus 1 includes a conductive pad 411 for raising a measurement needle.
  • the conductive pad 411 for measuring the needle stand is a region outside the pixel array unit 24, for example, a pixel peripheral circuit region 313 in which the row driving unit 22 and the column signal processing unit 25 are formed. It is formed on the upper side.
  • the conductive pad 411 is connected to a predetermined wiring layer 103 of the upper structure 11 by a silicon through electrode 412.
  • the conductive pad 411 for measuring the needle stand is formed before the protective substrate 18 is disposed on the surface of the imaging device 1. Accordingly, it is possible to measure the operation of the imaging device 1 in a state where the plurality of imaging devices 1 are formed on the wafer before the protective substrate 18 is fixed.
  • the needle pad measurement conductive pad 411 may be formed by a part of the multilayer wiring layer 102 included in the upper structure 11.
  • the conductive pad 411 for measuring the needle stand is generally an optical black pixel region or simply an optical black region (non-optical black region) for acquiring a reference level signal, in other words, a black level signal, included in the imaging device 1. It may be formed on the upper side of a region called “shown”.
  • the conductive pad 411 for measuring the needle stand on the imaging device 1 before fixing the protective substrate 18 of the imaging device 1 the plurality of imaging devices 1 before forming the protective substrate 18 are formed on the wafer. In this state, the operation of the image pickup apparatus 1 can be measured using a needle stand type semiconductor device measuring device.
  • FIG. 46 is a cross-sectional view of the imaging apparatus 1 according to a third modification.
  • the image pickup apparatus 1 according to the third modification is also a state before the image pickup apparatus 1 is solidified using, for example, a general needle stand type semiconductor device measuring machine, in other words, a plurality of image pickup apparatuses 1.
  • a conductive pad 421 for raising a measuring needle is provided.
  • the conductive pad 421 for measuring the needle stand is formed on a scribe line (dicing line) between the imaging devices 1 as shown in FIG.
  • the conductive pad 421 for measuring the needle stand is formed before the protective substrate 18 is disposed on the surface of the imaging device 1. Accordingly, it is possible to measure the operation of the imaging device 1 in a state where the plurality of imaging devices 1 are formed on the wafer before the protective substrate 18 is fixed.
  • the needle pad measurement conductive pad 421 may be formed as a part of the multilayer wiring layer 102 included in the upper structure 11 or may be formed as a part of the multilayer wiring layer 82 included in the lower structure 12. Alternatively, it may be formed of the same layer as a part of the conductive layer used in the upper and lower wiring connection structure.
  • the needle pad measurement conductive pad 421 may be connected to the inside of the imaging device 1 through a part of the multilayer wiring layer 102 provided in the upper structure 11 or the lower structure 12 is provided. It may be connected to the inside of the imaging device 1 through a part of the multilayer wiring layer 82.
  • the conductive pad 421 for measuring the needle stand on the imaging device 1 before fixing the protective substrate 18 of the imaging device 1 the plurality of imaging devices 1 before forming the protective substrate 18 are formed on the wafer. In this state, the operation of the image pickup apparatus 1 can be measured using a needle stand type semiconductor device measuring device.
  • FIG. 47 is a cross-sectional view of the imaging apparatus 1 according to a fourth modification.
  • the imaging apparatus 1 according to the fourth modification example is also for raising a measuring needle for the purpose of measuring the operation of the imaging apparatus 1 in a state where a plurality of imaging apparatuses 1 are formed on the wafer.
  • a conductive pad 422 is provided.
  • the conductive pad 422 for measuring the needle stand is formed on the lower side of the lower structure 12 in a state where the plurality of imaging devices 1 are formed on the wafer.
  • the conductive pad 422 for measuring the needle stand may be formed by the rewiring 90 provided in the lower structure 12, for example.
  • the wafer is turned upside down, and the protective substrate 18 is placed on the lower side for needle stand measurement. It is possible to measure the operation of the imaging device 1 by disposing the conductive pad 422 on the upper side. In this case, the operation of the imaging device 1 may be measured using a device that makes light incident from below the imaging device 1.
  • the stacked structure 13 of the imaging device 1 is configured by two layers of the lower structure 12 and the upper structure 11, but may be configured by a structure of three or more layers. .
  • FIG. 48 shows a configuration in the case where the pixel array unit 24 has a pixel sharing structure.
  • the photodiode (PD) 51 and the transfer transistor 52 are provided for each pixel 31, but the FD 53, the amplification transistor 55, the reset transistor 54, and the selection transistor 56 are shared by a plurality of pixels.
  • FIG. 48 a structure in which the FD 53, the amplification transistor 55, the reset transistor 54, and the selection transistor 56 are shared by four pixels (2 ⁇ 2) in the row direction and two in the column direction is shown as the sharing unit 520. Has been.
  • One transfer transistor drive signal line 521 extending in the row direction is connected to each gate electrode of the four transfer transistors 52.
  • Four transfer transistor drive signal lines 521 connected to the gate electrodes of the four transfer transistors 52 and extending in the row direction are arranged in parallel in the column direction.
  • the FD 53 is connected to the gate electrode of the amplification transistor 55 and the diffusion layer of the reset transistor 54 via a wiring (not shown).
  • One reset transistor drive signal line 522 extending in the row direction is connected to the gate electrode of the reset transistor 54.
  • a selection transistor drive signal line 523 extending in the row direction is connected to the gate electrode of the selection transistor 56.
  • the selection transistor 56 may be omitted.
  • a plurality of pixels 31 are connected to the vertical signal lines 33 extending in the column direction for each pixel. Then, each of the plurality of vertical signal lines 33 is connected to the column signal processing unit 25 disposed ahead of the vertical signal line 33, and the column signal processing unit 25 performs noise processing and AD conversion processing.
  • the imaging device 1 having the three-layer stacked structure 13 shown in FIG. 48 includes an area signal processing unit 531 in the third structure 511 between the lower structure 12 and the upper structure 11.
  • the area signal processing unit 531 includes a read signal processing unit 532 having a noise processing unit and an ADC, and a data holding unit 533 for holding digital data after AD conversion.
  • the data holding unit 533 uses a 64-bit latch or shift to hold these data.
  • Data holding means such as a register is provided.
  • the area signal processing unit 531 further includes an output signal wiring 537 for outputting the data held in the data holding unit 533 to the outside of the area signal processing unit 531.
  • the output signal wiring 537 may be, for example, a 64-bit signal line for outputting 64-bit data held in the data holding unit 533 in parallel, or for four pixels held in the data holding unit 533. May be a 16-bit signal line for outputting one pixel at a time, or an 8-bit signal line that is half the data for one pixel, or a 32-bit that is data for two pixels.
  • the signal line may be used. Alternatively, it may be a 1-bit signal line for reading out data held in the data holding unit 533 bit by bit.
  • the third structure 511 includes an area signal processing unit array 534 in which a plurality of area signal processing units 531 are arranged in the row direction and the column direction, respectively.
  • the third structure 511 includes a row address control unit 535 that reads data from the data holding unit 533 provided in each area signal processing unit 531 arranged in a plurality in the row direction and the column direction.
  • the row address control unit 535 determines the reading position in the row direction as in a general semiconductor memory device.
  • the area signal processing units 531 arranged in the row direction of the area signal processing unit array 534 are connected to a control signal line extending from the row address control unit 535 in the row direction, and are controlled by the row address control unit 535 of the area signal processing unit 531. Operation is controlled.
  • the area signal processing units 531 arranged in the column direction of the area signal processing unit array 534 are connected to column reading signal lines 537 extending in the column direction, and the column reading signal lines 537 are arranged at the tip of the area signal processing unit array 534.
  • a column reading unit 536 is connected.
  • the data held in the data holding unit 533 of each area signal processing unit 531 of the area signal processing unit array 534 is simultaneously read out from the data holding units 533 of all the area signal processing units 531 arranged in the row direction.
  • the data may be read out to the unit 536, or only the data of the specific area signal processing unit 531 specified from the column reading unit 536 may be read out.
  • the column readout unit 536 is connected to wiring for outputting the data read out from the area signal processing unit 531 to the outside of the third structure 511.
  • the lower structure 12 is connected to a wiring from the column reading unit 536 of the third structure 511 and includes a reading unit 541 for receiving data output from the column reading unit 536.
  • the lower structure 12 includes an image signal processing unit 26 for performing image signal processing on data received from the third structure 511.
  • the lower structure 12 includes an input / output unit 21 for outputting data received from the third structure 511 via the image signal processing unit 26 or not.
  • the input / output unit 21 inputs not only the output circuit unit 47 but also, for example, timing signals used in the pixel array unit 24 and characteristic data used in the image signal processing unit 26 from the outside of the imaging apparatus 1 into the apparatus.
  • An input circuit unit 42 may be provided.
  • each shared unit 520 formed in the upper structure 11 is connected to the area signal processing unit 531 of the third structure 511 arranged immediately below the shared unit 520.
  • the wiring connection between the upper structure 11 and the third structure 511 can be connected by, for example, a Cu—Cu direct bonding structure shown in FIG.
  • the column readout unit 536 outside the area signal processing unit array 534 formed in the third structure 511 is a lower structure arranged immediately below the column readout unit 536.
  • the reading unit 541 of the body 12 is connected.
  • the wiring connection between the third structure 511 and the lower structure 12 can be made by, for example, the Cu—Cu direct bonding structure shown in FIG. 8 or the twin contact structure shown in FIG. .
  • the pixel signal of each shared unit 520 formed in the upper structure 11 is output to the corresponding area signal processing unit 531 of the third structure 511.
  • the data held in the data holding unit 533 of the area signal processing unit 531 is output from the column reading unit 536 and supplied to the reading unit 541 of the lower structure 12.
  • the image signal processing unit 26 performs various signal processing (for example, tone curve correction processing) on the data, and outputs the data from the input / output unit 21 to the outside of the apparatus.
  • the input / output unit 21 formed in the lower structure 12 may be disposed below the row address control unit 535 of the third structure 511.
  • the input / output unit 21 formed in the lower structure 12 may be disposed below the area signal processing unit 531 of the third structure 511. .
  • the input / output unit 21 formed in the lower structure 12 may be disposed below the pixel array unit 24 of the upper structure 11.
  • the rewiring 90 is formed on the lower surface side of the semiconductor substrate 81 as a wiring for connecting the connection conductor 87 of the through via 88 and the external terminal 14.
  • the through via 88 is formed with a silicon through hole 85 penetrating the semiconductor substrate 81 at a predetermined position of the semiconductor substrate 81, and an insulating film 86 is interposed on the inner wall of the silicon through hole 85.
  • the connection conductor 87 is embedded. Further, the through via 88 (connection conductor 87) is connected to the input / output circuit unit 49.
  • the rewiring 90 is arranged as a wiring for connecting the through via 88 and the external terminal 14 in the above-described embodiment.
  • the rewiring 90 may be used for suppressing warping of the substrate, for heat dissipation, for reducing coupling, or for strengthening the power source. First, the rewiring 90 for suppressing the warpage of the substrate will be described.
  • FIG. 50 is a diagram for describing a further embodiment of a planar layout of the rewiring 90 provided in the imaging apparatus 1.
  • FIG. 50 shows a wiring layout in which rewiring for suppressing the warpage of the substrate is added to the wiring layout shown in the lower diagram of FIG. Accordingly, the same parts as those in the wiring layout shown in the lower diagram of FIG.
  • the rewiring 90 is arranged to connect the through via 88 and the external terminal 14.
  • a rewiring 901 for suppressing the warpage of the substrate is arranged.
  • the rewiring for suppressing the warpage of the substrate is described as a rewiring 901 in order to distinguish it from the rewiring 90 for connecting the through via 88 and the external terminal 14.
  • the rewiring 90 and the rewiring 901 are formed in the same rewiring layer.
  • the rewiring 901-1 includes an input terminal 41 (external terminal 14), a rewiring 90 connected to the input terminal 41, a through via 88 connected to the rewiring 90, an output terminal 48 (external terminal 14), Each of the rewiring 90 connected to the output terminal 48 and the through via 88 connected to the rewiring 90 is avoided, and they are arranged electrically independently from each other.
  • the rewiring 901-1 is arranged so as not to cross the external terminal 14, the through via 88, and the rewiring 90.
  • the rewiring 901-1 is arranged so as to extend over a distance longer than the distance between any two through vias 88 connected to the input terminal 41 or the output terminal 48.
  • the rewiring 901-2 includes an input terminal 41 (external terminal 14), a rewiring 90 connected to the input terminal 41, a through via 88 connected to the rewiring 90, an output terminal 48 (external terminal 14), Each of the rewiring 90 connected to the output terminal 48 and the through-via 88 connected to the rewiring 90 is avoided, and the power supply terminal provided in the imaging apparatus 1 is electrically independent from these. (External terminal 14) or a ground terminal (external terminal 14) is electrically connected and arranged.
  • the rewiring 901-2 is connected to the through via 88 and the external terminal 14 which are not connected to the input / output circuit unit 49.
  • the external terminal 14 connected to the through via 88 not connected to the input / output circuit section 49 represents a power supply terminal or a ground terminal.
  • the rewiring 901-2 is also arranged so as to extend over a distance longer than the distance between any two through vias 88 connected to the input terminal 41 or the output terminal 48.
  • FIG. 23 is an enlarged cross-sectional view showing the vicinity of the outer periphery of the imaging device 1 having a twin contact structure.
  • a solder mask (solder resist) 91 is formed on the lower surface side of the semiconductor substrate 81 so as to cover the rewiring 90 and the insulating film 86 except for the region where the external terminals 14 are formed. ing.
  • the film thickness of the solder mask 91 is different between a region where the rewiring 90 is disposed and a region where the rewiring 90 is not disposed.
  • the film thickness on the rewiring 90 in the area where the rewiring 90 is arranged is the first film thickness
  • the film thickness in the area where the rewiring 90 is not arranged is the second film thickness.
  • the first film thickness is a thin film thickness
  • the second film thickness is a thick film thickness.
  • a liquid organic protective film is flattened on a semiconductor substrate (wafer) on which the imaging device 1 is formed.
  • a forming method is often used in which the composition is applied or dropped onto the substrate and then cured.
  • the wafer in which the imaging device 1 is being formed has a shape in which the rewiring 90 protrudes from the wafer surface by the thickness before the organic protective film is formed.
  • the film thickness of the rewiring 90 is, for example, about 5 microns.
  • the organic protective film (solder mask 91) is formed flat with a thickness of, for example, 25 microns on the wafer surface where the rewiring 90 protrudes by the thickness (for example, 5 microns), the rewiring is performed. In the region where 90 is not formed, the film thickness of the solder mask 91 is 25 microns. On the other hand, on the rewiring 90 protruding from the wafer surface, the film thickness of the solder mask 91 is reduced by the protrusion (for example, 5 microns) of the rewiring 90 to 20 microns.
  • the first film thickness is 20 microns (the thickness obtained by subtracting the thickness of the rewiring 90 from 25 microns), and the second film thickness is 25 microns.
  • the input / output circuit section 49 and the external terminal 14 connected to the input / output circuit section 49 are disposed in the region below the pixel array section 24, and the through via 88 and the connection between the input and output circuit sections 49 are re-connected.
  • Wiring 90 is arranged. By arranging in this way, the length of the rewiring 90 can be shortened.
  • the input / output circuit unit 49 is arranged in a region outside the pixel array unit 24, the external terminal 14 is arranged in a region below the same pixel array unit 24 as in FIG. 5, and arranged in such a region.
  • FIG. 6 shows that the length of the rewiring 90 described with reference to FIG. 6, that is, the rewiring 90 in the embodiment to which the present technology is applied is shorter.
  • the shortening of the rewiring 90 is effective in reducing the electric resistance of the signal path when the external terminal 14 is a signal terminal. Further, when the external terminal 14 is a power supply terminal or a ground terminal, it is effective in reducing the power supply resistance or the ground resistance.
  • the solder mask 91 is disposed with the second film thickness having a large film thickness in most of the region.
  • the solder mask 91 is generally used on a semiconductor device by being applied on a semiconductor device in a liquid state and then cured by applying a heat treatment thereto.
  • the barrier metal film (not shown) and the Cu seed layer 231 under the resist pattern 241 are removed by wet etching.
  • the solder mask opening 242 is formed by removing the solder mask 91 only in the region where the external terminals 14 are mounted. Then, as shown in FIG. 38, the external terminal 14 is formed in the solder mask opening 242 by a solder ball mounting method or the like.
  • This process includes a process in which the solder mask 91 is subjected to heat treatment and cured. During this curing, the solder mask 91 contracts, and the contraction stress is applied to the semiconductor device (imaging device 1) on which the solder mask 91 is disposed.
  • the formed solder mask 91 includes a region having a first film thickness with a small film thickness and a region having a second film thickness with a large film thickness. When these regions are compared, The region having the film thickness of 2 exerts a larger shrinkage stress on the imaging device 1 than the region having the first film thickness. This stress may cause the imaging apparatus 1 to warp.
  • the angle at which light enters each pixel included in the imaging apparatus 1 is different from a predetermined value, or the photodiode included in each pixel due to stress. Dark current may occur in
  • the solder mask 91 having the second film thickness having a large shrinkage stress is arranged so as to cover the region where the rewiring 90 is not placed.
  • the rewiring includes a rewiring 901-1 and a rewiring 901-2 in addition to the rewiring 90 shown in FIG.
  • the planar shape of the region where the solder mask 91 having the second film thickness is arranged has the second film thickness in the embodiment shown in FIG.
  • a planar shape is obtained by adding a cut in the shape of the rewiring 901-1 and the rewiring 901-2 to the planar shape of the area of the solder mask 91.
  • the planar shape of the solder mask 91 having the second film thickness in the embodiment shown in FIG. 50 is the plane of the solder mask 91 having the second film thickness in the embodiment shown in FIG. The shape is divided into smaller shapes than the shape.
  • the effect of being able to reduce the contraction stress exerted on the image pickup apparatus 1 by the shrinkage of the solder mask 91 is brought about by this small divided shape.
  • the volume in which the solder mask 91 (protective film made of an organic material) that causes stress can be reduced, and the warpage of the wafer and the chip can be reduced.
  • the solder mask 91 (protective film made of an organic material) can be subdivided, and the shrinkage stress exerted on the image pickup apparatus 1 by the shrinkage of the solder mask 91 can be reduced. Warpage can be reduced.
  • the rewiring 901 avoids each of the external terminal 14 serving as an input terminal or an output terminal, the through via 88, and the rewiring 90, and is arranged electrically independently from these.
  • the imaging apparatus 1 is warped if the external terminal 14 serving as an input terminal or an output terminal, the through via 88, and the rewiring 90 are avoided and are electrically independent from each other.
  • the rewiring 901 may be formed in a shape that does not occur. Therefore, the rewiring 901 is not limited to the shape shown in FIG. 50, and can be appropriately formed in a shape that can reduce warpage (high degree of freedom).
  • the characteristic of the film that protects the rewiring 90 (rewiring 901) (in this case, the solder mask 91) is better as the film thickness of the solder mask 91 (protective film made of an organic material) formed on the upper part or the side surface of the rewiring 90 is larger Become. If the solder mask 91 is thinned, the characteristic of protecting the rewiring 90 may be impaired. Therefore, the volume of the solder mask 91 is maintained while maintaining the film thickness of the solder mask 91 formed on the upper part and the side surface of the rewiring 90. It is important whether or not
  • the volume of the solder mask 91 can be reduced, and as described above, a configuration capable of suppressing warpage and the like can be obtained.
  • the film can be formed with a film thickness that can maintain the characteristics of the film that protects the rewiring 90 (rewiring 901) (in this case, the solder mask 91).
  • FIG. 50 shows an example in which both the rewiring 901-1 and the rewiring 901-2 are arranged as the rewiring in addition to the rewiring 90, but the rewiring 901 is added to the rewiring 90.
  • a configuration in which only -1 is added or a configuration in which only the rewiring 901-2 is added in addition to the rewiring 90 may be used.
  • the shape of the rewiring 901 may be a shape other than the shape shown in FIG. In any of these configurations, there is an effect that the shrinkage stress of the solder mask 91 is reduced.
  • the rewiring 901 is set, for example, so as to be arranged in an empty space where the external terminal 14 serving as an input terminal or an output terminal, the through via 88, and the rewiring 90 are not arranged at the time of design. You may make it arrange
  • the setting includes a setting in which the amount of the solder mask 91 (organic protective film) in the chip is uniform in order to make the warpage of the chip uniform. Also, in the setting for arranging the rewiring 901 in the empty space, in order to make the amount of the solder mask 91 in the chip uniform, an area where the rewiring 901 is not arranged is set even in the empty space. Settings may also be included.
  • the layout of the rewiring 901 may be so arranged that the coverage rate is uniform within the chip, or that the center of the angle of view and the center of the coverage rate are matched in a light receiving element such as an image sensor.
  • the rewiring can be used for heat dissipation, and heat generated in the imaging device 1 can be efficiently radiated to increase the cooling efficiency of the imaging device 1.
  • rewiring may be arranged as shown in FIG. 51, and heat radiation may be performed by the arranged rewiring.
  • FIG. 51 is a diagram for explaining a further embodiment of the planar layout of the rewiring 90 provided in the imaging apparatus 1.
  • FIG. 51 schematically shows a wiring layout in which rewiring that promotes heat dissipation of the imaging device 1 is added to the wiring layout shown in the lower diagram of FIG.
  • the rewiring 902 arranged for heat dissipation shown in FIG. 51 is arranged in the central portion on the surface of the lower structure 12.
  • the external terminal 14, the through via 88, and the rewiring 90 are illustrated, and the description of the other parts is omitted.
  • the external terminal 14, the through via 88, and the rewiring 90 are arranged on the outer peripheral portion of the lower structure 12.
  • Such an arrangement is, for example, the arrangement shown in FIGS.
  • the rewiring 902 disposed for heat dissipation is disposed in a region other than the region where the external terminal 14, the through via 88, and the rewiring 90 are disposed in the outer peripheral portion of the lower structure 12. Yes.
  • the rewiring 902 is the input terminal 41 (external terminal 14), the rewiring 90 connected to the input terminal 41, and the through via 88 connected to the rewiring 90.
  • the output terminal 48 (external terminal 14), the rewiring 90 connected to the output terminal 48, and the through vias 88 connected to the rewiring 90 are avoided, and are arranged electrically independently from each other. Yes.
  • the rewiring 902 may be connected to a power supply terminal (external terminal 14) or a ground terminal (external terminal 14) provided in the imaging apparatus 1.
  • the rewiring 902 shown in FIG. 51 is linearly provided in a lattice shape.
  • the surface area of the rewiring 902 can be increased, and heat from the imaging device 1 (inside) can be efficiently radiated to the outside via the rewiring 902. Can do.
  • the rewiring 902 provided in the form of a grid in the form of a line has been described as an example.
  • the thickness of the line is not limited to the thickness illustrated in FIG. Also good.
  • the shape of the lattice is also changed.
  • the rewiring 902 may be formed in a planar shape.
  • the shape is not limited to a shape such as a quadrangular shape, a polygonal shape, or a circular shape.
  • accuracy is not required for the formation of the rewiring 902, for example, there may be a chip or the thickness of the line may not be uniform.
  • the rewiring 902 is connected to an external terminal 14 'provided at the center of the lower structure 12.
  • the external terminal 14 ′ is not connected to the through via 88.
  • the external terminal 14 ′ having such a function is not limited to being provided at the central portion of the lower structure 12, and a plurality of external terminals may be provided.
  • the rewiring 902 is formed on the surface of the lower structure 12 with the largest possible area (large area) of the surface, or the formed length becomes long (large peripheral length). Therefore, it is possible to dissipate heat and improve the cooling effect.
  • Rewiring can also be used to reduce coupling effects and crosstalk between signal lines.
  • rewiring is arranged so that the influence of coupling and crosstalk (hereinafter, the influence of coupling will be described as an example) is reduced by the arranged rewiring. May be.
  • FIG. 52 is a diagram for explaining a further embodiment of the planar layout of the rewiring 90 provided in the imaging apparatus 1.
  • FIG. 52 schematically shows a wiring layout obtained by adding rewiring to reduce coupling between signal lines to the wiring layout shown in the lower diagram of FIG.
  • the rewiring 903 arranged to reduce the influence of the coupling shown in FIG. 52 is arranged between the signal lines on the surface of the lower structure 12.
  • the external terminal 14, the through via 88, and the rewiring 90 are illustrated, and the description of the other parts is omitted.
  • the signal line is, for example, a line including the external terminal 14, the through via 88, and the rewiring 90 that connects them.
  • the external terminals 14, the through vias 88, and the rewirings 90 are arranged on the outer peripheral portion of the lower structure 12, for example, as shown in FIGS. The case of arrangement is shown.
  • the rewiring 903 arranged to reduce the influence of the coupling is the input terminal 41 (external terminal 14) arranged on the outer periphery of the lower structure 12.
  • Each of the through vias 88 to be connected is avoided, and they are arranged electrically independently from each other.
  • the rewiring 903 is disposed between the signal lines.
  • the signal line is the rewiring 90.
  • the rewiring 90 includes a rewiring 90 connected to the input terminal 41 (first rewiring) and a rewiring 90 connected to the output terminal 48 (second rewiring). .
  • the rewiring 903 is formed between the first rewiring, between the second rewiring, and / or between the first rewiring and the second rewiring.
  • FIG. 52 shows an example in which rewiring 903 is arranged between signal lines (between high-speed interfaces) that exchange data at high speed.
  • the rewiring 903 is arranged between the high-speed interfaces arranged on the upper side and arranged on the lower side. Are placed between high-speed interfaces.
  • the interfaces arranged on the left side and the right side in the drawing are interfaces (low speed interfaces) that exchange data at a relatively low speed, and rewiring is performed between such low speed interfaces.
  • An example in which 903 is not formed is shown.
  • rewiring 903 is disposed between the high-speed interfaces so that such coupling does not occur. By arranging the rewiring 903, the occurrence of coupling can be suppressed and the influence of coupling can be reduced.
  • FIG. 52 the example in which the rewiring 903 is arranged between the high-speed interfaces is shown, but of course, the rewiring 903 may be arranged between the low-speed interfaces.
  • the rewiring 903 is connected to the external terminal 14 ′ provided at the center of the lower structure 12.
  • the external terminal 14 ′ is not connected to the through via 88.
  • the rewiring 903 is formed from the external terminal 14 ′ to each interface (between signal lines).
  • the rewiring 903 is grounded (GND) or connected to a predetermined fixed voltage (for example, voltage Vdd) in order to further reduce the influence of coupling between signal lines and crosstalk. Also good.
  • the rewiring 903 can be further reduced if it has a fixed potential in a DC manner (direct current component). In addition, it may be configured to be connected to ground or a DC power source (configuration connected to a fixed voltage). Further, when the ground or DC power source and the rewiring 903 are connected, the external terminal 14 ′ can be configured to be connected to the ground or DC power source.
  • the interval between the rewiring 903 and the rewiring 90 is, for example, 20 microns to 30 microns. It is said to be about.
  • Rewiring can also be used to enhance the power supply.
  • a rewiring may be arranged as shown in FIG. 53, and a power supply for applying a reference voltage (ground voltage) or a predetermined voltage may be strengthened by the arranged rewiring.
  • the strengthening of the power supply means, for example, reducing the impedance of the power supply so that the voltage can be little changed and a stable voltage can be applied.
  • FIG. 53 is a diagram for explaining a further embodiment of the planar layout of the rewiring 90 provided in the imaging apparatus 1.
  • FIG. FIG. 53 schematically shows a wiring layout in which a rewiring for reducing the impedance of the power supply line or the ground line provided in the imaging device 1 is added to the wiring layout shown in the lower diagram of FIG.
  • the rewiring 904 arranged for power supply reinforcement shown in FIG. 53 is arranged so as to connect predetermined through vias 88 on the surface of the lower structure 12.
  • the external terminals 14, the through vias 88, and the rewirings 90 are arranged on the outer peripheral portion of the lower structure 12, and are shown in, for example, FIGS. The case of arrangement is shown.
  • the rewiring 904 arranged for strengthening the power supply includes the input terminal 41 (external terminal 14) arranged on the outer peripheral portion of the lower structure 12, the rewiring 90 connected to the input terminal 41, and the rewiring thereof.
  • the through-via 88 connected to 90, the output terminal 48 (external terminal 14), the rewiring 90 connected to the output terminal 48, and the through-via 88 connected to the rewiring 90 are arranged. .
  • the external terminal 14-1 arranged on the upper side in the drawing and the external terminal 14-2 arranged on the lower side in the drawing are connected by a rewiring 904-1.
  • the external terminal 14-3 disposed on the upper side in the figure and the external terminal 14-4 disposed on the lower side in the figure are connected by a rewiring 904-2.
  • the external terminals 14 arranged at opposing positions are connected to each other by the rewiring 904.
  • the external terminal 14 to which the rewiring 904 is connected is connected to a predetermined power source (a ground voltage or a power source for applying a predetermined voltage).
  • the power supply can be strengthened by arranging a plurality of external terminals 14 having a ground voltage or a predetermined voltage and connecting them by rewiring 904. Such an arrangement of the rewiring 904 can be more effective when the chip is large.
  • FIG. 53 shows an example in which two rewirings 904-1 and 904-2 are arranged, but one or three rewirings 904 other than two such as three are arranged. It is also possible to do so. Further, instead of connecting the external terminals 14 arranged in the vertical direction, the external terminals 14 arranged in the horizontal direction may be connected.
  • the external terminals 14 arranged on the right side and the external terminals 14 arranged on the upper side are connected, so that the external terminals 14 arranged on the left side, the right side, the upper side, and the lower side are connected.
  • the external terminals 14 that are desired to have the same potential may be coupled by rewiring 904.
  • the rewiring 904 By arranging the rewiring 904 as shown in FIG. 53, it becomes possible to prevent the substrate from warping as in the case described with reference to FIG. In addition, as in the case described with reference to FIG. 51, by providing the rewiring 904, the heat in the imaging device 1 can be radiated and the cooling capacity can be improved.
  • the rewiring arrangements described with reference to FIGS. 50 to 53 can be used independently, but can also be used in combination.
  • the rewiring 904 for strengthening the power source described with reference to FIG. 53 and the rewiring 901 for suppressing the warp described with reference to FIG. 50 are arranged on the same plane, respectively. Strengthening and warping suppression may be performed in each rewiring.
  • rewiring can be used to reduce chip warpage, to increase cooling efficiency, to reduce coupling and crosstalk, and to strengthen the power supply. Further, by arranging the rewiring as described above, it is possible to reduce chip warpage, increase cooling efficiency, reduce coupling and crosstalk, and strengthen the power supply.
  • the present technology is not limited to application to an imaging apparatus. That is, the present disclosure captures images in an image capturing unit (photoelectric conversion unit) such as an imaging device such as a digital still camera or a video camera, a portable terminal device having an imaging function, or a copier using the imaging device as an image reading unit.
  • an image capturing unit photoelectric conversion unit
  • the present invention can be applied to all electronic devices using the apparatus.
  • the imaging device may have a form formed as a single chip, or may have a module-like form having an imaging function in which an imaging unit and a signal processing unit or an optical system are packaged together.
  • FIG. 54 is a block diagram illustrating a configuration example of an imaging apparatus as an electronic apparatus to which the present technology is applied.
  • An imaging apparatus 3000 in FIG. 54 includes an optical unit 3001 including a lens group, an imaging apparatus (imaging device) 3002 in which the configuration of the imaging apparatus 1 in FIG. 1 is employed, and a DSP (Digital Signal Processor) that is a camera signal processing circuit.
  • a circuit 3003 is provided.
  • the imaging device 3000 also includes a frame memory 3004, a display unit 3005, a recording unit 3006, an operation unit 3007, and a power supply unit 3008.
  • the DSP circuit 3003, the frame memory 3004, the display unit 3005, the recording unit 3006, the operation unit 3007 and the power supply unit 3008 are connected to each other via a bus line 3009.
  • the optical unit 3001 takes in incident light (image light) from a subject and forms an image on the imaging surface of the imaging device 3002.
  • the imaging apparatus 3002 converts the amount of incident light imaged on the imaging surface by the optical unit 3001 into an electrical signal for each pixel and outputs the electrical signal as a pixel signal.
  • the imaging device 3002 for the purpose of measuring the operation of the imaging device 1 of FIG. 1, that is, the laminated structure 13, a conductive pad for raising a measuring needle is not provided on the outer peripheral portion.
  • An imaging device that is downsized by using the input / output circuit section 49 below the area of the pixel array section 24 of the upper structure 11 or below the pixel peripheral circuit area 313 of the upper structure 11 is used. be able to.
  • the display unit 3005 includes, for example, a panel type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays a moving image or a still image captured by the imaging device 3002.
  • the recording unit 3006 records a moving image or a still image captured by the imaging device 3002 on a recording medium such as a hard disk or a semiconductor memory.
  • the operation unit 3007 issues operation commands for various functions of the imaging device 3000 under the operation of the user.
  • the power supply unit 3008 appropriately supplies various power sources serving as operation power sources for the DSP circuit 3003, the frame memory 3004, the display unit 3005, the recording unit 3006, and the operation unit 3007 to these supply targets.
  • the package size of the semiconductor package can be reduced. Accordingly, it is possible to reduce the size of the imaging apparatus 3000 such as a video camera, a digital still camera, or a camera module for mobile devices such as a mobile phone.
  • the imaging apparatus 3000 such as a video camera, a digital still camera, or a camera module for mobile devices such as a mobile phone.
  • FIG. 55 is a diagram illustrating a usage example in which the above-described imaging device 1 is used.
  • the CMOS image sensor as the imaging device 1 can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-ray as follows.
  • Devices for taking images for viewing such as digital cameras and mobile devices with camera functions
  • Devices used for traffic such as in-vehicle sensors that capture the back, surroundings, and interiors of vehicles, surveillance cameras that monitor traveling vehicles and roads, and ranging sensors that measure distances between vehicles, etc.
  • Equipment used for home appliances such as TVs, refrigerators, air conditioners, etc. to take pictures and operate the equipment according to the gestures ⁇ Endoscopes, equipment that performs blood vessel photography by receiving infrared light, etc.
  • Equipment used for medical and health care ⁇ Security equipment such as security surveillance cameras and personal authentication cameras ⁇ Skin measuring instrument for photographing skin and scalp photography Such as a microscope to do beauty Equipment used for sports such as action cameras and wearable cameras for sports applications etc.
  • Equipment used for agriculture such as cameras for monitoring the condition of fields and crops
  • the imaging device 1 can be applied to both a device that uses electrons as a signal charge and a device that uses holes as a signal charge.
  • the present disclosure is not limited to application to an imaging device that detects the distribution of the amount of incident light of visible light and captures it as an image, but also an imaging device that captures the distribution of the incident amount of infrared rays, X-rays, particles, or the like as an image.
  • the present invention can be applied to all imaging devices (physical quantity distribution detection devices) such as a fingerprint detection sensor that senses other physical quantity distributions such as pressure and capacitance and captures images as images.
  • the present disclosure is applicable not only to the imaging device but also to all semiconductor devices having other semiconductor integrated circuits.
  • this indication can also take the following structures.
  • a first structure in which a pixel array unit in which pixels for photoelectric conversion are two-dimensionally arranged is formed; An input circuit unit for inputting a predetermined signal from the outside of the device, an output circuit unit for outputting the pixel signal output from the pixel to the outside of the device, and a signal processing circuit are formed.
  • the second structure located below is It is made up of layers, The output circuit unit, a first through via that is connected to the output circuit unit and penetrates a semiconductor substrate that forms part of the second structure, and the output circuit unit via the first through via
  • the signal output external terminal is electrically connected to the first through via via a first rewiring
  • the signal input external terminal is electrically connected to the second through via via a second rewiring
  • An imaging apparatus in which an electrically independent third rewiring is disposed in the same layer as the first rewiring and the second rewiring.
  • the third rewiring In the third rewiring, the first rewiring, the second rewiring, the signal output external terminal, the signal input external terminal, the first through via, and the second through via are arranged.
  • the third rewiring has a shape that reduces stress applied to the device due to contraction of the protective film by heat treatment when a protective film for protecting the first rewiring and the second rewiring is formed.
  • the third rewiring is formed in a shape and position that subdivides a protective film that protects the first rewiring and the second rewiring. Any one of (1) to (3) The imaging device described. (6) The imaging device according to any one of (1) to (5), wherein the third rewiring is formed with a large area or a large peripheral length on a surface of the second structure. (7) The imaging device according to any one of (1) to (5), wherein the third rewiring is formed in a shape and a position for dissipating heat in the device. (8) The third rewiring is arranged between the first rewiring, between the second rewiring, or between the first rewiring and the second rewiring.
  • the imaging device according to any one of (7).
  • (9) The imaging device according to any one of (1) to (7), wherein the third rewiring is arranged between signal lines that exchange data at high speed.
  • (10) The imaging device according to any one of (8) and (9), wherein the third rewiring is connected to a fixed voltage.
  • (11) The imaging device according to any one of (8) and (9), wherein the third rewiring is connected to a terminal connected to a fixed voltage.
  • the third rewiring connects the signal output external terminals, the signal input external terminals, or the signal output external terminal and the signal input external terminal according to (1).
  • Imaging device (13) The imaging device according to (12), wherein the third rewiring is connected to a fixed voltage.
  • the second structure located below is It is made up of layers, The output circuit unit, a first through via that is connected to the output circuit unit and penetrates a semiconductor substrate that forms part of the second structure, and the output circuit unit via the first through via
  • An output unit including an external terminal for signal output connected to the outside of the The input circuit unit, a second through via connected to the input circuit unit and penetrating the semiconductor substrate, and an external terminal for signal input connecting the input circuit unit to the outside of the device through the second through via
  • the signal output external terminal is electrically connected to the first through via via a first rewiring
  • the signal input external terminal is electrically connected to the second through via via a second rewiring
  • An electronic device including an imaging device, wherein an electrically independent third rewiring is disposed in the same layer as the first rewiring and the second rewiring.
  • 1 imaging device 11 first structure (upper structure), 12 second structure (lower structure), 13 laminated structure, 14 external terminal (signal input / output terminal), 15 color filter, 16 on-chip lens , 17 glass seal resin, 18 protective substrate, 21 input / output unit, 22 row drive unit, 24 pixel array unit, 25 column signal processing unit, 26 image signal processing unit, 31 pixel, 41 input terminal, 42 input circuit unit, 47 Output circuit section, 48 output terminals, 49 I / O circuit section, 51 photodiode, 81 semiconductor substrate, 88 through electrode via, 90 rewiring, 101 semiconductor substrate, 105 chip through electrode, 106 connection wiring, 109 silicon through electrode, 311 I / O circuit area, 312 Signal processing circuit region, 313 the pixel peripheral circuit region, 314 the upper and lower substrate connecting region, 321 I / O circuits, 901 to 904 rewiring

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Abstract

本開示は、基板の反りを抑制することができるようにする撮像装置、電子機器に関する。 画素アレイ部が形成された第１構造体と、所定の信号を装置の外部から入力させ、画素から出力された画素信号を装置の外部へ出力するための入出力回路部と信号処理回路が形成された第２構造体とが積層され、第２構造体内の半導体基板を貫通する第１貫通ビアを介して外部と接続する信号出力用外部端子と、入力回路部に接続され半導体基板を貫通する第２貫通ビアを介して外部と接続する信号入力用外部端子とが、画素アレイ部の下方に配置されている。信号出力用外部端子は、第１の再配線を介して第１貫通ビアと電気的に接続され、信号入力用外部端子は、第２の再配線を介して第２貫通ビアと電気的に接続され、第１の再配線、第２の再配線と同層に、電気的に独立した第３の再配線が配置されている。本開示は、例えば、撮像装置等に適用できる。

Description

撮像装置、電子機器
　本開示は、撮像装置、電子機器に関し、特に、装置サイズをより小型化することができるようにする撮像装置、電子機器に関する。
　CMOS（Complementary Metal Oxide Semiconductor）イメージセンサ等の撮像装置は、複数の半導体基板を積層した構成が提案されるなど、より一層の小型化が進んでいる（例えば、特許文献１参照）。
特開２０１４－７２２９４号公報
　撮像装置の小型化を進めると、装置の平面サイズに対して、出力信号を取り出す端子部の占める面積が大きくなり、小型化が難しくなる。
　本開示は、このような状況に鑑みてなされたものであり、装置サイズをより小型化することができるようにするものである。
　本技術の一側面の撮像装置は、光電変換を行う画素が２次元配列された画素アレイ部が形成された第１構造体と、所定の信号を装置の外部から入力させる入力回路部、前記画素から出力された画素信号を装置の外部へ出力するための出力回路部、及び、信号処理回路が形成され、前記第１構造体の下方に位置する第２構造体とが、積層されて構成されており、前記出力回路部、前記出力回路部に接続され前記第２構造体の一部を構成する半導体基板を貫通する第１貫通ビア、及び、前記第１貫通ビアを介して前記出力回路部を前記装置の外部と接続する信号出力用外部端子を含む出力部と、前記入力回路部、前記入力回路部に接続され前記半導体基板を貫通する第２貫通ビア、及び、前記第２貫通ビアを介して前記入力回路部を前記装置の外部と接続する信号入力用外部端子を含む入力部とが、前記第１構造体の前記画素アレイ部の下方に配置され、前記信号出力用外部端子は、第１の再配線を介して前記第１貫通ビアと電気的に接続され、前記信号入力用外部端子は、第２の再配線を介して前記第２貫通ビアと電気的に接続され、前記第１の再配線、前記第２の再配線と同層に、電気的に独立した第３の再配線が配置されている。
　本技術の一側面の電子機器は、光電変換を行う画素が２次元配列された画素アレイ部が形成された第１構造体と、所定の信号を装置の外部から入力させる入力回路部、前記画素から出力された画素信号を装置の外部へ出力するための出力回路部、及び、信号処理回路が形成され、前記第１構造体の下方に位置する第２構造体とが、積層されて構成されており、前記出力回路部、前記出力回路部に接続され前記第２構造体の一部を構成する半導体基板を貫通する第１貫通ビア、及び、前記第１貫通ビアを介して前記出力回路部を前記装置の外部と接続する信号出力用外部端子を含む出力部と、前記入力回路部、前記入力回路部に接続され前記半導体基板を貫通する第２貫通ビア、及び、前記第２貫通ビアを介して前記入力回路部を前記装置の外部と接続する信号入力用外部端子を含む入力部とが、前記第１構造体の前記画素アレイ部の下方に配置され、前記信号出力用外部端子は、第１の再配線を介して前記第１貫通ビアと電気的に接続され、前記信号入力用外部端子は、第２の再配線を介して前記第２貫通ビアと電気的に接続され、前記第１の再配線、前記第２の再配線と同層に、電気的に独立した第３の再配線が配置されている撮像装置を含む。
　本技術の一側面の撮像装置においては、光電変換を行う画素が２次元配列された画素アレイ部が形成された第１構造体と、所定の信号を装置の外部から入力させる入力回路部、画素から出力された画素信号を装置の外部へ出力するための出力回路部、及び、信号処理回路が形成され、第１構造体の下方に位置する第２構造体とが、積層されて構成されており、出力回路部、出力回路部に接続され第２構造体の一部を構成する半導体基板を貫通する第１貫通ビア、及び、第１貫通ビアを介して出力回路部を装置の外部と接続する信号出力用外部端子を含む出力部と、入力回路部、入力回路部に接続され半導体基板を貫通する第２貫通ビア、及び、第２貫通ビアを介して入力回路部を装置の外部と接続する信号入力用外部端子を含む入力部とが、第１構造体の画素アレイ部の下方に配置されている。信号出力用外部端子は、第１の再配線を介して第１貫通ビアと電気的に接続され、信号入力用外部端子は、第２の再配線を介して第２貫通ビアと電気的に接続され、第１の再配線、第２の再配線と同層に、電気的に独立した第３の再配線が配置されている。
　本技術の一側面の電子機器は、前記撮像装置を含む装置とされている。
　本技術の一側面によれば、装置サイズをより小型化することができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術を採用した撮像装置の概略の構造を示す図である。 撮像装置のシステム構成例を示すブロック図である。 画素の回路配置構成例を示す図である。 入力回路部と出力回路部の構成例を示す図である。 撮像装置における回路配置の第１の回路配置構成例を示す図である。 図５のＡ－Ａ’線における断面構造を示す図である。 撮像装置における回路配置の第２の回路配置構成例を示す図である。 図７のＢ－Ｂ’線における断面構造を示す図である。 比較例１としての撮像装置の最終形状における断面を表す図である。 比較例２としての撮像装置の最終形状における断面を表す図である。 比較例３としての撮像装置の最終形状における断面を表す図である。 撮像装置における回路配置の第３の回路配置構成例を示す図である。 撮像装置における回路配置の第４の回路配置構成例を示す図である。 図１３のＣ－Ｃ’線における断面構造を示す図である。 撮像装置における回路配置の第５の回路配置構成例を示す図である。 撮像装置における回路配置の第６の回路配置構成例を示す図である。 撮像装置における回路配置の第７の回路配置構成例を示す図である。 撮像装置における回路配置の第８の回路配置構成例を示す図である。 撮像装置における回路配置の第９の回路配置構成例を示す図である。 撮像装置における回路配置の第１０の回路配置構成例を示す図である。 図２０のＤ－Ｄ’線における断面構造を示す図である。 撮像装置における回路配置の第１１の回路配置構成例を示す図である。 撮像装置１の外周付近の拡大断面図である。 ツインコンタクト構造の撮像装置の製造方法を説明する図である。 ツインコンタクト構造の撮像装置の製造方法を説明する図である。 ツインコンタクト構造の撮像装置の製造方法を説明する図である。 ツインコンタクト構造の撮像装置の製造方法を説明する図である。 ツインコンタクト構造の撮像装置の製造方法を説明する図である。 ツインコンタクト構造の撮像装置の製造方法を説明する図である。 ツインコンタクト構造の撮像装置の製造方法を説明する図である。 ツインコンタクト構造の撮像装置の製造方法を説明する図である。 ツインコンタクト構造の撮像装置の製造方法を説明する図である。 ツインコンタクト構造の撮像装置の製造方法を説明する図である。 ツインコンタクト構造の撮像装置の製造方法を説明する図である。 ツインコンタクト構造の撮像装置の製造方法を説明する図である。 ツインコンタクト構造の撮像装置の製造方法を説明する図である。 ツインコンタクト構造の撮像装置の製造方法を説明する図である。 ツインコンタクト構造の撮像装置の製造方法を説明する図である。 Cu-Cu直接接合構造の図５の撮像装置の製造方法を説明する図である。 Cu-Cu直接接合構造の図５の撮像装置の製造方法を説明する図である。 Cu-Cu直接接合構造の図５の撮像装置の製造方法を説明する図である。 Cu-Cu直接接合構造の図５の撮像装置の製造方法を説明する図である。 Cu-Cu直接接合構造の図５の撮像装置の製造方法を説明する図である。 撮像装置のさらなる変形例その１を説明する図である。 撮像装置のさらなる変形例その２を説明する図である。 撮像装置のさらなる変形例その３を説明する図である。 撮像装置のさらなる変形例その４を説明する図である。 撮像装置が３層の積層構造体で構成される例を説明する図である。 撮像装置が３層の積層構造体で構成される例を説明する図である。 基板の反りを抑制するための再配線の配置について説明するための図である。 冷却効率を高めるための再配線の配置について説明するための図である。 カップリングによる影響を低減するための再配線の配置について説明するための図である。 電源を強化するための再配線の配置について説明するための図である。 本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。 図１の撮像装置の使用例を説明する図である。
　以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．撮像装置の概略の構造
２．撮像装置のシステム構成
３．画素の回路配置構成例
４．入力回路部と出力回路部の構成例
５．撮像装置の回路配置構成例
６．撮像装置の断面構造
７．他の上下配線接続構造を用いた場合の撮像装置の回路配置
８．他の撮像装置との比較例
９．撮像装置の他の回路配置構成例
１０．撮像装置の詳細構造
１１．製造方法
１２．さらなる変形例
１３．３層の積層構造体の例
１４．再配線の配置に係るさらなる実施の形態
１５．電子機器への適用例
１６．イメージセンサの使用例
　＜撮像装置の概略の構造＞
　図１は、本技術を採用した半導体装置としての撮像装置の概略の構造を示している。
　図１に示される撮像装置１は、図中の矢印の方向で装置に入射する光もしくは電磁波を電気信号へ変換する。以後、本開示では、便宜上、電気信号へと変換する対象として、光を電気信号へ変換する装置を例に用いて説明する。
　撮像装置１は、第１構造体１１と第２構造体１２とが積層された積層構造体１３と、外部端子１４と、第１構造体１１の上側に形成された保護基板１８とを備える。なお、以下では、便宜上、図１における、光が装置へ入射する入射面の側を上側、入射面と対向する装置のもう一方の面の側を下側として、第１構造体１１を上側構造体１１、第２構造体１２を下側構造体１２と呼ぶことにする。
　この撮像装置１は、後で述べるように、上側構造体１１の一部を構成する半導体基板（ウエハ）と、下側構造体１２の一部を構成する半導体基板（ウエハ）と、保護基板１８とを、ウエハレベルで貼り合せた後、個々の撮像装置１へと固片化して形成される。
　固片化される前の上側構造体１１は、半導体基板（ウエハ）に、入射した光を電気信号へ変換するための画素が形成されたものである。画素は、例えば、光電変換するためのフォトダイオード（PD）と、光電変換動作や光電変換された電気信号を読み出す動作を制御する、複数個の画素トランジスタを備える。固片化された後の撮像装置１に含まれる上側構造体１１は、上側チップ、イメージセンサ基板、または、イメージセンサチップと呼ばれる場合もある。
　撮像装置１が備える画素トランジスタは、例えば、MOSトランジスタであることが望ましい。
　上側構造体１１の上面には、例えば、R（赤）、G（緑）、またはB(青)のカラーフィルタ１５とオンチップレンズ１６が形成されている。オンチップレンズ１６の上側には、撮像装置１の構造物、特にオンチップレンズ１６やカラーフィルタ１５を保護するための保護基板１８が配置されている。保護基板１８は、例えば透明なガラス基板である。保護基板１８はその硬度がオンチップレンズ１６の硬度よりも高いと、オンチップレンズ１６を保護する作用が強まる。
　固片化される前の下側構造体１２は、半導体基板（ウエハ）に、トランジスタと配線とを含む半導体回路が形成されたものである。固片化された後の撮像装置１に含まれる下側構造体１２は、下側チップ、信号処理基板、または、信号処理チップと呼ばれる場合もある。下側構造体１２には、装置外部の不図示の配線と電気的に接続するための外部端子１４が、複数、形成されている。外部端子１４は、例えば、はんだボールである。
　撮像装置１は、オンチップレンズ１６上に配置されたガラスシール樹脂１７を介して、上側構造体１１の上側もしくはオンチップレンズ１６の上側に保護基板１８が固定されたキャビティレス構造を成している。ガラスシール樹脂１７は、その硬度が保護基板１８の硬度よりも低いため、シール樹脂が存在しない場合と比較すると、撮像装置１の外部から保護基板１８へ加わった応力が装置内部へと伝わるのを緩和する作用を果たし得る。
　なお、撮像装置１は、キャビティレス構造と異なる構造として、上側構造体１１の上面に、柱状もしくは壁状の構造を形成し、保護基板１８がオンチップレンズ１６の上方に空隙を持って担持されるように、上記柱状もしくは壁状の構造に固定されたキャビティ構造を成しても良い。
　＜撮像装置のシステム構成＞
　図２は、撮像装置１のシステム構成例を示すブロック図である。
　図２の撮像装置１は、光電変換部（PD）を有する画素３１が、行方向および列方向に複数個配置された画素アレイ部２４を備える。
　画素アレイ部２４は、画素３１を行毎に駆動するための行駆動信号線３２や、行毎に駆動された複数個の画素３１から、光電変換の結果生じた信号を読み出すための垂直信号線（列読出し線）３３を備える。図２に示すように、１本の行駆動信号線３２には、行方向に配列された複数個の画素３１が接続されている。１本の垂直信号線３３には、列方向に配列された複数個の画素３１が接続されている。
　撮像装置１は、行駆動部２２と列信号処理部２５をさらに備える。
　行駆動部２２は、例えば、画素駆動するための行の位置を決める行アドレス制御部、換言すれば、行デコーダ部と、画素３１を駆動するための信号を発生させる行駆動回路部を備える。
　列信号処理部２５は、例えば、垂直信号線３３に接続され、画素３１とソースフォロア回路を形成する負荷回路部を備える。また、列信号処理部２５は、垂直信号線３３を介して画素３１から読み出された信号を増幅する増幅回路部を備えていても良い。さらに、列信号処理部２５は、光電変換の結果として画素３１から読み出された信号から、系のノイズレベルを取り除くための、ノイズ処理部をさらに備えても良い。
　列信号処理部２５は、画素３１から読み出された信号もしくは上記ノイズ処理されたアナログ信号を、デジタル信号へと変換するための、アナログデジタルコンバータ（ADC）を備える。ADCは、変換対象となるアナログ信号と、これと比較対象となる参照掃引信号とを比較するためのコンパレータ部、および、コンパレータ部での比較結果が反転するまでの時間を計測するカウンタ部を備える。列信号処理部２５は、読出し列を走査する制御を行う水平走査回路部をさらに備えても良い。
　撮像装置１は、タイミング制御部２３をさらに備える。タイミング制御部２３は、装置へ入力された基準クロック信号やタイミング制御信号を基にして、行駆動部２２と列信号処理部２５へ、タイミングを制御する信号を供給する。以後、本開示においては、行駆動部２２、列信号処理部２５、及びタイミング制御部２３の全部もしくは一部を、単に画素周辺回路部、周辺回路部、または、制御回路部と呼ぶ場合がある。
　撮像装置１は、画像信号処理部２６をさらに備える。画像信号処理部２６は、光電変換の結果得られたデータ、換言すれば、撮像装置１における撮像動作の結果得られたデータに対して、各種の信号処理を施す回路である。画像信号処理部２６は、例えば、画像信号処理回路部と、データ保持部とを含んで構成される。画像信号処理部２６は、更にプロセッサ部を備えても良い。
　画像信号処理部２６において実行される信号処理の一例は、AD変換された撮像データが、暗い被写体を撮影したデータである場合には階調を多く持たせ、明るい被写体を撮影したデータである場合には階調を少なくするトーンカーブ補正処理である。この場合、撮像データの階調をどのようなトーンカーブに基づいて補正するか、トーンカーブの特性データを予め画像信号処理部２６のデータ保持部に記憶させておくことが望ましい。
　撮像装置１は、入力部２１Aをさらに備える。入力部２１Aは、例えば、上記基準クロック信号や、垂直同期信号および水平同期信号などのタイミング制御信号や、画像信号処理部２６のデータ保持部へ記憶させる特性データなどを、装置外部から撮像装置１へ入力する。入力部２１Aは、撮像装置１へデータを入力するための外部端子１４である入力端子４１と、入力端子４１へ入力された信号を撮像装置１の内部へと取り込む入力回路部４２とを備える。
　入力部２１Aは、入力回路部４２で取り込まれた信号の振幅を、撮像装置１の内部で利用しやすい振幅へと変更する入力振幅変更部４３をさらに備える。
　入力部２１Aは、入力データのデータ列の並びを変更する入力データ変換回路部４４をさらに備える。入力データ変換回路部４４は、例えば、入力データとしてシリアル信号を受け取って、これをパラレル信号へと変換するシリアルパラレル変換回路である。
　なお、入力振幅変更部４３と入力データ変換回路部４４は、省略される場合もある。
　撮像装置１がフラッシュメモリやSRAM、DRAMと言った外部のメモリデバイスと接続される場合には、入力部２１Aは、これら外部のメモリデバイスからのデータを受け取るメモリインタフェース回路をさらに備えることができる。
　撮像装置１は、出力部２１Bをさらに備える。出力部２１Bは、撮像装置１で撮影された画像データや、画像信号処理部２６で信号処理された画像データを、撮像装置１から装置外部へと出力する。出力部２１Bは、撮像装置１から装置外部へとデータを出力ための外部端子１４である出力端子４８と、撮像装置１の内部から装置外部へとデータを出力する回路であり、出力端子４８と接続された撮像装置１外部の外部配線を駆動する回路である、出力回路部４７とを備える。
　出力部２１Bは、撮像装置１の内部で用いた信号の振幅を、撮像装置１の外部に接続された外部デバイスで利用しやすい振幅へと変更する出力振幅変更部４６をさらに備える。
　出力部２１Bは、出力データのデータ列の並びを変更する出力データ変換回路部４５をさらに備える。出力データ変換回路部４５は、例えば、撮像装置１内部で使用したパラレル信号を、シリアル信号へと変換するパラレルシリアル変換回路である。
　出力データ変換回路部４５と出力振幅変更部４６は、省略される場合もある。
　撮像装置１がフラッシュメモリやSRAM、DRAMと言った外部のメモリデバイスと接続される場合には、出力部２１Bは、これら外部のメモリデバイスへとデータを出力するメモリインタフェース回路をさらに備えることができる。
　なお、本開示においては、便宜上、入力部２１Aと出力部２１Bの双方もしくは少なくとも一方を含む回路ブロックを、入出力部２１と呼ぶ場合がある。また、入力回路部４２と出力回路部４７の双方もしくは少なくとも一方を含む回路部を、入出力回路部４９と呼ぶ場合がある。
　＜画素の回路配置構成例＞
　図３は、本実施の形態に係る撮像装置１の画素３１の回路配置構成例を示している。
　画素３１は、光電変換素子としてのフォトダイオード５１、転送トランジスタ５２、FD(フローティングディフュージョン)５３、リセットトランジスタ５４、増幅トランジスタ５５、および選択トランジスタ５６を有する。
　フォトダイオード５１は、受光した光量に応じた電荷（信号電荷）を生成し、かつ、蓄積する。フォトダイオード５１は、アノード端子が接地されているとともに、カソード端子が転送トランジスタ５２を介して、FD５３に接続されている。
　転送トランジスタ５２は、転送信号TRによりオンされたとき、フォトダイオード５１で生成された電荷を読み出し、FD５３に転送する。
　FD５３は、フォトダイオード５１から読み出された電荷を保持する。リセットトランジスタ５４は、リセット信号RSTによりオンされたとき、FD５３に蓄積されている電荷がドレイン（定電圧源Vdd）に排出されることで、FD５３の電位をリセットする。
　増幅トランジスタ５５は、FD５３の電位に応じた画素信号を出力する。すなわち、増幅トランジスタ５５は、垂直信号線３３を介して接続されている定電流源としての負荷MOS（不図示）とソースフォロワ回路を構成し、FD５３に蓄積されている電荷に応じたレベルを示す画素信号が、増幅トランジスタ５５から選択トランジスタ５６と垂直信号線３３を介して列信号処理部２５に出力される。
　選択トランジスタ５６は、選択信号SELにより画素３１が選択されたときオンされ、画素３１の画素信号を、垂直信号線３３を介して列信号処理部２５に出力する。転送信号TR、選択信号SEL、及びリセット信号RSTが伝送される各信号線は、図２の行駆動信号線３２に対応する。
　画素３１は、以上のように構成することができるが、この構成に限定されるものではなく、その他の構成を採用することもできる。
　＜入力回路部と出力回路部の構成例＞
　図４は、本実施の形態に係る撮像装置１の入力部２１Aに備わる入力回路部４２と、出力部２１Bに備わる出力回路部４７の回路配置構成例を示している。
　なお、入出力回路部４９は、１つの外部端子１４に対して、入力回路部４２もしくは出力回路部４７のどちらか一方を含む構成でも良いし、入力回路部４２と出力回路部４７との双方を並列に備えた双方向の入出力回路の構成であっても良い。
　入力回路部４２は、以下の特徴を有する回路である。
　(1)　撮像装置１の入力端子４１から入力回路部４２へ入力されるデータと、入力回路部４２から撮像装置１の内部回路へと出力されるデータとにおいて、論理が同じ、もしくは反転するだけの回路である、換言すれば、信号列におけるデータの並びを変えない回路である、さらに換言すれば、信号列において論理の”１”と”０”若しくは”Hi”と”Low”が切替わる位置を変えない回路である。
　(2)　撮像装置１の入力端子４１に入力された信号の電圧振幅を、入力回路部４２の後段に配置された回路、換言すれば撮像装置１においてより内部となる回路が受け取るに好ましい電圧振幅へと変換する回路である。この回路は、回路に入力されたデータを、電圧振幅が小さくなる方向へ変換する場合がある。
　(2)’　または、入力回路部４２に入力された信号(例えばLVDSの小振幅差動信号)を、入力回路部４２の後段に配置された回路、換言すれば撮像装置１においてより内部となる回路が受け取るに好ましいフォーマットもしくは電圧振幅(例えばシングルエンドでフルスイングするデジタル信号)へと変換して出力する回路である。この回路は、回路に入力されたデータを、電圧振幅が大きくなる方向へ変換する場合がある。
　(3)　さらに、入力回路部４２へ過大なノイズが入力され場合に、このノイズを入力回路部４２の後段に配置された回路、換言すれば撮像装置１においてより内部となる回路へ伝播させずに遮断する保護回路を備える場合もある。
　出力回路部４７は、以下の特徴を有する回路である。
　(1)　撮像装置１の内部回路から出力回路部４７へ入力されるデータと、出力回路部４７から撮像装置１の出力端子４８を介して撮像装置１の外部へと出力されるデータとにおいて、論理が同じ、もしくは反転するだけの回路である、換言すれば、信号列におけるデータの並びを変えない回路である、さらに換言すれば、信号列において論理の”１”と”０”若しくは”Hi”と”Low”が切替わる位置を変えない回路である。
　(2)　撮像装置１の出力端子４８と撮像装置１に接続される外部素子との間の信号線を、駆動する電流能力を大きくする回路である。若しくは、信号線の電圧振幅を大きくする回路である。この回路は、回路に入力されたデータを、電圧振幅が大きくなる方向へ変換する場合がある。
　(2)’　または、撮像装置１の内部の回路から出力回路部４７に入力された信号(シングルエンドでフルスイングするデジタル信号)を、出力端子４８に接続された外部素子が信号を受け取るに好ましいフォーマットもしくは電圧振幅(例えばLVDSの小振幅差動信号)へと変換して出力する回路である。この回路は、回路に入力されたデータを、電圧振幅が小さくなる方向へ変換する場合がある。
　図４に示すように、少なくとも入力回路部４２もしくは出力回路部４７のどちらか一方を含む入出力回路部４９は、１つ以上トランジスタを含む。本開示においては、便宜上、入出力回路部４９に含まれるトランジスタを、入出力トランジスタと呼ぶ場合がある。入出力回路部４９は、インバータ回路、バッファ回路、などを含んでいても良いし、入力動作または出力動作を制御するイネーブル回路をさらに含んでいても良い。
　入力回路部４２または出力回路部４７は、回路で使用する電源電圧を適切に設定することにより、入力信号または出力信号の振幅変更部を兼ねることが出来る。例えば、撮像装置１の画素周辺回路部の一部や画像信号処理部２６における信号の振幅がV2であって、一方、撮像装置１の外部から入力端子４１へと入力される信号の振幅、あるいは、出力端子４８から撮像装置１の外部へと出力される信号の振幅がV2よりも大きなV1である場合、入力回路部４２または出力回路部４７の回路が、例えば図４で示す回路においては、撮像装置１の内部回路側に位置するインバータの電源電圧をV2、撮像装置１外側方向に位置するインバータの電源電圧をV1とすることによって、入力回路部４２は外部から振幅V1の信号を受け取り、この振幅をV2へと小さくして撮像装置１の内部回路へ入力し、出力回路部４７は、撮像装置１の内部回路から振幅V2の信号を受け取り、この振幅をV1へと大きくして外部へ出力することが出来る。なお、図４に示す電圧V1とV2を同電圧とする場合は、信号振幅変更の機能を持たない構成となる。
　なお、上記の説明を含め、本開示においては、トランジスタ回路における基準電圧（図４の回路の場合、接地電圧）と、回路へ供給される電源の電圧であって上記基準電圧とは異なる電圧（図４の回路の場合、例えばV1）との電圧差を、単に電源電圧と呼ぶ場合がある。
　＜撮像装置の回路配置構成例＞
　次に、本実施の形態に係る撮像装置１の回路の配置、すなわち、図２に示した撮像装置１の各ブロックを、上側構造体１１と下側構造体１２とにどのように分けて搭載するかを説明する。
　図５は、撮像装置１における回路配置の第１の回路配置構成例を示す図である。
　第１の回路配置構成例においては、画素アレイ部２４は上側構造体１１に配置されている。
　撮像装置１に備わる画素周辺回路部のうち、行駆動部２２は、一部が上側構造体１１に配置され、かつ、一部が下側構造体１２に配置されている。例えば、行駆動部２２のうち、行駆動回路部が上側構造体１１に配置され、行デコーダ部が下側構造体１２に配置されている。
　上側構造体１１に配置される行駆動部２２は、画素アレイ部２４の行方向の外側に配置され、下側構造体１２に配置される行駆動部２２は、少なくともその一部が上側構造体１１に備わる行駆動部２２の下側に配置されている。
　撮像装置１に備わる画素周辺回路部のうち、列信号処理部２５は、一部が上側構造体１１に配置され、かつ、一部が下側構造体１２に配置されている。例えば、列信号処理部２５のうち、負荷回路部、増幅回路部、ノイズ処理部、及び、ADCのコンパレータ部が上側構造体１１に配置され、ADCのカウンタ部が下側構造体１２に配置されている。
　上側構造体１１に配置される列信号処理部２５は、画素アレイ部２４の列方向の外側に配置され、下側構造体１２に配置される列信号処理部２５は、少なくともその一部が上側構造体１１に備わる列信号処理部２５の下側に配置されている。
　上側構造体１１に配置された行駆動部２２の外側と、下側構造体１２に配置された行駆動部２２の外側には、これら２つの行駆動部２２の配線を接続するための配線接続部２９が配置されている。
　上側構造体１１に配置された列信号処理部２５の外側と、下側構造体１２に配置された列信号処理部２５の外側にも、これら２つの列信号処理部２５の配線を接続するための配線接続部２９が配置されている。これらの配線接続部２９においては、この後、図６を用いて説明する配線接続構造が用いられている。
　下側構造体１２に配置された行駆動部２２と列信号処理部２５の内側に、画像信号処理部２６が配置されている。
　下側構造体１２において、入出力回路部４９は、上側構造体１１の画素アレイ部２４の下側となる領域に配置される。
　入出力回路部４９は、入力回路部４２と出力回路部４７の双方もしくは少なくとも一方を含む回路部である。入出力回路部４９が入力回路部４２と出力回路部４７の双方で構成される場合、入出力回路部４９は、１つの外部端子１４ごとに分かれて、下側構造体１２に複数個配置される。入出力回路部４９が入力回路部４２のみで構成される場合、入力回路部４２は、１つの外部端子１４（入力端子４１）ごとに分かれて、下側構造体１２に複数個配置される。
　入出力回路部４９が出力回路部４７のみで構成される場合、出力回路部４７は、１つの外部端子１４（出力端子４８）ごとに分かれて、下側構造体１２に複数個配置される。これら複数個に分かれて配置された各入出力回路部４９の周囲には、画像信号処理部２６が配置されている。換言すれば、画像信号処理部２６を配置した領域内に、入出力回路部４９が配置されている。
　なお、下側構造体１２において、入出力回路部４９は、上側構造体１１の行駆動部２２の下側もしくは列信号処理部２５の下側となる領域に配置されても良い。
　換言すると、入出力回路部４９は、外部端子１４が形成される下側構造体１２側で、かつ、上側構造体１１の画素アレイ部２４の領域の下方、若しくは、上側構造体１１の画素周辺回路部（図６の画素周辺回路領域３１３のうち、上側構造体１１に形成される回路部）の下方の任意の領域に配置することができる。
　なお、この後で説明する他の構成例も含めて、本実施の形態に係る撮像装置１においては、入力端子４１と入力回路部４２や、出力回路部４７と出力端子４８が配置されている領域に、これらの代わりに、電源端子や接地端子を配置しても良い。
　下側構造体１２に配置されたトランジスタ回路のうち、入力回路部４２および出力回路部４７を構成するトランジスタ回路の電源電圧は、画像信号処理部２６を構成するトランジスタ回路の電源電圧よりも、高くても良い。
　例えば、入力回路部４２と出力回路部４７を構成するトランジスタ回路の電源電圧が１．８Ｖ乃至３．３Ｖであって、画像信号処理部２６を構成するトランジスタ回路の電源電圧が１．２Ｖ乃至１．５Ｖであっても良い。
　前者（入力回路部４２および出力回路部４７を構成するトランジスタ回路）の電源電圧と後者（画像信号処理部２６を構成するトランジスタ回路）の電源電圧とが異なるため、入力回路部４２および出力回路部４７において電源電圧が印加されるウエル領域と、これらの周囲に配置された画像信号処理部２６において電源電圧が印加されるウエル領域とを離間して配置するための距離、いわゆるウエル分離領域の幅は、画像信号処理部２６内において電源電圧が印加される複数個のウエル領域の間に設けられた距離よりも、大きいことが望ましい。
　また、入力回路部４２および出力回路部４７に備わる素子分離領域の深さは、画像信号処理部２６内に備わる素子分離領域の深さよりも、深くても良い。また、入力回路部４２および出力回路部４７に備わるトランジスタのゲート長は、画像信号処理部２６内に備わるトランジスタのゲート長よりも、大きいことが望ましい。
　撮像装置１に備わる画素周辺回路部のうち、上側構造体１１に配置された画素周辺回路部の一部、例えば列信号処理部２５に備わる負荷回路部、増幅回路部、ノイズ処理部、及び、ADCのコンパレータ部のいずれかを構成するトランジスタ回路の電源電圧は、下側構造体１２に配置された画素周辺回路部の一部、例えば列信号処理部２５に備わるADCのカウンタ部を構成するトランジスタ回路の電源電圧よりも、高くても良い。
　例として、前者（上側構造体１１に配置された画素周辺回路部、例えば列信号処理部２５に備わる負荷回路部、増幅回路部、ノイズ処理部、または、ADCのコンパレータ部のいずれか）のトランジスタ回路の電源電圧が１．８Ｖ乃至３．３Ｖであって、後者（下側構造体１２に配置された画素周辺回路部、例えばADCのカウンタ部）のトランジスタ回路の電源電圧が１．２Ｖ乃至１．５Ｖであっても良い。
　後者のトランジスタ回路の電源電圧は、下側構造体１２に配置された画像信号処理部２６を構成するトランジスタ回路の電源電圧と同じであっても良い。前者のトランジスタ回路の電源電圧が後者のトランジスタ回路の電源電圧よりも高いため、前者のトランジスタ回路において電源電圧が印加される複数個のウエル領域の間に設けられた距離は、後者のトランジスタ回路において電源電圧が印加される複数個のウエル領域の間に設けられた距離よりも、大きいことが望ましい。
　また、前者のトランジスタ回路に備わる素子分離領域の深さは、後者のトランジスタ回路に備わる素子分離領域の深さよりも、深いことが望ましい。また、前者のトランジスタ回路に備わるトランジスタのゲート長は、後者のトランジスタ回路に備わるトランジスタのゲート長よりも、大きいことが望ましい。
　さらに、上側構造体１１に配置された画素３１を構成する画素トランジスタ回路の電源電圧は、上側構造体１１に配置された画素周辺回路部（例えば列信号処理部２５に備わる負荷回路部、増幅回路部、ノイズ処理部、または、ADCのコンパレータ部のいずれか）を構成するトランジスタ回路の電源電圧と同じであっても良い。
　上側構造体１１に配置された画素３１を構成する画素トランジスタ回路の電源電圧は、下側構造体１２に配置された画素周辺回路部（例えばADCのカウンタ部）もしくは画像信号処理部２６を構成するトランジスタ回路の電源電圧よりも、高くても良い。このため、素子分離領域として半導体基板を掘り込む構造の素子分離領域を用いる場合には、上側構造体１１に配置された画素トランジスタの周囲に備わる素子分離領域の一部の深さは、下側構造体１２に配置された画素周辺回路部もしくは画像信号処理部２６のトランジスタの周囲に備わる素子分離領域の深さよりも深くても良い。
　あるいは、画素トランジスタの周囲の素子分離領域として、半導体基板を掘り込む素子分離領域ではなく、画素トランジスタの周囲に、画素トランジスタの拡散層領域とは逆の導電型となる不純物領域を形成する素子分離領域を一部に用いても良い。
　また、上側構造体１１に配置された画素トランジスタのゲート長は、下側構造体１２に配置された画素周辺回路部もしくは画像信号処理部２６のトランジスタのゲート長よりも大きくても良い。一方、素子分離領域が深くなることによって増加が懸念される素子分離領域近傍でのノイズ電荷の発生を抑制するために、上側構造体１１に配置された画素トランジスタの周囲に備わる素子分離領域の深さは、上側構造体１１に配置された画素周辺回路部を構成するトランジスタの周囲に備わる素子分離領域の深さよりも、浅くても良い。
　あるいは、画素トランジスタの周囲の素子分離領域として、半導体基板を掘り込む素子分離領域ではなく、画素トランジスタの周囲に、画素トランジスタの拡散層領域とは逆の導電型となる不純物領域を形成する素子分離領域を一部に用いても良い。
　＜撮像装置の断面構造＞
　本実施の形態に係る撮像装置１の断面構造と回路配置を、図６を参照してさらに説明する。図６は、図５のＡ－Ａ’線における撮像装置１に係る断面構造を示す図である。なお、便宜上、図６の一部は、この後説明する本技術の他の構成例における断面構造へと替えて記載してある。
　撮像装置１に備わる上側構造体１１とその上方とを含めた部分には、オンチップレンズ１６とカラーフィルタ１５と画素トランジスタとフォトダイオード５１とを有する画素３１が、複数個、アレイ状に配列された画素アレイ部２４が配置されている。画素アレイ部２４の領域（画素アレイ領域）には、画素トランジスタ領域３０１も配置される。画素トランジスタ領域３０１は、転送トランジスタ５２、増幅トランジスタ５５、リセットトランジスタ５４のうちの少なくとも１つの画素トランジスタが形成される領域である。
　下側構造体１２に備わる半導体基板８１の下側の表面で、かつ、上側構造体１１に備わる画素アレイ部２４の下方に位置する領域には、外部端子１４が複数個配置されている。
　なお、図６の説明おいては、「下側構造体１２に備わる半導体基板８１の下側の表面で、かつ、上側構造体１１に備わる画素アレイ部２４の下方に位置する領域」を第１特定領域、「下側構造体１２に備わる半導体基板８１の上側の表面で、かつ、上側構造体１１に備わる画素アレイ部２４の下方に位置する領域」を第２特定領域と呼ぶ。
　第１特定領域に配置された複数個の外部端子１４の少なくとも一部は、外部から撮像装置１へ信号を入力するための信号入力端子１４Ａもしくは撮像装置１から外部へ信号を出力するための信号出力端子１４Ｂである。換言すれば、信号入力端子１４Ａ及び信号出力端子１４Ｂは、外部端子１４のなかから、電源端子及び接地端子を除いた外部端子１４である。本開示では、これらの信号入力端子１４Ａもしくは信号出力端子１４Ｂを、信号入出力端子１４Ｃと呼ぶ。
　第１特定領域であって、かつ、これら信号入出力端子１４Ｃの近傍に、半導体基板８１を貫通する貫通ビア８８が配置される。なお、本開示においては、半導体基板８１を貫通するビアホールとその内部に形成されたビア配線とを併せて、単に貫通ビア８８と呼ぶ場合がある。
　この貫通ビアホールは、半導体基板８１の下側表面から、半導体基板８１の上側表面上方に配置された多層配線層８２の一部であってビアホールの終端（底部）となる導電性パッド３２２（以後、ビア用パッド３２２と呼ぶ場合がある）まで、掘り込んで形成された構造であることが望ましい。
　第１特定領域に配置された信号入出力端子１４Ｃは、同じく第１特定領域に配置された貫通ビア８８（より具体的には、貫通ビアホール内に形成されたビア配線）へ電気的に接続される。
　第２特定領域であって、かつ、信号入出力端子１４Ｃおよび上記貫通ビアの近傍となる領域に、入力回路部４２もしくは出力回路部４７を備えた入出力回路部４９が配置される。
　第１特定領域に配置された信号入出力端子１４Ｃは、貫通ビア８８とビア用パッド３２２と、あるいはまた多層配線層８２の一部とを介して、入出力回路部４９へ電気的に接続される。
　入出力回路部４９を配置した領域を入出力回路領域３１１と呼ぶ。下側構造体１２に備わる半導体基板８１の上側の表面には、入出力回路領域３１１に隣接して信号処理回路領域３１２が形成されている。信号処理回路領域３１２は、図２を参照して説明した画像信号処理部２６が形成される領域である。
　図２を参照して説明した行駆動部２２や列信号処理部２５の全部もしくは一部を含む画素周辺回路部を配置した領域を、画素周辺回路領域３１３と呼ぶ。上側構造体１１に備わる半導体基板１０１の下側の表面及び下側構造体１２に備わる半導体基板８１の上側の表面のうち、画素アレイ部２４の外側となる領域には、画素周辺回路領域３１３が配置されている。
　信号入出力端子１４Ｃは、下側構造体１２に配置された、入出力回路領域３１１の下側の領域に配置されて良いし、あるいは、信号処理回路領域３１２の下側となる領域に配置されても良い。あるいは、信号入出力端子１４Ｃは、下側構造体１２に配置された、行駆動部２２もしくは列信号処理部２５などの画素周辺回路部の下側に配置されても良い。
　本開示においては、上側構造体１１の多層配線層１０２に含まれる配線と、下側構造体１２の多層配線層８２に含まれる配線とを接続する配線接続構造を上下配線接続構造と呼ぶことがあり、この構造を配置した領域を上下配線接続領域３１４と呼ぶことがある。
　上下配線接続構造は、上側構造体１１の上側の表面から半導体基板１０１を貫通し多層配線層１０２に至る第１貫通電極（シリコン貫通電極）１０９と、上側構造体１１の上側の表面から半導体基板１０１と多層配線層１０２を貫通し下側構造体１２の多層配線層８２に至る第２貫通電極（チップ貫通電極）１０５と、これら２つの貫通電極（Through Silicon Via, TSV）を接続するための貫通電極接続配線１０６とによって形成されている。本開示においては、このような上下配線接続構造をツインコンタクト構造と呼ぶ場合がある。
　画素周辺回路領域３１３の外側に、上下配線接続領域３１４が配置されている。
　本実施の形態では、画素周辺回路領域３１３が、上側構造体１１と下側構造体１２の両方に形成されているが、いずれか一方のみに形成することもできる。
　また、本実施の形態では、上下配線接続領域３１４が、画素アレイ部２４の外側であって、かつ、画素周辺回路領域３１３の外側に配置されているが、画素アレイ部２４の外側であって、かつ、画素周辺回路領域３１３の内側に配置されてもよい。
　さらに、本実施の形態では、上側構造体１１の多層配線層１０２と下側構造体１２の多層配線層８２とを電気的に接続する構造として、シリコン貫通電極１０９とチップ貫通電極１０５の２本の貫通電極を用いて接続するツインコンタクト構造を採用した。
　上側構造体１１の多層配線層１０２と下側構造体１２の多層配線層８２とを電気的に接続する構造としては、例えば、上側構造体１１の配線層１０３と、下側構造体１２の配線層８３のそれぞれが、１本の貫通電極に共通に接続するシェアコンタクト構造としてもよい。
　＜他の上下配線接続構造を用いた場合の撮像装置の回路配置＞
　他の上下配線接続構造を用いた場合の、撮像装置１の回路の配置と断面構造を、図７と図８を参照して説明する。
　図８は、図６に示す上下配線接続構造とは異なる構造を用いた場合の、図７のＢ－Ｂ’線における、撮像装置１の断面構造を示す図である。なお便宜上、図８の一部は、この後説明する本技術の他の構成例における断面構造へと替えて記載してある。
　図８の画素周辺回路領域３１３において、上側構造体１１の多層配線層１０２は、一部の配線を多層配線層１０２の最下面、換言すれば、上側構造体１１と下側構造体１２との接合面に配置している。また、下側構造体１２の多層配線層８２も、一部の配線を多層配線層８２の最上面、換言すれば、上側構造体１１と下側構造体１２との接合面に配置している。
　そして、多層配線層１０２の一部の配線と、多層配線層８２の一部の配線が、この接合面における略同一の位置に配置されて、配線どうしが電気的に接続されている。配線どうしを電気的に接続する形態としては、２つの配線を直接接触させる形態で良いし、あるいは、２つの配線間に薄膜の絶縁膜や高抵抗膜が形成され、形成された膜が一部で電気的に導通している形態であっても良い。あるいは、２つの配線間に薄膜の絶縁膜や高抵抗膜が形成され、２つの配線が容量結合によって電気信号を伝播させる形態であっても良い。
　本開示においては、上側構造体１１の多層配線層１０２の配線の一部の配線と下側構造体１２の多層配線層８２の配線の一部の配線を上記接合面の略同一の位置に形成し２つの配線を電気的に接続する構造の総称として、上下配線直接接続構造あるいは単に配線直接接続構造と呼ぶ場合がある。
　上記略同一の位置の具体的な例としては、例えば、撮像装置１を上側から下側方向へ平面視した場合に、電気的に接続する上記２つの配線の少なくとも一部が重なる位置であれば良い。接続する２つの配線の材料として、例えば、銅（Ｃｕ）を用いた場合には、この接続構造を、Cu-Cu直接接合構造あるいは単にCu-Cu接合構造と呼ぶ場合がある。
　上下配線直接接続構造を用いる場合には、この接続構造を画素アレイ部２４の外側に配置することができる。あるいは、この接続構造を、上側構造体１１が備える画素周辺回路領域３１３の内部と、下側構造体１２が備える画素周辺回路領域３１３の内部とに、配置することができる。
　より具体的には、上下配線直接接続構造を構成する配線のうち、上記接合面の上側構造体１１の側に配置する配線は、上側構造体１１の画素周辺回路領域３１３に備わる回路の下側に配置することができる。また、上下配線直接接続構造を構成する配線のうち、上記接合面の下側構造体１２の側に配置する配線は、下側構造体１２の画素周辺回路領域３１３に備わる回路の上側に配置することができる。あるいは、上側構造体１１の配線として画素アレイ部２４（画素トランジスタ領域３０１）に配置された配線を用いて、これと下側構造体１２の配線とによる上下配線直接接続構造を、画素アレイ部２４（画素トランジスタ領域３０１）の下方に配置することもできる。
　｛第２の回路配置構成例｝
　図７は、撮像装置１の第２の回路配置構成例を示す図である。
　第２の回路配置構成例においては、上下配線接続構造として、上記上下配線直接接続構造を用いている。
　図７に示すように、第２の回路配置構成例における画素アレイ部２４の配置は、図５に示した第１の回路配置構成例と同様である。すなわち、画素アレイ部２４は上側構造体１１に配置されている。
　また、図７に示すように、第２の回路配置構成例における撮像装置１の行駆動部２２と列信号処理部２５の配置も、図５に示した第１の回路配置構成例と同様である。
　一方、第２の回路配置構成例における上下配線接続部の配置は、図５に示す第１の回路配置構成例と異なる。
　上側構造体１１に配置された行駆動部２２の配線と、下側構造体１２に配置された行駆動部２２の配線との接続は、上側構造体１１に配置された行駆動部２２と下側構造体１２に配置された行駆動部２２とが重なる領域において、上下配線直接接続構造を用いて形成される。
　上側構造体１１に配置された列信号処理部２５の配線と、下側構造体１２に配置された列信号処理部２５の配線との接続は、上側構造体１１に配置された列信号処理部２５と下側構造体１２に配置された列信号処理部２５とが重なる領域において、上下配線直接接続構造を用いて形成される。
　図５に示した第１の回路配置構成例においては、行駆動部２２の配線を接続する上下配線接続構造と列信号処理部２５の配線を接続する上下配線接続構造は、それぞれ、行駆動部２２の外側と列信号処理部２５の外側の配線接続部２９に配置されていた。これに対して、図７に示す第２の回路配置構成例においては、行駆動部２２の配線を接続する上下配線接続構造と列信号処理部２５の配線を接続する上下配線接続構造は、それぞれ、行駆動部２２の領域内と列信号処理部２５の領域内に形成されている。このため、第２の回路配置構成例に示す撮像装置１は、上側構造体１１及び下側構造体１２において配線接続部２９が省略されており、第１の回路配置構成例に示す撮像装置１よりも、外形サイズの小さな装置を実現し得る。
　＜他の撮像装置との比較例＞
　｛比較例１｝
　他の撮像装置の構造と比較して、撮像装置１の構造の特徴について説明する。
　図９は、比較例１として、特開２０１４－７２２９４号公報（以下、比較構造開示文献１という。）に開示された、撮像装置の最終形状における断面を表す図である。
　図９の撮像装置６００は、第１半導体層６１１を含む第１素子部６２１と第１配線部６２２とを備える第１部分６２３と、第２半導体層６３１を含む第２素子部６４１と第２配線部６４２とを備える第２部分６４３とが積層された構造を有する。第１部分６２３の裏面側には、カラーフィルタ６５１とオンチップレンズ６５２などが形成された光学部材６５３が配置されている。
　撮像装置６００は、制御ユニットを構成するトランジスタＴｒ３とＴｒ４の外側、および、信号処理ユニットを構成するトランジスタＴｒ５乃至Ｔｒ８を配置した領域の外側に、導電部材６６２を介して、第１配線６６１と第２配線６６３を接続する構造が形成され、この接続構造の外側に、外部端子６６４が配置されている。なお、入出力回路をどこへ配置するかの記載は無い。
　これに対して、本技術は、（１）外部端子１４と、（２）外部端子１４に接続する入力回路部４２もしくは出力回路部４７を形成した半導体領域と、（３）撮像を行うフォトダイオード５１および画素トランジスタを形成した半導体領域と、（４）カラーフィルタ１５およびオンチップレンズ１６と、（５）保護基板１８と、を略同一となる領域に積層した構造によって、図９の撮像装置６００よりも、外形サイズを小さくすることができる。
　図９の撮像装置６００は、その最終形状において、オンチップレンズ６５２の上側に、オンチップレンズ６５２を保護するための保護基板を備えていない。そして、比較構造開示文献１では、図９の撮像装置６００の製造方法として、第１部分６２３と第２部分６４３とを接合し、カラーフィルタ６５１とオンチップレンズ６５２を形成し、その後、基板を反転させた後、電極部を露出させる開口と外部端子６６４の形成を行うことが記載されている。外部端子６６４を形成する際には、外部端子６６４を金属配線上へ、特定値以上の応力を加えて圧着させる必要がある。オンチップレンズ６５２上に保護基板を備えない撮像装置６００において、上記製造方法で外部端子６６４を形成すると、外部端子６６４を圧着させる際に、オンチップレンズ６５２が製造装置に押し付けられ、オンチップレンズ６５２に傷が付くおそれがある。
　さらに、図９の撮像装置６００では、外部端子６６４は、画素アレイ部の外側の領域に形成されており、オンチップレンズ６５２の直下には形成されていない。この場合、外部端子６６４を圧着する際にオンチップレンズ６５２へ加わる力は、外部端子６６４を圧着するために印加する力が斜め方向に分散されたものとなる。
　仮に、外形サイズの小さな撮像装置を実現するために、画素領域の直下、すなわちオンチップレンズ６５２の直下に外部端子６６４を形成する場合には、外部端子６６４を圧着するために印加する力の方向の延長線上にオンチップレンズ６５２があるため、オンチップレンズ６５２に加わる力はより大きくなり、オンチップレンズ６５２への傷の発生がより深刻となるおそれがある。
　また、比較構造開示文献１では、外部端子６６４を形成した後、カラーフィルタ６５１とオンチップレンズ６５２を形成する製法も開示されている。
　しかし、この製法の場合、撮像装置表面に外部端子６６４による突出部を多数備えた状態では、カラーフィルタ６５１とオンチップレンズ６５２を形成する際に、これらの製造装置へ撮像装置を、真空吸着法と言った一般的な方法では固定することが困難となるおそれがある。
　これに対して、図１の撮像装置１は、オンチップレンズ１６上に保護基板１８を有する。このため、オンチップレンズ１６を外部端子１４の製造装置へと押し付けることなく、外部端子１４を形成することが可能となる。撮像装置１は、（１）外部端子１４と、（２）外部端子１４に接続する入力回路部４２もしくは出力回路部４７を形成した半導体領域と、（３）撮像を行うフォトダイオード５１および画素トランジスタを形成した半導体領域と、（４）カラーフィルタ１５およびオンチップレンズ１６と、（５）保護基板１８と、を略同一となる領域に積層した構造を可能とし、図９の撮像装置６００よりも、外形サイズを小さくすることができる。
　｛比較例２｝
　図１０は、比較例２として、特開２０１０－５０１４９号公報（比較構造開示文献２）に開示された、撮像装置の最終形状における断面を表す図である。
　図１０の撮像装置７００は、フォトダイオード(不図示)、カラーフィルタ７１１、オンチップレンズ７１２等が形成される撮像領域７２２と、その周辺に形成された周辺領域７２３とに分かれている。
　周辺領域７２３には、駆動パルスや信号入出力のための第１パッド７２４が配置されている。第１パッド７２４には、ボンディングワイヤ７２５が接続される。そして、撮像領域７２２内に、基準電位Vssを与える第２パッド７２６が配置されている。第２パッド７２６上に、外部端子（半田ボール）７２７が設けられている。
　以上のように、撮像装置７００は、画素アレイの下側に外部端子７２７を備える。
　撮像装置１は、（１）外部端子１４と、（２）外部端子１４に接続する入力回路部４２もしくは出力回路部４７を形成した半導体領域と、（３）撮像を行うフォトダイオード５１および画素トランジスタを形成した半導体領域と、（４）カラーフィルタ１５およびオンチップレンズ１６と、（５）保護基板１８と、を略同一となる領域に積層した構造によって、図１０の撮像装置７００よりも、外形サイズを小さくすることができる。
　図１０の撮像装置７００は、撮像装置１の上側構造体１１と下側構造体１２のような積層構造を備えていない、換言すれば、トランジスタ回路が形成された半導体基板を１層しか備えない固体半導体装置である。
　図１０に開示された撮像装置７００は、その最終形状において、支持基板７３１を貫通するビア７３２と外部端子７２７とが、撮像領域７２２内の画素アレイの下側に形成されている。
　しかし、図１０において形成されている外部端子７２７は、基準電位Vss（接地電位）用の端子である。基準電位Vssの端子は、基準電位Vssを撮像装置内部へと供給する際、トランジスタ回路によって構成される入力回路を必要としない。このため、図１０に開示された撮像装置７００は、基準電位Vss用の外部端子７２７を、撮像領域７２２の下側に配置出来ている。
　一方、撮像領域７２２には、フォトダイオードと画素トランジスタとを備えた画素が並べて配置されている。このため、トランジスタ回路が形成された半導体基板７４１を１層しか備えない構造の場合、画素が形成された半導体基板７４１において、画素領域内に入力回路を併せて形成することは難しい。このため、図１０に開示された半導体基板７４１を１層しか備えない撮像装置７００は、画素領域の下側に、入出力回路を必要としない電源端子を配置することは可能であるが、入力回路もしくは出力回路を必要とする外部端子、換言すれば信号入力用または信号出力用の外部端子を配置することは出来ない。
　さらに、図１０の撮像装置７００は、図９に示した撮像装置６００と同様に、オンチップレンズ７１２上に保護基板を備えない。このため、外部端子圧着時にオンチップレンズ７１２に傷が付くという問題が発生する。
　これに対して、撮像装置１は、トランジスタ回路を形成した半導体基板を複数層積層した構造を備える。これにより、画素領域の下側に、入力回路もしくは出力回路を必要とする外部端子１４、換言すれば信号入力用または信号出力用の信号入出力端子１４Ｃを配置することが可能となる。
　また、撮像装置１は、オンチップレンズ１６上に保護基板１８を有する。このため、オンチップレンズ１６を外部端子１４の製造装置へと押し付けることなく、外部端子１４を形成することが可能となる。これにより、撮像装置１は、（１）外部端子１４と、（２）外部端子１４に接続する入力回路部４２もしくは出力回路部４７を形成した半導体領域と、（３）撮像を行うフォトダイオード５１および画素トランジスタを形成した半導体領域と、（４）カラーフィルタ１５およびオンチップレンズ１６と、（５）保護基板１８と、を略同一となる領域に積層した構造を可能とし、図１０の撮像装置７００よりも、外形サイズを小さくすることができる。
　｛比較例３｝
　図１１は、比較例３として、特開２０１１－９６４５号公報（比較構造開示文献３）に開示された、撮像装置の最終形状における断面を表す図である。
　図１１の撮像装置８００は、半導体基板８１１の第１主面（上側の面）に、フォトダイオード及びトランジスタを含む撮像素子８１２が形成されている。撮像素子８１２の上側に、多層配線層８１３、カラーフィルタ８１４、オーバーコート８１５、及び、オンチップレンズ８１６が形成されている。また、撮像装置８００は、オンチップレンズ８１６の上側に、保護基板８１７を備えている。
　撮像素子８１２やカラーフィルタ８１４、オンチップレンズ８１６が形成された撮像画素部８２２の外側に、半導体基板８１１を貫通するシリコン貫通電極８３１、外部に接続される外部端子（はんだボール）８３２などが形成された周辺回路部８２３が配置されている。
　図１１の撮像装置８００は、比較例２の撮像装置７００と同様に、上側構造体と下側構造体を積層させた積層構造を備えてない、換言すれば、トランジスタ回路が形成された半導体基板を１層しか備えない固体半導体装置である。このため、画素領域の下側に、入力回路もしくは出力回路を必要とする外部端子、換言すれば信号入力用または信号出力用の外部端子を配置することは出来ない。
　これに対して、撮像装置１は、トランジスタ回路を形成した半導体基板を複数層積層した構造を備える。これにより、画素領域の下側に、入力回路もしくは出力回路を必要とする外部端子１４、換言すれば信号入力用または信号出力用の外部端子１４を配置することが可能となる。
　これにより、撮像装置１は、（１）外部端子１４と、（２）外部端子１４に接続する入力回路部４２もしくは出力回路部４７を形成した半導体領域と、（３）撮像を行うフォトダイオード５１および画素トランジスタを形成した半導体領域と、（４）カラーフィルタ１５およびオンチップレンズ１６と、（５）保護基板１８と、を略同一となる領域に積層した構造を可能とし、図１１の撮像装置８００よりも、外形サイズを小さくすることができる。
　また、図１１の撮像装置８００のように、装置外周部（周辺回路部８２３）のみにシリコン貫通電極８３１が形成されている場合には、電源端子やグランド端子についても同様に、装置外周部のみに配置されることになる。
　この場合、IRドロップ対策や配線遅延対策のために、電源端子及びグランド端子を多数配置する必要があった。これに対して、撮像装置１は、貫通ビア８８を、上下基板接続領域３１４より内側の下側構造体１２の任意の領域に配置できるので、そのうちの一部を電源端子や接地端子用として使用することができる。即ち、電源端子や接地端子についても任意の領域に配置することができる。これにより、電源端子及び接地端子の個数を、外周部のみに配置した場合よりも少なくすることができる。これにより、撮像装置１全体としての回路面積を削減することができる。
　｛図１の撮像装置と比較例との差異｝
　撮像装置１は、（１）外部端子１４と、（２）外部端子１４に接続する入力回路部４２もしくは出力回路部４７を形成した半導体領域と、（３）撮像を行うフォトダイオード５１および画素トランジスタを形成した半導体領域と、（４）カラーフィルタ１５およびオンチップレンズ１６と、（５）保護基板１８と、を略同一となる領域に積層した構造によって、外形サイズを小さくすることができるものである。
　比較例１と比較例２に示した、保護基板を備えない、半導体積層構造の撮像装置の場合、オンチップレンズに傷が付く恐れがある。すなわち、上記（１）乃至（４）を略同一となる領域に積層した構造にして、本技術と同等の外形サイズの撮像装置を得るには、阻害要因がある。つまり、「上記（１）乃至（４）を略同一となる領域に積層して小型の撮像装置を実現する」という機能及び作用は、比較例１と比較例２に示した、保護基板を備えない、半導体積層構造の撮像装置によっては、得られない機能及び作用である。
　比較例３に示した、トランジスタ回路が形成された半導体基板を１層しか備えない固体半導体装置の場合、上記（１）乃至（５）を略同一となる領域に積層した構造にして、本技術と同等の外形サイズの撮像装置を得ることは出来ない。換言すれば、阻害要因がある。つまり、「上記（１）乃至（５）を略同一のとなる領域に積層して小型の撮像装置を実現する」という機能及び作用は、比較例３に示した、トランジスタ回路が形成された半導体基板を１層しか備えない撮像装置によっては、得られない機能及び作用である。
　このように、本技術の「上記（１）乃至（５）を略同一となる領域に積層した構造によって、この構造を備えない撮像装置よりも、外形サイズの小さな撮像装置を実現する」という機能及び作用は、比較例１と比較例２で示した「保護基板を備えない半導体積層構造の撮像装置」の構成単独では得られない機能及び作用であり、かつ、比較例３で示した「トランジスタ回路が形成された半導体基板を１層しか備えない撮像装置」の構成単独でも得られない機能及び作用である。
　＜撮像装置の他の回路配置構成例＞
　｛第３の回路配置構成例｝
　図１２は、撮像装置１の他の回路配置構成例であって、第１の回路配置構成例の変形となる第３の回路配置構成例を示す図である。
　図５に示した第１の回路配置構成例においては、入出力回路部４９が、それぞれ、１つの外部端子１４ごとに分かれて配置されていた。そして、それぞれの入出力回路部４９の周囲を、画像信号処理部２６が取り囲んでいた。
　これに対して、図１２に示す第３の回路配置構成例においては、入出力回路部４９が、複数個の外部端子１４毎にまとめて配置されている。入出力回路部４９の１つの領域の内部では、例えば、ある外部端子１４の入出力回路部４９と他の外部端子１４の入出力回路部４９とが接して配置され、これら入出力回路部４９の間には、画像信号処理部２６が配置されていない。
　電源電圧が異なる入出力回路部４９と画像信号処理部２６とを交互に隣接させて配置する第１の回路配置構成例よりも、電源電圧が同じ複数個の入出力回路部４９をまとめて１かたまりの入出力回路部領域として配置する第３の回路配置構成例の方が、電源電圧が異なるウエルの間を分離して配置する箇所が少なくなるため、撮像装置１の外形サイズが同じであっても、下側構造体１２において、例えば画像信号処理部２６へより多くの回路を搭載できる可能性がある。
　さらに、図１２に示す第３の回路配置構成例においては、入出力回路部４９の一部を、上側構造体１１に含まれる画素アレイ部２４の下側に配置するのではなく、上側構造体１１に含まれる画素周辺回路部の下側、例えば上側構造体１１に含まれる行駆動部２２の下側、もしくは下側構造体１２に含まれる画像信号処理部２６を配置する領域の外側に配置しても良い。これにより、撮像装置１の外形サイズが同じであっても、下側構造体１２において、例えば画像信号処理部２６へさらに多くの回路を搭載できる可能性がある。
　｛第４の回路配置構成例｝
　図１３は、撮像装置１の他の回路配置構成例であって、第１及び第３の回路配置構成例の変形となる第４の回路配置構成例を示す図である。
　図１４は、図１３のＣ－Ｃ’線における撮像装置１に係る断面構造を示す図である。なお便宜上、図１４の一部は、この後説明する本技術の他の構成例における断面構造へと替えて記載してある。
　図１３と図１４に示す第４の回路配置構成例においては、入出力回路部４９、換言すれば、入力回路部４２と出力回路部４７の全てを、下側構造体１２に含まれる画像信号処理部２６を配置した領域の外周部に配置している。この入出力回路部４９を配置する領域は、上側構造体１１に含まれる行駆動部２２と列信号処理部２５（画素周辺回路領域３１３）の下側であっても良いし、上側構造体１１に含まれる画素アレイ部２４の外周部下側でも良い。
　なお、入出力回路部４９を配置する領域は、例えば、列信号処理部２５の行方向全体に渡って切れ目なく配置される必要は無く、列信号処理部２５と画像信号処理部２６との間に、入出力回路部４９が配置されない領域があっても良い。
　また、入出力回路部４９を配置する領域は、行駆動部２２の列方向全体に渡って切れ目なく配置される必要は無く、行駆動部２２と画像信号処理部２６との間に、入出力回路部４９が配置されない領域があっても良い。
　第４の回路配置構成例により、電源電圧が異なるウエルの間を分離して配置する箇所が、第３の回路配置構成例よりも少なくなるため、撮像装置１の外形サイズが同じであっても、下側構造体１２において、例えば画像信号処理部２６へより多くの回路を搭載できる可能性がある。
　｛第５の回路配置構成例｝
　図１５は、撮像装置１の他の回路配置構成例であって、第１、第３、及び第４の回路配置構成例の変形となる第５の回路配置構成例を示す図である。
　図１３に示した第４の回路配置構成例においては、入出力回路部４９が、列信号処理部２５と画像信号処理部２６との間、および、行駆動部２２と画像信号処理部２６との間に、配置されない領域があった。
　これに対して、図１５に示す第５の回路配置構成例においては、入出力回路部４９が、列信号処理部２５の行方向全体に渡って、また、行駆動部２２の列方向全体に渡って、列状に配置されている。これにより、入出力回路部４９の面積を大きくできる可能性がある。
　また、第５の回路配置構成例においては、第１及び第３の回路配置構成例の撮像装置１と外形サイズが同じであっても、下側構造体１２において、例えば画像信号処理部２６へより多くの回路を搭載できる可能性がある。
　｛第６の回路配置構成例｝
　図１６は、撮像装置１の他の回路配置構成例であって、第１及び第３の回路配置構成例の変形となる第６の回路配置構成例を示す図である。
　第１及び第３の回路配置構成例においては、入出力回路部４９は、下側構造体１２において、上側構造体１１の画素アレイ部２４の下側となる領域に配置され、その周囲には、画像信号処理部２６が配置されていた。
　図１６の第６の回路配置構成例においては、下側構造体１２の画像信号処理部２６は、破線により分割された複数個（図１６では３個）の回路ブロックを含む構成となって配置されている。そして、第６の回路配置構成例においては、入出力回路部４９は、画像信号処理部２６が備える回路ブロックのブロック境界か、または、行駆動部２２との境界となる部分に配置されている。
　画像信号処理部２６を複数個の回路ブロックに分けて配置する場合、ブロック境界部分に、各回路ブロックが備える回路への電源供給線や接地線を配置する場合がある。このため、ブロック境界部分おける回路と回路との間の距離は、回路ブロック内部における回路と回路との間の距離よりも大きくなるように配置されている場合がある。
　このように、回路密度が比較的低くなっている回路ブロックの境界部分に入出力回路部４９を配置することによって、回路ブロック内部に入出力回路部４９を配置する場合よりも、回路のレイアウト設計が容易かつ回路の集積度をあまり下げることなく入出力回路部４９を配置することが出来る可能性がある。これにより、撮像装置１の外形サイズが同じであっても、第６の回路配置構成例を用いることによって、下側構造体１２において、例えば画像信号処理部２６へより多くの回路を搭載できる可能性がある。
　｛第７の回路配置構成例｝
　図１７は、撮像装置１の他の回路配置構成例であって、第５の回路配置構成例の変形となる第７の回路配置構成例を示す図である。
　図１７の第７の回路配置構成例においては、上側構造体１１に配置されている行駆動部２２の面積よりも、下側構造体１２に配置されている行駆動部２２の面積が大きく形成されている。また、上側構造体１１に配置されている行駆動部２２よりも、下側構造体１２に配置されている行駆動部２２の方が、装置の内側方向へ延在させて配置されている。
　同様にして、上側構造体１１に配置されている列信号処理部２５の面積よりも、下側構造体１２に配置されている列信号処理部２５の面積が大きく形成されている。また、上側構造体１１に配置されている列信号処理部２５よりも、下側構造体１２に配置されている列信号処理部２５の方が、装置の内側方向へ延在させて配置されている。
　これにより、第７の回路配置構成例は、図１５に示した第５の回路配置構成例と比較して、撮像装置１の画素アレイ部２４のサイズが同じであっても、撮像装置１の外形サイズを小さく出来る可能性がある。
　なお、第７の回路配置構成例に示した行駆動部２２と列信号処理部２５の配置例は、本技術の他の構成例へも適応出来る。
　｛第８の回路配置構成例｝
　図１８は、撮像装置１の他の回路配置構成例であって、第７の回路配置構成例の変形となる第８の回路配置構成例を示す図である。
　図１７に示した第７の回路配置構成例においては、下側構造体１２に配置される行駆動部２２よりも面積が小さいながらも、上側構造体１１にも行駆動部２２が配置されていた。同様にして、下側構造体１２に配置される列信号処理部２５よりも面積が小さいながらも、上側構造体１１にも列信号処理部２５が配置されていた。
　これに対して、図１８の第８の回路配置構成例においては、行駆動部２２と列信号処理部２５が、下側構造体１２のみに配置されている。行駆動部２２から画素アレイ部２４へと出力される信号は、図８に示した画素周辺回路領域３１３の上下配線接続構造を有する配線接続部２９を介して、下側構造体１２に配置された行駆動部２２から、上側構造体１１に配置された画素アレイ部２４へと伝達される。
　同様に、画素アレイ部２４から列信号処理部２５へと入力される信号は、図８に示した画素周辺回路領域３１３の上下配線接続構造を有する配線接続部２９を介して、上側構造体１１に配置された画素アレイ部２４から、下側構造体１２に配置された列信号処理部２５へと伝達される。これにより、図１７に示した第７の回路配置構成例と比較して、第８の回路配置構成例は、撮像装置１の画素アレイ部２４のサイズが同じであっても、撮像装置１の外形サイズを小さく出来る可能性がある。
　なお、第８の回路配置構成例に示した行駆動部２２と列信号処理部２５の配置例は、本技術の他の構成例へも適応出来る。
　｛第９の回路配置構成例｝
　図１９は、撮像装置１の他の回路配置構成例であって、第５の回路配置構成例の変形となる第９の回路配置構成例を示す図である。
　図１９に示す第９の回路配置構成例においては、行駆動部２２と列信号処理部２５が、全て上側構造体１１に配置されている。そして、下側構造体１２において、上側構造体１１に配置された行駆動部２２と列信号処理部２５の下側に位置する領域には、図１５に示した第５の回路配置構成例と比較して、画像信号処理部２６が、外周方向に延在して配置されている。
　また、上側構造体１１に配置された行駆動部２２と列信号処理部２５の下側に位置する領域に、入出力回路部４９を配置しても良い。これにより、図１５に示した第５の回路配置構成例と比較して、第９の回路配置構成例は、撮像装置１の画素アレイ部２４のサイズが同じであっても、画像信号処理部２６の面積を大きくし、画像信号処理部２６へより多くの回路を搭載できる可能性がある。
　なお、第９の回路配置構成例に示した行駆動部２２と列信号処理部２５の配置例は、本技術の他の構成例へも適応出来る。
　｛第１０の回路配置構成例｝
　図２０は、撮像装置１の他の回路配置構成例であって、第２の回路配置構成例の変形となる第１０の回路配置構成例を示す図である。
　図２１は、図２０のＤ－Ｄ’線における撮像装置１に係る断面構造を示す図である。なお便宜上、図２１の一部は、この後説明する本技術の他の構成例における断面構造へと替えて記載してある。
　図２０と図２１に示す第１０の回路配置構成例においては、図７と図８に示す第２の回路配置構成例と同様にして、上下配線直接接続構造を、上側構造体１１が備える画素周辺回路領域３１３の内部と、下側構造体１２が備える画素周辺回路領域３１３の内部とに、配置することができる。
　また、図２０と図２１に示す第１０の回路配置構成例においては、入出力回路部４９、換言すれば、入力回路部４２と出力回路部４７の全てが、下側構造体１２の画像信号処理部２６が配置された領域の外側に配置されている。この入出力回路部４９が配置される領域は、上側構造体１１に含まれる行駆動部２２と列信号処理部２５の下側であっても良いし、上側構造体１１に含まれる画素アレイ部２４の下側でも良い。
　なお、入出力回路部４９が配置される領域は、例えば、列信号処理部２５の行方向全体に渡って切れ目なく配置される必要は無く、列信号処理部２５と画像信号処理部２６との間に、入出力回路部４９が配置されない領域があっても良い。
　また、入出力回路部４９が配置される領域は、行駆動部２２の列方向全体に渡って切れ目なく配置される必要は無く、行駆動部２２と画像信号処理部２６との間に、入出力回路部４９が配置されない領域があっても良い。第１０の回路配置構成例により、図７に示した第２の回路配置構成例の撮像装置１と外形サイズが同じであっても、下側構造体１２において、例えば画像信号処理部２６へより多くの回路を搭載できる可能性がある。
　なお、第１０の回路配置構成例に示した回路の配置例は、本技術の他の構成例へも適応出来る。
　｛第１１の回路配置構成例｝
　図２２は、撮像装置１の他の回路配置構成例であって、第１０の回路配置構成例の変形となる第１１の回路配置構成例を示す図である。
　図２０に示した第１０の回路配置構成例においては、上側構造体１１と下側構造体１２の双方に、行駆動部２２の一部と列信号処理部２５の一部とが配置されていた。そして、下側構造体１２において、上側構造体１１に配置された行駆動部２２の下側となる領域であって、かつ、下側構造体１２に配置された行駆動部２２よりも装置内側となる領域に、入出力回路部４９が配置されていた。
　同様に、下側構造体１２において、上側構造体１１に配置された列信号処理部２５の下側となる領域であって、かつ、下側構造体１２に配置された列信号処理部２５よりも装置内側となる領域に、入出力回路部４９が配置されていた。
　図２２に示す第１１の回路配置構成例においては、上側構造体１１と下側構造体１２の双方に、行駆動部２２の一部と列信号処理部２５の一部とが配置されている。そして、下側構造体１２において、上側構造体１１に配置された行駆動部２２の下側となる領域であって、かつ、下側構造体１２に配置された行駆動部２２よりも装置外側となる領域に、入出力回路部４９が配置されている。同様にして、下側構造体１２において、上側構造体１１に配置された列信号処理部２５の下側となる領域であって、かつ、下側構造体１２に配置された列信号処理部２５よりも装置外側となる領域に、入出力回路部４９が配置されている。
　これにより、図２０に示した第１０の回路配置構成例と比較して、例えば、下側構造体１２において、下側構造体１２に配置される画像信号処理部２６と行駆動部２２との間の信号線、および、画像信号処理部２６と列信号処理部２５との間の信号線の配置が容易になる、あるいは、これらの信号線を高密度に配置できる可能性がある。
　なお、第１１の回路配置構成例に示した回路の配置例は、本技術の他の構成例へも適応出来る。
　＜撮像装置の詳細構造＞
　次に、図２３を参照して、撮像装置１の詳細構造について説明する。図２３は、ツインコンタクト構造を備えた撮像装置１の外周付近を拡大して示した断面図である。
　下側構造体１２には、例えばシリコン（Si）で構成された半導体基板８１の上側（上側構造体１１側）に、多層配線層８２が形成されている。この多層配線層８２により、図６に示した入出力回路領域３１１、信号処理回路領域３１２（図２３では不図示）、画素周辺回路領域３１３などが形成されている。
　多層配線層８２は、上側構造体１１に最も近い最上層の配線層８３ａ、中間の配線層８３ｂ、及び、半導体基板８１に最も近い最下層の配線層８３ｃなどからなる複数の配線層８３と、各配線層８３の間に形成された層間絶縁膜８４とで構成される。
　複数の配線層８３は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）などを用いて形成され、層間絶縁膜８４は、例えば、シリコン酸化膜、シリコン窒化膜などで形成される。複数の配線層８３及び層間絶縁膜８４のそれぞれは、全ての階層が同一の材料で形成されていてもよし、階層によって２つ以上の材料を使い分けてもよい。
　半導体基板８１の所定の位置には、半導体基板８１を貫通するシリコン貫通孔８５が形成されており、シリコン貫通孔８５の内壁に、絶縁膜８６を介して接続導体８７が埋め込まれることにより、貫通ビア（TSV：Through Silicon Via）８８が形成されている。
　絶縁膜８６は、例えば、SiO2膜やSiN膜などで形成することができる。貫通ビア８８は、本実施の形態では、外部端子１４側よりも配線層８３側の平面積が小さい逆テーパ形状となっているが、反対に、外部端子１４側の平面積が小さい順テーパ形状でもよいし、外部端子１４側と配線層８３側の面積が略同一の非テーパ形状でも良い。
　貫通ビア８８の接続導体８７は、半導体基板８１の下面側に形成された再配線９０と接続されており、再配線９０は、外部端子１４と接続されている。接続導体８７及び再配線９０は、例えば、銅（Cu）、タングステン（W）、チタン（Ti）、タンタル（Ta）、チタンタングステン合金（TiW）、ポリシリコンなどで形成することができる。
　また、半導体基板８１の下面側には、外部端子１４が形成されている領域を除いて、再配線９０と絶縁膜８６を覆うように、ソルダマスク（ソルダレジスト）９１が形成されている。
　一方、上側構造体１１には、例えばシリコン（Si）で構成された半導体基板１０１の下側（下側構造体１２側）に、多層配線層１０２が形成されている。この多層配線層１０２により、図３に示した画素３１の回路が形成されている。
　多層配線層１０２は、半導体基板１０１に最も近い最上層の配線層１０３ａ、中間の配線層１０３ｂ、及び、下側構造体１２に最も近い最下層の配線層１０３ｃなどからなる複数の配線層１０３と、各配線層１０３の間に形成された層間絶縁膜１０４とで構成される。
　複数の配線層１０３及び層間絶縁膜１０４として使用される材料は、上述した配線層８３及び層間絶縁膜８４の材料と同種のものを採用することができる。また、複数の配線層１０３や層間絶縁膜１０４が、１または２つ以上の材料を使い分けて形成されてもよい点も、上述した配線層８３及び層間絶縁膜８４と同様である。
　なお、図２３の例では、上側構造体１１の多層配線層１０２は５層の配線層１０３で構成され、下側構造体１２の多層配線層８２は４層の配線層８３で構成されているが、配線層の総数はこれに限られず、任意の層数で形成することができる。
　半導体基板１０１内には、PN接合により形成されたフォトダイオード５１が、画素３１ごとに形成されている。
　また、詳細な図示は省略されているが、多層配線層１０２と半導体基板１０１には、転送トランジスタ５２、増幅トランジスタ５５などの複数の画素トランジスタや、FD５３なども形成されている。
　カラーフィルタ１５とオンチップレンズ１６が形成されていない半導体基板１０１の所定の位置には、上側構造体１１の所定の配線層１０３と接続されているシリコン貫通電極１０９と、下側構造体１２の所定の配線層８３と接続されているチップ貫通電極１０５が、形成されている。
　チップ貫通電極１０５とシリコン貫通電極１０９は、半導体基板１０１上面に形成された接続用配線１０６で接続されている。また、シリコン貫通電極１０９及びチップ貫通電極１０５のそれぞれと半導体基板１０１との間には、絶縁膜１０７が形成されている。
　半導体基板１０１のフォトダイオード５１とカラーフィルタ１５の間は平坦化膜１０８が形成されており、オンチップレンズ１６とガラスシール樹脂１７の間も、平坦化膜１１０が形成されている。
　以上のように、図１に示される撮像装置１の積層構造体１３は、下側構造体１２の多層配線層８２側と、上側構造体１１の多層配線層１０２側とを貼り合わせた積層構造となっている。図２３では、下側構造体１２の多層配線層８２と、上側構造体１１の多層配線層１０２との貼り合わせ面が、一点鎖線で示されている。
　また、撮像装置１の積層構造体１３では、上側構造体１１の配線層１０３と下側構造体１２の配線層８３が、シリコン貫通電極１０９とチップ貫通電極１０５の２本の貫通電極により接続され、下側構造体１２の配線層８３と外部端子（裏面電極）１４が、貫通ビア８８と再配線９０により接続されている。これにより、上側構造体１１の画素３１で生成された画素信号が、下側構造体１２に伝送され、下側構造体１２で信号処理が施されて、外部端子１４から、装置の外部へ出力される。
　＜製造方法＞
　｛ツインコンタクト構造の場合の製造方法｝
　次に、図２４乃至図３８を参照して、ツインコンタクト構造を備えた撮像装置１の製造方法について説明する。
　初めに、ウエハ状態の下側構造体１２と上側構造体１１とが別々に製造される。
　下側構造体１２としては、シリコン基板（シリコンウエハ）８１の各チップ部となる領域に、入出力回路部４９や、行駆動部２２または列信号処理部２５の一部となる多層配線層８２が形成される。この時点での半導体基板８１は、薄肉化される前の状態であり、例えば、６００μｍ程度の厚みを有する。
　一方、上側構造体１１としては、シリコン基板（シリコンウエハ）１０１の各チップ部となる領域に各画素３１のフォトダイオード５１や画素トランジスタのソース／ドレイン領域が形成される。また、半導体基板１０１の一方の面に、行駆動信号線３２、垂直信号線３３などを構成する多層配線層１０２が形成される。この時点での半導体基板１０１も、薄肉化される前の状態であり、例えば、６００μｍ程度の厚みを有する。
　そして、図２４に示されるように、製造されたウエハ状態の、下側構造体１２の多層配線層８２側と上側構造体１１の多層配線層１０２側とが向き合うように貼り合わされた後、図２５に示されるように、上側構造体１１の半導体基板１０１が、薄肉化される。
　貼り合わせは、例えばプラズマ接合と、接着剤による接合があるが、本実施の形態では、プラズマ接合により行われるものとする。プラズマ接合の場合は、上側構造体１１と下側構造体１２の接合面に、それぞれプラズマTEOS膜、プラズマSiN膜、SiON膜（ブロック膜）、あるいはSiC膜などの膜を形成して接合面をプラズマ処理して重ね合わせ、その後アニール処理することにより、両者が接合される。
　上側構造体１１の半導体基板１０１が薄肉化された後、図２６に示されるように、上下配線接続領域３１４となる領域に、ダマシン法などを用いて、シリコン貫通電極１０９及びチップ貫通電極１０５、それらを接続する接続用配線１０６が、形成される。
　次に、図２７に示されるように、各画素３１のフォトダイオード５１の上方に、平坦化膜１０８を介して、カラーフィルタ１５及びオンチップレンズ１６が形成される。
　そして、図２８に示されるように、上側構造体１１と下側構造体１２とが貼り合わされた積層構造体１３のオンチップレンズ１６が形成されている面全体に、平坦化膜１１０を介してガラスシール樹脂１７が塗布され、図２９に示されるように、キャビティレス構造で、ガラス保護基板１８が接続される。
　次に、図３０に示されるように、積層構造体１３全体が反転された後、下側構造体１２の半導体基板８１が、デバイス特性に影響がない程度の厚み、例えば、３０乃至１００μｍ程度に薄肉化される。
　次に、図３１に示されるように、薄肉化された半導体基板８１上の、貫通ビア８８（不図示）を配置する位置が開口されるように、フォトレジスト２２１がパターニングされた後、ドライエッチングにより、半導体基板８１と、その下の層間絶縁膜８４の一部が除去され、開口部２２２が形成される。
　次に、図３２に示されるように、開口部２２２を含む半導体基板８１上面全体に、絶縁膜（アイソレーション膜）８６が、例えば、プラズマCVD法で成膜される。上述したように、絶縁膜８６は、例えば、SiO2膜やSiN膜などとすることができる。
　次に、図３３に示されるように、開口部２２２の底面の絶縁膜８６が、エッチバック法を用いて除去され、半導体基板８１に最も近い配線層８３ｃが露出される。
　次に、図３４に示されるように、スパッタ法を用いて、バリアメタル膜（不図示）と、Ｃｕシード層２３１が形成される。バリアメタル膜は、図３５に示す接続導体８７（Ｃｕ）の拡散を防止するための膜であり、Ｃｕシード層２３１は、電解めっき法により接続導体８７を埋め込む際の電極となる。
　バリアメタル膜の材料には、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）及び、その窒化膜、炭化膜等を用いることができる。本実施の形態においては、バリアメタル膜としてチタンが用いられる。
　次に、図３５に示されるように、Ｃｕシード層２３１上の所要の領域にレジストパターン２４１を形成した後、電解めっき法により、接続導体８７としての銅（Ｃｕ）がめっきされる。これにより、貫通ビア８８が形成されるとともに、半導体基板８１上側に再配線９０も形成される。
　次に、図３６に示されるように、レジストパターン２４１が除去された後、ウェットエッチングにより、レジストパターン２４１下のバリアメタル膜（不図示）とＣｕシード層２３１が除去される。
　次に、図３７に示されるように、ソルダマスク９１を形成して、再配線９０を保護した後、外部端子１４を搭載する領域のみソルダマスク９１を除去することで、ソルダマスク開口部２４２が形成される。
　そして、図３８に示されるように、ソルダマスク開口部２４２に、はんだボールマウント法などにより、外部端子１４が形成される。
　以上のように、本開示の製造方法によれば、まず、光電変換を行うフォトダイオード５１や画素トランジスタ回路などが形成された上側構造体１１（第１の半導体基板）と、画素３１から出力された画素信号を撮像装置１の外部へ出力するための入出力回路部４９が画素アレイ部２４の下方となるように形成された下側構造体１２（第２の半導体基板）とが、配線層どうしが向き合うようにして貼り合わされる。
　そして、下側構造体１２を貫通する貫通ビア８８が形成され、入出力回路部４９と貫通ビア８８を介して撮像装置１の外部と電気的に接続する外部端子１４が形成される。これにより、図５に示した撮像装置１を製造することができる。
　本開示の製造方法によれば、ガラス保護基板１８を支持基板として、貫通ビア８８を形成するので、貫通ビア８８は、外部端子１４側から配線層８３（回路）側へと掘り込んだ形状となる。
　｛Cu-Cu直接接合構造の場合の製造方法｝
　次に、図３９乃至図４３を参照して、下側構造体１２と上側構造体１１がCu-Cu直接接合構造により接続される場合の撮像装置１の製造方法について説明する。
　初めに、上下配線接続構造としてツインコンタクト構造を採用した場合における製造方法と同様に、ウエハ状態の下側構造体１２と上側構造体１１とが別々に製造される。
　ただし、ツインコンタクト構造と異なる点として、図３９に示されるように、画素アレイ部２４のさらに外側となる上下配線接続領域３１４のうち、上側構造体１１において、下側構造体１２に最も近い最下層の配線層１０３ｃよりさらに下側構造体１２側に、下側構造体１２の配線層８３ｘと直接接続するための配線層１０３ｘが形成されている。
　同様に、上下配線接続領域３１４のうち、下側構造体１２においても、上側構造体１１に最も近い最上層の配線層８３ａよりさらに上側構造体１１側に、上側構造体１１の配線層１０３ｘと直接接続するための配線層８３ｘが形成されている。
　そして、図４０に示されるように、下側構造体１２の多層配線層８２側と、上側構造体１１の多層配線層１０２側とが向き合うように貼り合わされた後、上側構造体１１の半導体基板１０１が、薄肉化される。この貼り合わせにより、下側構造体１２の配線層８３ｘと、上側構造体１１の配線層１０３ｘが、金属結合（Cu-Cu接合）により接続される。
　次に、図４１に示されるように、各画素３１のフォトダイオード５１の上方に、平坦化膜１０８を介して、カラーフィルタ１５及びオンチップレンズ１６が形成される。
　そして、図４２に示されるように、貼り合わされた下側構造体１２と上側構造体１１のオンチップレンズ１６が形成されている面全体に、平坦化膜１１０を介してガラスシール樹脂１７が塗布され、キャビティレス構造で、ガラス保護基板１８が接続される。
　なお、この例では、下側構造体１２において、入出力回路部４９や行駆動部２２または列信号処理部２５の一部となる配線層８３ａ乃至８３ｃとは別に、上側構造体１１の配線層１０３と直接接続するための配線層８３ｘを形成し、上側構造体１１において、画素トランジスタの駆動配線等となる配線層１０３ａ乃至１０３ｃとは別に、下側構造体１２の配線層８３と直接接続するための配線層１０３ｘを形成したが、勿論、下側構造体１２の最上層の配線層８３ａと、上側構造体１１の最下層の配線層１０３ｃを、金属結合（Cu-Cu接合）により接続してもよい。
　図４２に示した以降の工程は、上下配線接続構造としてツインコンタクト構造を採用した場合の、図３０乃至図３８を参照して説明した工程と同様である。最終状態として、図４３に示す状態となる。
　＜さらなる変形例＞
　｛さらなる変形例その１｝
　次に、図４４を参照して、撮像装置１のさらなる変形例について説明する。
　図４４のAは、さらなる変形例その１に係る撮像装置１の外周付近の断面図であり、図４４のBは、さらなる変形例その１に係る撮像装置１の外部端子１４側の平面図である。
　さらなる変形例その１では、図４４のAに示されるように、外部端子１４が、平面位置で貫通ビア８８の位置と重なるように、貫通ビア８８の直上に形成されている。これにより、図４４のBに示されるように、撮像装置１の裏面側に再配線９０を形成する面積が不要となるので、入出力部２１を形成する面積不足を解消することができる。
　｛さらなる変形例その２｝
　次に、図４５を参照して、撮像装置１のさらなる変形例について説明する。
　図４５は、さらなる変形例その２に係る撮像装置１の断面図である。
　さらなる変形例その２では、例えば一般的な針立て式の半導体装置測定機を用いて、撮像装置１を固片化する前の状態、換言すれば複数個の撮像装置１がウエハ上に形成された状態で、撮像装置１の動作を測定することを目的として、撮像装置１は、測定用の針を立てるための導電性パッド４１１を備えている。
　針立て測定用の導電性パッド４１１は、図４５に示すように、画素アレイ部２４の外側の領域、例えば、行駆動部２２や列信号処理部２５などが形成された画素周辺回路領域３１３の上側に形成されている。導電性パッド４１１は、シリコン貫通電極４１２により、上側構造体１１の所定の配線層１０３に接続されている。
　撮像装置１の表面に保護基板１８が配置される前に、針立て測定用の導電性パッド４１１が形成されていることが望ましい。これにより、保護基板１８を固定する前に、複数個の撮像装置１がウエハ上に形成された状態で、撮像装置１の動作を測定することが可能となる。
　針立て測定用の導電性パッド４１１は、上側構造体１１が備える多層配線層１０２の一部で形成されて良い。
　また、針立て測定用の導電性パッド４１１は、撮像装置１が備える、基準レベル信号、換言すれば黒レベル信号を取得するための、一般的にはオプティカルブラック画素領域あるいは単にオプティカルブラック領域（不図示）と呼ばれる領域の上側に形成されても良い。
　針立て測定用の導電性パッド４１１を、撮像装置１の保護基板１８を固定する前に撮像装置１に形成することで、保護基板１８を形成する前の、複数個の撮像装置１がウエハ上に形成された状態で、撮像装置１の動作を、針立て式の半導体装置の測定装置を用いて測定することが可能になる。
　｛さらなる変形例その３｝
　次に、図４６を参照して、撮像装置１のさらなる変形例について説明する。
　図４６は、さらなる変形例その３に係る撮像装置１の断面図である。
　さらなる変形例その３に係る撮像装置１もまた、例えば一般的な針立て式の半導体装置測定機を用いて、撮像装置１を固片化する前の状態、換言すれば複数個の撮像装置１がウエハ上に形成された状態で、撮像装置１の動作を測定することを目的として、測定用の針を立てるための導電性パッド４２１を備えている。
　針立て測定用の導電性パッド４２１は、図４６に示すように、各撮像装置１の間のスクライブライン（ダイシングライン）上に形成されている。
　撮像装置１の表面に保護基板１８が配置される前に、針立て測定用の導電性パッド４２１が形成されていることが望ましい。これにより、保護基板１８を固定する前に、複数個の撮像装置１がウエハ上に形成された状態で、撮像装置１の動作を測定することが可能となる。
　針立て測定用の導電性パッド４２１は、上側構造体１１が備える多層配線層１０２の一部で形成されて良いし、下側構造体１２が備える多層配線層８２の一部で形成されても良いし、あるいは、上下配線接続構造で用いる導電層の一部と同じ層で形成されても良い。そして、針立て測定用の導電性パッド４２１は、上側構造体１１が備える多層配線層１０２の一部を介して撮像装置１の内部と接続されて良いし、あるいは、下側構造体１２が備える多層配線層８２の一部を介して撮像装置１の内部と接続されても良い。
　針立て測定用の導電性パッド４２１を、撮像装置１の保護基板１８を固定する前に撮像装置１に形成することで、保護基板１８を形成する前の、複数個の撮像装置１がウエハ上に形成された状態で、撮像装置１の動作を、針立て式の半導体装置の測定装置を用いて測定することが可能になる。
　｛さらなる変形例その４｝
　次に、図４７を参照して、撮像装置１のさらなる変形例について説明する。
　図４７は、さらなる変形例その４に係る撮像装置１の断面図である。
　さらなる変形例その４に係る撮像装置１もまた、複数個の撮像装置１がウエハ上に形成された状態で、撮像装置１の動作を測定することを目的として、測定用の針を立てるための導電性パッド４２２を備えている。
　針立て測定用の導電性パッド４２２は、図４７に示すように、複数個の撮像装置１がウエハ上に形成された状態で、下側構造体１２の下側に形成されている。針立て測定用の導電性パッド４２２は、例えば、下側構造体１２が備える再配線９０で形成されて良い。
　複数個の撮像装置１がウエハ上に形成された状態で、撮像装置１の表面に保護基板１８が配置された後に、上記ウエハを上下反転させ、保護基板１８を下側、針立て測定用の導電性パッド４２２を上側に配置させて、撮像装置１の動作を測定することが可能となる。この場合、撮像装置１の下側から光を入射させる装置を用いて、撮像装置１の動作を測定しても良い。
　＜３層の積層構造体の例＞
　上述した各実施の形態は、撮像装置１の積層構造体１３が、下側構造体１２と上側構造体１１の２層で構成されていたが、３層以上の構造体で構成することもできる。
　図４８及び図４９を参照して、下側構造体１２と上側構造体１１の間に、第３構造体５１１を設けることにより、積層構造体１３が３層で構成される例について説明する。
　図４８においては、画素アレイ部２４が、画素共有構造を有する場合の構成が示されている。
　画素共有構造は、フォトダイオード（PD）５１と転送トランジスタ５２については画素３１ごとに有するが、FD５３、増幅トランジスタ５５、リセットトランジスタ５４、及び選択トランジスタ５６ついては複数画素で共有する構造である。
　図４８では、共有ユニット５２０として、行方向に２個ずつ、列方向に２個ずつ（２ｘ２）の４画素で、FD５３、増幅トランジスタ５５、リセットトランジスタ５４、及び選択トランジスタ５６を共有する構造が示されている。
　４個の転送トランジスタ５２のゲート電極には、それぞれ行方向に延在する転送トランジスタ駆動信号線５２１が１本ずつ接続されている。４個の転送トランジスタ５２のゲート電極のそれぞれに接続され、行方向に延在する４本の転送トランジスタ駆動信号線５２１は、４本が平行になって、列方向に並べて配置されている。
　FD５３は、不図示の配線を介して、増幅トランジスタ５５のゲート電極およびリセットトランジスタ５４の拡散層へ接続されている。リセットトランジスタ５４のゲート電極には、行方向に延在するリセットトランジスタ駆動信号線５２２が１本接続されている。
　選択トランジスタ５６のゲート電極には、行方向に延在する選択トランジスタ駆動信号線５２３が１本接続されている。選択トランジスタ５６は省略される場合もある。
　図２に示した撮像装置１のシステム構成例においては、列方向に延在する垂直信号線３３に、複数個の画素３１が、画素毎に接続されていた。そして、複数本の垂直信号線３３のそれぞれが、その先に配置された列信号処理部２５へと接続され、列信号処理部２５において、ノイズ処理やAD変換処理が行われていた。
　これに対して、図４８に示す３層の積層構造体１３による撮像装置１は、下側構造体１２と上側構造体１１の間の第３構造体５１１に、エリア信号処理部５３１を備える。
　エリア信号処理部５３１は、ノイズ処理部やADCを有する読み出し信号処理部５３２と、AD変換後のデジタルデータを保持するデータ保持部５３３を備える。
　例えば、共有ユニット５２０の画素３１それぞれが、AD変換後に１６ビットで表されるデータを出力する場合には、データ保持部５３３は、これらのデータを保持するために、６４ビット分のラッチやシフトレジスタなどのデータ保持手段を備える。
　エリア信号処理部５３１は、さらに、データ保持部５３３に保持されたデータを、エリア信号処理部５３１の外部へ出力するための出力信号配線５３７を備える。この出力信号配線５３７は、例えば、データ保持部５３３に保持された６４ビットのデータを並列して出力する６４ビットの信号線であっても良いし、データ保持部５３３に保持された４画素分のデータを、１画素分ずつ出力するための１６ビットの信号線であっても良いし、あるいは１画素分のデータの半分となる８ビットの信号線や、２画素分のデータとなる３２ビットの信号線であっても良い。あるいは、データ保持部５３３に保持されたデータを１ビットずつ読み出す１ビットの信号線であっても良い。
　図４８に示す撮像装置１は、上側構造体１１の１個の共有ユニット５２０が、第３構造体５１１の１個のエリア信号処理部５３１に接続されている。換言すれば、共有ユニット５２０とエリア信号処理部５３１が１対１に対応している。このため、図４８に示すように、第３構造体５１１は、エリア信号処理部５３１が、行方向および列方向にそれぞれ複数個配列されたエリア信号処理部アレイ５３４を備える。
　また、第３構造体５１１は、行方向および列方向にそれぞれ複数個配列された各エリア信号処理部５３１が備えるデータ保持部５３３のデータを読み出す行アドレス制御部５３５を備える。行アドレス制御部５３５は、一般的な半導体メモリ装置と同じように、行方向の読出し位置を定める。
　エリア信号処理部アレイ５３４の行方向に並ぶエリア信号処理部５３１は、行アドレス制御部５３５から行方向に延びる制御信号線に接続され、行アドレス制御部５３５の制御によって、エリア信号処理部５３１の動作が制御される。
　エリア信号処理部アレイ５３４の列方向に並ぶエリア信号処理部５３１は、列方向に延びる列読出し信号線５３７に接続され、列読出し信号線５３７は、エリア信号処理部アレイ５３４の先に配置された列読出し部５３６へと接続されている。
　エリア信号処理部アレイ５３４の各エリア信号処理部５３１のデータ保持部５３３に保持されたデータは、行方向に並んだ全てのエリア信号処理部５３１のデータ保持部５３３のデータが、同時に、列読出し部５３６へと読み出されても良いし、列読出し部５３６から指定された、特定のエリア信号処理部５３１のデータのみが読み出されても良い。
　列読出し部５３６には、エリア信号処理部５３１から読み出したデータを、第３構造体５１１の外部へと出力するための配線が接続されている。
　下側構造体１２は、第３構造体５１１の列読出し部５３６からの配線が接続され、この列読出し部５３６から出力されたデータを受け取るための読出し部５４１を備える。
　また、下側構造体１２は、第３構造体５１１から受け取ったデータを画像信号処理するための画像信号処理部２６を備える。
　さらに、下側構造体１２は、第３構造体５１１から受け取ったデータを画像信号処理部２６を経由して出力するあるいは経由せずに出力するための入出力部２１を備える。この入出力部２１は、出力回路部４７だけでなく、例えば、画素アレイ部２４で使用するタイミング信号や、画像信号処理部２６で使用する特性データを、撮像装置１の外部から装置内へ入力するための入力回路部４２を備えていても良い。
　図４９のBに示されるように、上側構造体１１に形成された各共有ユニット５２０は、その共有ユニット５２０の直下に配置された第３構造体５１１のエリア信号処理部５３１と接続されている。この上側構造体１１と第３構造体５１１との間の配線接続は、例えば、図８に示したCu-Cu直接接合構造によって接続することができる。
　また、図４９のBに示されるように、第３構造体５１１に形成されたエリア信号処理部アレイ５３４の外側の列読出し部５３６は、その列読出し部５３６の直下に配置された下側構造体１２の読出し部５４１と接続されている。この第３構造体５１１と下側構造体１２との間の配線接続は、例えば、図８に示したCu-Cu直接接合構造、あるいは、図６に示したツインコンタクト構造によって接続することができる。
　従って、図４９のAに示されるように、上側構造体１１に形成された各共有ユニット５２０の画素信号が、第３構造体５１１の対応するエリア信号処理部５３１に出力される。エリア信号処理部５３１のデータ保持部５３３で保持されているデータが、列読出し部５３６から出力され、下側構造体１２の読出し部５４１に供給される。そして、画像信号処理部２６において、データに対して、各種の信号処理（例えば、トーンカーブ補正処理）が施され、入出力部２１から、装置外部へ出力される。
　なお、３層の積層構造体１３による撮像装置１において、下側構造体１２に形成される入出力部２１は、第３構造体５１１の行アドレス制御部５３５の下側に配置して良い。
　また、３層の積層構造体１３による撮像装置１において、下側構造体１２に形成される入出力部２１は、第３構造体５１１のエリア信号処理部５３１の下側に配置しても良い。
　さらに、３層の積層構造体１３による撮像装置１において、下側構造体１２に形成される入出力部２１は、上側構造体１１の画素アレイ部２４の下側に配置しても良い。
　＜再配線の配置に係るさらなる実施の形態＞
　図１乃至４９に記載の実施の形態における再配線９０の配置について説明を加える。
　例えば、図５に示した撮像装置１における第１の回路配置構成例と、図６に示した図５のＡ－Ａ’線における撮像装置１に係る断面構造を示す図を再度参照する。再配線９０は、貫通ビア８８の接続導体８７と外部端子１４を接続する配線として、半導体基板８１の下面側に形成されている。
　貫通ビア８８は、図２３に示すように、半導体基板８１の所定の位置に、半導体基板８１を貫通するシリコン貫通孔８５が形成されており、シリコン貫通孔８５の内壁に、絶縁膜８６を介して接続導体８７が埋め込まれることにより形成されている。さらに貫通ビア８８（接続導体８７）は、入出力回路部４９と接続されている。
　このように形成されているため、上述した実施の形態において再配線９０は、貫通ビア８８と外部端子１４を接続するための配線として配置されている。
　再配線９０を、以下に説明するように、基板の反りを抑制したり、放熱に利用したり、カップリングの軽減に利用したり、電源の強化に利用したりしても良い。まず、基板の反りを抑制するための再配線９０について説明する。
　｛基板の反りを抑制する手段への適用｝
　図５０は、撮像装置１に備わる再配線９０の平面レイアウトのさらなる実施の形態について説明するための図である。
　図５０は、図５の下図に示した配線レイアウトに、基板の反りを抑制するための再配線を追加した配線レイアウトを示している。よって、図５の下図に示した配線レイアウトと同一の部分には、同一の符号を付し、その説明は省略する。
　図５０に示した配線レイアウトにおいて、再配線９０は、貫通ビア８８と外部端子１４とを接続するために配置されている。さらに、そのような再配線９０とは異なり、基板の反りを抑制するための再配線９０１が配置されている。図５０では、貫通ビア８８と外部端子１４とを接続するための再配線９０と区別するために、基板の反りを抑制するための再配線を、再配線９０１と記述する。
　再配線９０と再配線９０１は、同じ再配線層に形成されている。再配線９０１－１は、入力端子４１(外部端子１４)、その入力端子４１に接続される再配線９０、その再配線９０に接続される貫通ビア８８、出力端子４８(外部端子１４)、その出力端子４８に接続される再配線９０、その再配線９０に接続される貫通ビア８８のそれぞれを避け、これらとは電気的に独立して配置されている。
　すなわち、再配線９０１－１は、外部端子１４、貫通ビア８８、および再配線９０と交わることがないように配置されている。
　また、再配線９０１－１は、入力端子４１または出力端子４８に接続されるいずれか２個の貫通ビア８８の間の距離よりも長い距離に渡って延在するように配置されている。
　再配線９０１－２は、入力端子４１(外部端子１４)、その入力端子４１に接続される再配線９０、その再配線９０に接続される貫通ビア８８、出力端子４８(外部端子１４)、その出力端子４８に接続される再配線９０、その再配線９０に接続される貫通ビア８８のそれぞれを避け、これらとは電気的に独立して配置されており、かつ、撮像装置１に備わる電源端子(外部端子１４)もしくは接地端子(外部端子１４)のいずれかに電気的に接続されて配置されている。
　図５０において、再配線９０１－２は、入出力回路部４９へ接続されていない貫通ビア８８と外部端子１４とに接続されている。この入出力回路部４９へ接続されていない貫通ビア８８につながる外部端子１４が、電源端子もしくは接地端子を表している。
　また、再配線９０１－２も、入力端子４１または出力端子４８に接続されるいずれか２個の貫通ビア８８の間の距離よりも長い距離に渡って延在するように配置されている。
　このように、再配線９０１を形成することで、基板の反りを抑制できることについて説明する。
　再配線９０１が配置されていない場合を、再配線９０１が配置されている例と比較するために、図２３を再度参照して説明する。
　図２３は、ツインコンタクト構造を備えた撮像装置１の外周付近を拡大して示した断面図である。図２３に示すように、半導体基板８１の下面側には、外部端子１４が形成されている領域を除いて、再配線９０と絶縁膜８６を覆うように、ソルダマスク（ソルダレジスト）９１が形成されている。
　ソルダマスク９１の膜厚は、再配線９０が配置されている領域と再配線９０が配置されていない領域とで異なる。ここでは、再配線９０が配置されている領域の再配線９０上の膜厚を第１の膜厚とし、再配線９０が配置されていない領域の膜厚を第２の膜厚とする。この場合、第１の膜厚は、膜厚が薄い膜厚であり、第２の膜厚は、膜厚が厚い膜厚となる。
　撮像装置１の製造に用いられる一般的な半導体装置製造方法において、有機保護膜を形成する際には、撮像装置１を形成中の半導体基板（ウエハ）上に、液体状の有機保護膜を平坦に塗布もしくは滴下した後、これを硬化させる形成方法がしばしば用いられる。
　一方、撮像装置１を形成中のウエハは、有機保護膜を形成する前の時点では、ウエハ表面から再配線９０がその膜厚の分だけ突出した形状になっている。再配線９０の膜厚は、例えば５ミクロン程度である。
　再配線９０がその膜厚分（例えば５ミクロン）だけ突出したウエハ表面において、前記塗布もしくは滴下を用いて有機保護膜（ソルダマスク９１）を、例えば２５ミクロンの膜厚で平坦に形成すると、再配線９０が形成されていない領域では、ソルダマスク９１の膜厚が２５ミクロンとなる。一方、ウエハ表面から突出した再配線９０の上では、ソルダマスク９１の膜厚は、再配線９０の突出分（例えば５ミクロン）だけ薄くなり、２０ミクロンとなる。
　すなわちこの場合、第１の膜厚は、２０ミクロン（２５ミクロンから、再配線９０の厚さを減算した厚さ）となり、第２の膜厚は、２５ミクロンとなる。
　図５、図６を再度参照するに、画素アレイ部２４の下方となる領域に、入出力回路部４９と、これにつながる外部端子１４が配置され、これらの間を接続する貫通ビア８８と再配線９０が配置されている。このように配置することで、再配線９０の長さを短くすることができる。
　例えば、画素アレイ部２４の外側となる領域に入出力回路部４９を配置し、図５と同じ画素アレイ部２４の下方となる領域に外部端子１４を配置し、そのように領域に配置された入出力回路部４９と外部端子１４を接続する再配線９０’（図５、図６に記載の再配線９０と区別するためにダッシュを付して記載する）の場合と比較した場合、図５や図６を参照して説明した再配線９０、すなわち本技術を適用した実施の形態における再配線９０の方が、その長さが短くなることは明らかである。
　再配線９０が短くなることは、外部端子１４が信号端子である場合、信号経路の電気抵抗を低減する点で有効である。また、外部端子１４が電源端子や接地端子である場合、電源抵抗や接地抵抗を低減する点で有効である。
　しかしながら、再配線９０が短くなると、ソルダマスク９１は、その領域のほとんどが膜厚の大きな第２の膜厚を備えて配置されることになる。ソルダマスク９１は、一般的に、液体の状態で半導体装置上に塗布された後、これに熱処理を加えて硬化させることで、半導体装置上で使用される。
　例えば、上述したように図３６に示されるように、レジストパターン２４１が除去された後、ウェットエッチングにより、レジストパターン２４１下のバリアメタル膜（不図示）とＣｕシード層２３１が除去される。
　そして、図３７に示されるように、ソルダマスク９１を形成して、再配線９０を保護した後、外部端子１４を搭載する領域のみソルダマスク９１を除去することで、ソルダマスク開口部２４２が形成される。そして、図３８に示されるように、ソルダマスク開口部２４２に、はんだボールマウント法などにより、外部端子１４が形成される。
　この過程において、ソルダマスク９１に熱処理が加えられて硬化される過程が含まれる。この硬化の際、ソルダマスク９１は収縮し、その収縮応力がソルダマスク９１を配置した半導体装置（撮像装置１）へと印加される。
　また形成されているソルダマスク９１には、膜厚が小さな第１の膜厚を備えた領域と、膜厚が大きな第２の膜厚を備えた領域があり、それらの領域を比較した場合、第２の膜厚を備えた領域の方が、第１の膜厚を備えた領域よりも、大きな収縮応力を撮像装置１へ及ぼす。この応力は、撮像装置１を反らす原因となる可能性がある。
　撮像装置１に反りが発生しているような場合、例えば、撮像装置１に備わる各画素へ光が入射する角度が所定の値と異なるものとなってしまったり、応力によって各画素に備わるフォトダイオードにおいて暗電流が発生したりする可能性がある。
　また、撮像装置１の製造中に、撮像装置１を形成中のウエハが反る可能性がある。ウエハの反りが大きくなると、ウエハ自体の搬送が困難になる、ウエハからチップに個片化するときのダイシングの際、欠けが発生してしまう、成膜した膜の剥がれが発生してしまうといったようなことが起こる可能性がある。
　ここで、再度図５０に示した再配線９０１も配置されたレイアウト図を参照する。また、適宜図５に示した再配線９０１が配置されていないレイアウト図も参照する。
　図５に示したレイアウトにおいて、収縮応力の大きな第２の膜厚を備えたソルダマスク９１は、再配線９０が置かれない領域を覆うように配置されている。
　図５０に示したレイアウトにおいて、再配線は、図５に記載の再配線９０に加えて、再配線９０１－１と再配線９０１－２も配置される。これにより、図５０に示した実施の形態において、第２の膜厚を備えたソルダマスク９１が配置される領域の平面形状は、図５に示した実施の形態において第２の膜厚を備えたソルダマスク９１の領域の平面形状に対して、再配線９０１－１と再配線９０１－２の形状の切込みを加えた平面形状となる。
　この平面形状により、図５０に示した実施の形態における第２の膜厚を備えたソルダマスク９１の平面形状は、図５に示した実施の形態における第２の膜厚を備えたソルダマスク９１の平面形状よりも、小さく分けられた形状となる。
　この小さく分けられた形状により、ソルダマスク９１の収縮が撮像装置１へ及ぼす収縮応力を低減させることができるという作用効果がもたらされる。また収縮応力によって撮像装置１に反りが発生してしまう可能性を低減させることができるという作用効果ももたらされる。
　すなわち、再配線９０１を設けることで、応力の原因となるソルダマスク９１（有機材料による保護膜）が形成される体積を減少させることでき、ウエハ、チップの反りを低減させることが可能となる。
　また、再配線９０１を設けることで、ソルダマスク９１（有機材料による保護膜）を細分化することができ、ソルダマスク９１の収縮が撮像装置１へ及ぼす収縮応力を低減させることができ、ウエハ、チップの反りを低減させることが可能となる。
　また、再配線９０１を設けることで、再配線９０１自体の強度により反りを抑制することが可能となる。
　再配線９０１は、上記したように、再配線９０と異なり、入力端子もしくは出力端子となる外部端子１４、貫通ビア８８、および再配線９０のそれぞれを避け、これらとは電気的に独立して配置されている。このことは、換言すれば、入力端子もしくは出力端子となる外部端子１４、貫通ビア８８、および再配線９０のそれぞれを避け、これらとは電気的に独立していれば、撮像装置１に反りが発生しないような形状で、再配線９０１を形成しても良いことを意味する。よって、再配線９０１は、図５０に示した形状に限らず、適切に、反りを低減できる形状で形成することができる（自由度が高い）。
　再配線９０（再配線９０１）を保護する膜(この場合、ソルダマスク９１)の特性は、再配線９０の上部や側面に形成されるソルダマスク９１（有機材料による保護膜）の膜厚が厚いほど良くなる。仮にソルダマスク９１を薄くすると、再配線９０上を保護する特性が損なわれる可能性があることから、いかに再配線９０の上部や側面に形成されるソルダマスク９１の膜厚を保ったままソルダマスク９１の体積を減らすことができるかが重要となる。
　よって、図５０に示したように、再配線９０１を配置することで、ソルダマスク９１の体積を減らすことができ、上記したように、反りなどを抑制することが可能な構成とすることできるとともに、再配線９０（再配線９０１）を保護する膜(この場合、ソルダマスク９１)の特性を保つことができる膜厚で膜を形成することができる。
　なお、図５０においては、再配線として、再配線９０に加えて、再配線９０１－１と再配線９０１－２の双方が配置される例を示したが、再配線９０に加えて再配線９０１－１のみを加えた構成、再配線９０に加えて再配線９０１－２のみを加えた構成などでもよい。
　また、再配線９０１の形状は、図５０に示したような形状以外の形状であっても良い。これらいずれの構成においても、ソルダマスク９１の収縮応力を低減するという作用効果がもたらされる。
　また、再配線９０１は、例えば、設計時に、入力端子もしくは出力端子となる外部端子１４、貫通ビア８８、および再配線９０が配置されていない空きスペースに配置されるように設定され、その設定に基づいて配置されるようにしても良い。
　また、その設定には、チップの反りを均一にするために、チップ内のソルダマスク９１（有機保護膜）の量が均一になるような設定も含まれているようにすることが望ましい。また、空きスペースに再配線９０１を配置する設定においても、チップ内のソルダマスク９１の量が均一になるようにするために、空きスペースであっても、再配線９０１を配置しない領域を設定するという設定も含まれるようにしても良い。
　再配線９０１のレイアウトは、被服率がチップ内で均一、あるいはイメージセンサ等の受光素子では画角中心と被服率の中心が合うようにレイアウトされるようにしても良い。
　｛放熱手段への適用｝
　再配線を、放熱のために用い、撮像装置１で発生する熱を効率良く放熱し、撮像装置１の冷却効率を上げるために用いることもできる。例えば、図５１に示すように再配線を配置し、その配置された再配線で、放熱が行われるようにしても良い。
　図５１は、撮像装置１に備わる再配線９０の平面レイアウトのさらなる実施の形態について説明するための図である。図５１は、図１５の下図に示した配線レイアウトに、撮像装置１の放熱を促進する再配線を追加した配線レイアウトを概略的に示している。
　図５１に示した放熱のために配置された再配線９０２は、下側構造体１２の面上の中央部分に配置されている。図５１では、外部端子１４、貫通ビア８８、および再配線９０を図示し、他の部分は、記載を省略してある。
　図５１に示したレイアウトにおいては外部端子１４、貫通ビア８８、および再配線９０は、下側構造体１２の外周部に配置されている。このような配置は、例えば、図１３や図１５などに示した配置である。
　放熱のために配置された再配線９０２は、下側構造体１２の外周部に配置されている外部端子１４、貫通ビア８８、および再配線９０が配置されている領域以外の領域に配置されている。
　また、再配線９０２は、図５０に示した再配線９０１と同じく、入力端子４１(外部端子１４)、その入力端子４１に接続される再配線９０、その再配線９０に接続される貫通ビア８８、出力端子４８(外部端子１４)、その出力端子４８に接続される再配線９０、その再配線９０に接続される貫通ビア８８のそれぞれを避け、これらとは電気的に独立して配置されている。
　一方、再配線９０２は、撮像装置１に備わる電源端子（外部端子１４）もしくは接地端子（外部端子１４）へは接続しても良い。
　再配線９０２の形状や配置は、電気的に独立しているため、自由度が高く、放熱を効率良く行える形状や配置にすることができる。
　図５１に示した再配線９０２は、線状に、格子状で設けられている。このように、再配線９０２を設けることで、再配線９０２の表面積を大きくすることができ、撮像装置１（の内部）からの熱を、再配線９０２を介して、外部に効率良く放熱することができる。
　図５１では、線状に、格子状で設けられている再配線９０２を例に挙げて説明したが、線の太さは、図５１に示した太さに限定されるわけではなく、太くても良い。再配線９０２を構成する１本の線を太くすることにともない、格子の形状も変更される。
　また、再配線９０２を面状に形成しても良い。面状に形成した場合、その形状は、四角形状、多角形状、円形状など、形状に限定はない。また、再配線９０２の形成に精度は要求されないため、例えば、欠けがあったり、線の太さが均一でなかったりしても良い。
　また図５１に示したように、再配線９０２は、下側構造体１２の中央に設けられた外部端子１４’と接続されている。この外部端子１４’は、貫通ビア８８とは接続されていない。
　再配線９０２を、外部端子１４’と接続することで、再配線９０２を伝導した熱が、外部端子１４’を介して外部に放熱することができる。このような機能を持たせる外部端子１４’は、図５１に示したように、下側構造体１２の中央部分に限らず設けられ、また複数設けられていても良い。
　このように、再配線９０２は、下側構造体１２の面上において、その面のできるだけ大きな面積(大面積)で形成される、または、形成されている長さが長くなる（大周辺長）となるように形成することで、放熱を行えるようにし、冷却効果を向上させることが可能となる。
　また、図５０を参照して説明した場合と同じく、再配線９０２を設けることでも、基板の反りを防ぐことも可能となる。
　｛カップリングを低減する手段への適用｝
　再配線を、信号線間に発生するカップリングの影響やクロストークを低減するために用いることもできる。例えば、図５２に示すように再配線を配置し、その配置された再配線で、カップリングによる影響やクロストーク（以下、カップリングの影響を例に挙げて説明する）が低減されるようにしても良い。
　図５２は、撮像装置１に備わる再配線９０の平面レイアウトのさらなる実施の形態について説明するための図である。図５２は、図１５の下図に示した配線レイアウトに、信号線間のカップリングを低減する再配線を追加した配線レイアウトを概略的に示している。
　図５２に示したカップリングの影響を低減するために配置された再配線９０３は、下側構造体１２の面上の信号線間に配置されている。図５２では、外部端子１４、貫通ビア８８、および再配線９０を図示し、他の部分は、記載を省略してある。信号線とは、例えば、外部端子１４、貫通ビア８８、およびそれらを接続する再配線９０を含む線である。
　図５２に示したレイアウトも、図５１と同じく、外部端子１４、貫通ビア８８、および再配線９０は、下側構造体１２の外周部に配置され、例えば、図１３や図１５などに示した配置である場合を示している。
　カップリングの影響を低減するために配置された再配線９０３は、図５０に示した再配線９０１と同じく、下側構造体１２の外周部に配置されている入力端子４１(外部端子１４)、その入力端子４１に接続される再配線９０、その再配線９０に接続される貫通ビア８８、出力端子４８(外部端子１４)、その出力端子４８に接続される再配線９０、その再配線９０に接続される貫通ビア８８のそれぞれを避け、これらとは電気的に独立して配置されている。
　再配線９０３は、信号線間に配置されている。信号線とは、ここでは、再配線９０のことである。再配線９０は、入力端子４１に接続されている再配線９０(第１の再配線とする)と、出力端子４８に接続されている再配線９０(第２の再配線とする)とがある。再配線９０３は、第１の再配線間、第２の再配線間、または／および第１の再配線と第２の再配線の間に形成されている。
　図５２に示した例では、特に高速でデータの授受を行う信号線間（高速インタフェース間）に、再配線９０３が配置されている例を示している。図５２に示した例では、高速インタフェースは、図中、上側と下側にそれぞれ配置されているため、再配線９０３は、上側に配置されている高速インタフェース間に配置され、下側に配置されている高速インタフェース間に配置されている。
　図５２に示した例では、図中、左側と右側に配置されているインタフェースは、比較的低速でデータの授受を行うインタフェース（低速インタフェース）とされ、そのような低速インタフェース間には、再配線９０３が形成されない例を示している。
　高速インタフェース間には、カップリングが起きやすいため、そのようなカップリングが起きないように、高速インタフェース間に再配線９０３を配置する。再配線９０３を配置することで、カップリングの発生を抑制することができ、カップリングの影響を低減させることが可能となる。
　よって、図５２では、高速インタフェース間に再配線９０３を配置する例を示したが、勿論、低速インタフェース間に対しても再配線９０３を配置するようにしても良い。
　また図５２に示したように、再配線９０３は、下側構造体１２の中央に設けられた外部端子１４’と接続されている。この外部端子１４’は、貫通ビア８８とは接続されていない。再配線９０３は、外部端子１４’から、各インタフェース間（信号線間）へと形成されている。
　再配線９０３は、信号線間のカップリングの影響やクロストークをより低減させるために、接地（GND）されている、または所定の固定電圧（例えば、電圧Vdd）に接続されているようにしても良い。
　再配線９０間（インタフェース間）のカップリングやクロストークを低減するためには、再配線９０３がＤＣ的（直流成分的）に、固定の電位となっているとより低減できるため、上記したように、接地またはＤＣ電源と接続される構成(固定電圧に接続されている構成)とすることもできる。また、接地またはＤＣ電源と再配線９０３が接続される場合、外部端子１４’が、接地またはＤＣ電源と接続されるように構成することもできる。
　図５０や図５２に示したように、再配線９０３を、再配線９０の隣接した位置に配置するようにした場合、再配線９０３と再配線９０との間隔は、例えば、２０ミクロンから３０ミクロン程度とされる。この程度の間隔を有して再配線９０３と再配線９０が配置されることで、再配線９０間（インタフェース間）に発生するカップリング（容量性カップリングや誘導性カップリング）を低減させることが可能となる。
　また、図５０を参照して説明した場合と同じく、再配線９０３を設けることでも、基板の反りを防ぐことも可能となる。また、図５１を参照して説明した場合と同じく、再配線９０３を設けることでも、撮像装置１内の熱を放熱させることができ、冷却能力を向上させることも可能となる。
　｛電源を強化する手段への適用｝
　再配線を、電源を強化するために用いることもできる。例えば、図５３に示すように再配線を配置し、その配置された再配線で、基準電圧（接地電圧）や所定の電圧を印加する電源が強化されるようにしても良い。なお、電源を強化するとは、例えば電源のインピーダンスを低減し、これにより電圧の変動が少なく、安定した電圧を印加できる状態にすること等である。
　図５３は、撮像装置１に備わる再配線９０の平面レイアウトのさらなる実施の形態について説明するための図である。図５３は、図１５の下図に示した配線レイアウトに、撮像装置１に備わる電源線もしくは接地線のインピーダンスを低減する再配線を追加した配線レイアウトを概略的に示している。
　図５３では、外部端子１４、貫通ビア８８、および再配線９０を図示し、他の部分は、記載を省略してある。図５３に示した電源強化のために配置された再配線９０４は、下側構造体１２の面上の所定の貫通ビア８８同士を接続するように配置されている。
　図５３に示したレイアウトも、図５１と同じく、外部端子１４、貫通ビア８８、および再配線９０は、下側構造体１２の外周部に配置され、例えば、図１３や図１５などに示した配置である場合を示している。
　電源強化のために配置された再配線９０４は、下側構造体１２の外周部に配置されている入力端子４１(外部端子１４)、その入力端子４１に接続される再配線９０、その再配線９０に接続される貫通ビア８８、出力端子４８(外部端子１４)、その出力端子４８に接続される再配線９０、その再配線９０に接続される貫通ビア８８のそれぞれを避けて配置されている。
　図５３に示したレイアウトにおいては、図中上側に配置されている外部端子１４－１と図中下側に配置されている外部端子１４－２が、再配線９０４－１で接続されている。同様に、図中上側に配置されている外部端子１４－３と図中下側に配置されている外部端子１４－４が、再配線９０４－２で接続されている。
　このように、図５３に示したレイアウトにおいては、対向する位置に配置されている外部端子１４同士が再配線９０４により接続されている。また再配線９０４が接続されている外部端子１４は、所定の電源（接地電圧または所定の電圧を印加するための電源）に接続されている。
　このように接地電圧や所定の電圧となる外部端子１４を複数配置し、再配線９０４で結合することで、電源を強化することができる。このような再配線９０４の配置は、チップが大きい場合に、より効果を得ることができる。
　なお、図５３では、２本の再配線９０４－１と再配線９０４－２が配置されている例を示したが、１本、または３本など、２本以外の再配線９０４が配置されるようにすることも可能である。また、上下方向に配置されている外部端子１４を接続するのではなく、左右方向に配置されている外部端子１４を接続するようにしても良い。
　また例えば、右側に配置されている外部端子１４と上側に配置されている外部端子１４を接続するといったように、左側、右側、上側、下側のそれぞれの位置に配置されている外部端子１４のうち、同一の電位にしたい外部端子１４同士を再配線９０４で結合するようにすることもできる。
　図５３に示したように再配線９０４を配置することで、図５０を参照して説明した場合と同じく、基板の反りを防ぐことも可能となる。また、図５１を参照して説明した場合と同じく、再配線９０４を設けることでも、撮像装置１内の熱を放熱させることができ、冷却能力を向上させることも可能となる。
　なお、図５０乃至図５３を参照して説明した再配線の配置は、それぞれ独立して用いることも可能であるが、組み合わせて用いることも可能である。例えば、図５３を参照して説明した電源を強化するための再配線９０４と、図５０を参照して説明した反りを抑制するための再配線９０１を、それぞれ同一面上に配置し、電源の強化と反りの抑制が、それぞれの再配線で行われるようにしても良い。
　このように、再配線を、チップの反りを低減するため、冷却効率を高めるため、カップリングやクロストークを低減するため、電源を強化するためなどに用いることができる。また、上記したように再配線を配置することで、チップの反りを低減したり、冷却効率を高めたり、カップリングやクロストークを低減したり、電源を強化したりすることができる。
　＜電子機器への適用例＞
　本技術は、撮像装置への適用に限られるものではない。即ち、本開示は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に撮像装置を用いる複写機など、画像取込部（光電変換部）に撮像装置を用いる電子機器全般に対して適用可能である。撮像装置は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
　図５４は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
　図５４の撮像装置３０００は、レンズ群などからなる光学部３００１、図１の撮像装置１の構成が採用される撮像装置（撮像デバイス）３００２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路３００３を備える。また、撮像装置３０００は、フレームメモリ３００４、表示部３００５、記録部３００６、操作部３００７、および電源部３００８も備える。DSP回路３００３、フレームメモリ３００４、表示部３００５、記録部３００６、操作部３００７および電源部３００８は、バスライン３００９を介して相互に接続されている。
　光学部３００１は、被写体からの入射光（像光）を取り込んで撮像装置３００２の撮像面上に結像する。撮像装置３００２は、光学部３００１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像装置３００２として、図１の撮像装置１、即ち、積層構造体１３の動作を測定することを目的として、測定用の針を立てるための導電性パッドが外周部に設けられておらず、入出力回路部４９が上側構造体１１の画素アレイ部２４の領域の下方、若しくは、上側構造体１１の画素周辺回路領域３１３の下方の領域に配置されることにより小型化された撮像装置を用いることができる。
　表示部３００５は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、撮像装置３００２で撮像された動画または静止画を表示する。記録部３００６は、撮像装置３００２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
　操作部３００７は、ユーザによる操作の下に、撮像装置３０００が持つ様々な機能について操作指令を発する。電源部３００８は、DSP回路３００３、フレームメモリ３００４、表示部３００５、記録部３００６および操作部３００７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　上述したように、撮像装置３００２として、上述した各実施の形態に係る撮像装置１を用いることで、半導体パッケージのパッケージサイズを小型化することができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置３０００においても、装置の小型化を図ることができる。
　＜イメージセンサの使用例＞
　図５５は、上述の撮像装置１を使用する使用例を示す図である。
　撮像装置１としてのCMOSイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
　・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
　撮像装置１は、電子を信号電荷とするもの、正孔を信号電荷とするものの両方に適用できる。
　また、本開示は、可視光の入射光量の分布を検知して画像として撮像する撮像装置への適用に限らず、赤外線やX線、あるいは粒子等の入射量の分布を画像として撮像する撮像装置や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の撮像装置（物理量分布検知装置）全般に対して適用可能である。
　また、本開示は、撮像装置に限らず、他の半導体集積回路を有する半導体装置全般に対して適用可能である。
　本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
　例えば、上述した複数の実施の形態の全てまたは一部を組み合わせた形態を採用することができる。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
　なお、本開示は以下のような構成も取ることができる。
（１）
　光電変換を行う画素が２次元配列された画素アレイ部が形成された第１構造体と、
　所定の信号を装置の外部から入力させる入力回路部、前記画素から出力された画素信号を装置の外部へ出力するための出力回路部、及び、信号処理回路が形成され、前記第１構造体の下方に位置する第２構造体とが、
　積層されて構成されており、
　前記出力回路部、前記出力回路部に接続され前記第２構造体の一部を構成する半導体基板を貫通する第１貫通ビア、及び、前記第１貫通ビアを介して前記出力回路部を前記装置の外部と接続する信号出力用外部端子を含む出力部と、
　前記入力回路部、前記入力回路部に接続され前記半導体基板を貫通する第２貫通ビア、及び、前記第２貫通ビアを介して前記入力回路部を前記装置の外部と接続する信号入力用外部端子を含む入力部とが、
　前記第１構造体の前記画素アレイ部の下方に配置され、
　前記信号出力用外部端子は、第１の再配線を介して前記第１貫通ビアと電気的に接続され、
　前記信号入力用外部端子は、第２の再配線を介して前記第２貫通ビアと電気的に接続され、
　前記第１の再配線、前記第２の再配線と同層に、電気的に独立した第３の再配線が配置されている
　撮像装置。
（２）
　前記第３の再配線は、前記第１の再配線、前記第２の再配線、前記信号出力外部端子、前記信号入力用外部端子、前記第１貫通ビア、および前記第２貫通ビアが配置されていない領域に配置されている
　前記（１)に記載の撮像装置。
（３）
　前記第３の再配線は、装置の反りを抑制する形状、位置に形成されている
　前記（１)または（２）に記載の撮像装置。
（４）
　前記第３の再配線は、前記第１の再配線と前記第２の再配線を保護する保護膜が形成されるときの熱処理により前記保護膜が収縮することにより装置に与える応力を低減する形状、位置に形成されている
　前記（１)乃至（３）のいずれかに記載の撮像装置。
（５）
　前記第３の再配線は、前記第１の再配線と前記第２の再配線を保護する保護膜を細分化する形状、位置に形成されている
　前記（１)乃至（３）のいずれかに記載の撮像装置。
（６）
　前記第３の再配線は、前記第２構造体の面上において、大面積または大周辺長で形成されている
　前記（１)乃至（５）のいずれかに記載の撮像装置。
（７）
　前記第３の再配線は、装置内の熱を放熱する形状、位置に形成されている
　前記（１)乃至（５）のいずれかに記載の撮像装置。
（８）
　前記第３の再配線は、前記第１の再配線間、前記第２の再配線間、または、前記第１の再配線と前記第２の再配線間に配置されている
　前記（１)乃至（７）のいずれかに記載の撮像装置。
（９）
　前記第３の再配線は、高速でデータの授受を行う信号線間に配置されている
　前記（１)乃至（７）のいずれかに記載の撮像装置。
（１０）
　前記第３の再配線は、固定電圧に接続されている
　前記（８)または（９）のいずれかに記載の撮像装置。
（１１）
　前記第３の再配線は、固定電圧に接続されている端子に接続されている
　前記（８)または（９）のいずれかに記載の撮像装置。
（１２）
　前記第３の再配線は、前記信号出力用外部端子同士、前記信号入力用外部端子同士、または前記信号出力用外部端子と前記信号入力用外部端子を接続している
　前記（１)に記載の撮像装置。
（１３）
　前記第３の再配線は、固定電圧に接続されている
　前記（１２)に記載の撮像装置。
（１４）
　光電変換を行う画素が２次元配列された画素アレイ部が形成された第１構造体と、
　所定の信号を装置の外部から入力させる入力回路部、前記画素から出力された画素信号を装置の外部へ出力するための出力回路部、及び、信号処理回路が形成され、前記第１構造体の下方に位置する第２構造体とが、
　積層されて構成されており、
　前記出力回路部、前記出力回路部に接続され前記第２構造体の一部を構成する半導体基板を貫通する第１貫通ビア、及び、前記第１貫通ビアを介して前記出力回路部を前記装置の外部と接続する信号出力用外部端子を含む出力部と、
　前記入力回路部、前記入力回路部に接続され前記半導体基板を貫通する第２貫通ビア、及び、前記第２貫通ビアを介して前記入力回路部を前記装置の外部と接続する信号入力用外部端子を含む入力部とが、
　前記第１構造体の前記画素アレイ部の下方に配置され、
　前記信号出力用外部端子は、第１の再配線を介して前記第１貫通ビアと電気的に接続され、
　前記信号入力用外部端子は、第２の再配線を介して前記第２貫通ビアと電気的に接続され、
　前記第１の再配線、前記第２の再配線と同層に、電気的に独立した第３の再配線が配置されている
　撮像装置を含む
　電子機器。
　１　撮像装置，　１１　第１構造体（上側構造体），　１２　第２構造体（下側構造体），　１３　積層構造体，　１４　外部端子（信号入出力端子），　１５　カラーフィルタ，　１６　オンチップレンズ，　１７　ガラスシール樹脂，　１８　保護基板，　２１　入出力部，　２２　行駆動部，　２４　画素アレイ部，　２５　列信号処理部，　２６　画像信号処理部，　３１　画素，　４１　入力端子，　４２　入力回路部，　４７　出力回路部，　４８　出力端子，　４９　入出力回路部，　５１　フォトダイオード，　８１　半導体基板，　８８　貫通電極ビア，　９０　再配線，　１０１　半導体基板，　１０５　チップ貫通電極，　１０６　接続用配線，　１０９　シリコン貫通電極，　３１１　入出力回路領域，　３１２　信号処理回路領域，　３１３　画素周辺回路領域，　３１４　上下基板接続領域，　３２１　I/O回路，　９０１乃至９０４　再配線

Claims (14)

  1. 　光電変換を行う画素が２次元配列された画素アレイ部が形成された第１構造体と、
    　所定の信号を装置の外部から入力させる入力回路部、前記画素から出力された画素信号を装置の外部へ出力するための出力回路部、及び、信号処理回路が形成され、前記第１構造体の下方に位置する第２構造体とが、
    　積層されて構成されており、
    　前記出力回路部、前記出力回路部に接続され前記第２構造体の一部を構成する半導体基板を貫通する第１貫通ビア、及び、前記第１貫通ビアを介して前記出力回路部を前記装置の外部と接続する信号出力用外部端子を含む出力部と、
    　前記入力回路部、前記入力回路部に接続され前記半導体基板を貫通する第２貫通ビア、及び、前記第２貫通ビアを介して前記入力回路部を前記装置の外部と接続する信号入力用外部端子を含む入力部とが、
    　前記第１構造体の前記画素アレイ部の下方に配置され、
    　前記信号出力用外部端子は、第１の再配線を介して前記第１貫通ビアと電気的に接続され、
    　前記信号入力用外部端子は、第２の再配線を介して前記第２貫通ビアと電気的に接続され、
    　前記第１の再配線、前記第２の再配線と同層に、電気的に独立した第３の再配線が配置されている
    　撮像装置。
  2. 　前記第３の再配線は、前記第１の再配線、前記第２の再配線、前記信号出力用外部端子、前記信号入力用外部端子、前記第１貫通ビア、および前記第２貫通ビアが配置されていない領域に配置されている
    　請求項１に記載の撮像装置。
  3. 　前記第３の再配線は、装置の反りを抑制する形状、位置に形成されている
    　請求項１に記載の撮像装置。
  4. 　前記第３の再配線は、前記第１の再配線と前記第２の再配線を保護する保護膜が形成されるときの熱処理により前記保護膜が収縮することにより装置に与える応力を低減する形状、位置に形成されている
    　請求項１に記載の撮像装置。
  5. 　前記第３の再配線は、前記第１の再配線と前記第２の再配線を保護する保護膜を細分化する形状、位置に形成されている
    　請求項１に記載の撮像装置。
  6. 　前記第３の再配線は、前記第２構造体の面上において、大面積または大周辺長で形成されている
    　請求項１に記載の撮像装置。
  7. 　前記第３の再配線は、装置内の熱を放熱する形状、位置に形成されている
    　請求項１に記載の撮像装置。
  8. 　前記第３の再配線は、前記第１の再配線間、前記第２の再配線間、または、前記第１の再配線と前記第２の再配線間に配置されている
    　請求項１に記載の撮像装置。
  9. 　前記第３の再配線は、高速でデータの授受を行う信号線間に配置されている
    　請求項１に記載の撮像装置。
  10. 　前記第３の再配線は、固定電圧に接続されている
    　請求項８に記載の撮像装置。
  11. 　前記第３の再配線は、固定電圧に接続されている端子に接続されている
    　請求項８に記載の撮像装置。
  12. 　前記第３の再配線は、前記信号出力用外部端子同士、前記信号入力用外部端子同士、または前記信号出力用外部端子と前記信号入力用外部端子を接続している
    　請求項１に記載の撮像装置。
  13. 　前記第３の再配線は、固定電圧に接続されている
    　請求項１２に記載の撮像装置。
  14. 　光電変換を行う画素が２次元配列された画素アレイ部が形成された第１構造体と、
    　所定の信号を装置の外部から入力させる入力回路部、前記画素から出力された画素信号を装置の外部へ出力するための出力回路部、及び、信号処理回路が形成され、前記第１構造体の下方に位置する第２構造体とが、
    　積層されて構成されており、
    　前記出力回路部、前記出力回路部に接続され前記第２構造体の一部を構成する半導体基板を貫通する第１貫通ビア、及び、前記第１貫通ビアを介して前記出力回路部を前記装置の外部と接続する信号出力用外部端子を含む出力部と、
    　前記入力回路部、前記入力回路部に接続され前記半導体基板を貫通する第２貫通ビア、及び、前記第２貫通ビアを介して前記入力回路部を前記装置の外部と接続する信号入力用外部端子を含む入力部とが、
    　前記第１構造体の前記画素アレイ部の下方に配置され、
    　前記信号出力用外部端子は、第１の再配線を介して前記第１貫通ビアと電気的に接続され、
    　前記信号入力用外部端子は、第２の再配線を介して前記第２貫通ビアと電気的に接続され、
    　前記第１の再配線、前記第２の再配線と同層に、電気的に独立した第３の再配線が配置されている
    　撮像装置を含む
    　電子機器。
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