JP2001210751A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】半導体素子のサイズに近い小型の半導体装置に
おいて、再配線層の熱応力に起因する、半導体素子また
はウエハの反りや、層間絶縁膜などとの界面の剥離を防
止する。 【解決手段】再配線層の主材料として、Cu単体と比較し
て線膨張係数が小さくかつ弾性率も小さいCu2Oを80vol.
％以下の割合で含むCu複合合金を用いることにより、再
配線層の熱応力を小さくすることができ、半導体素子ま
たはウエハの反りや、層間の剥離の起きにくい半導体装
置を実現できる。
おいて、再配線層の熱応力に起因する、半導体素子また
はウエハの反りや、層間絶縁膜などとの界面の剥離を防
止する。 【解決手段】再配線層の主材料として、Cu単体と比較し
て線膨張係数が小さくかつ弾性率も小さいCu2Oを80vol.
％以下の割合で含むCu複合合金を用いることにより、再
配線層の熱応力を小さくすることができ、半導体素子ま
たはウエハの反りや、層間の剥離の起きにくい半導体装
置を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子上に外
部端子を有する半導体装置に関する。
部端子を有する半導体装置に関する。
【０００２】
【従来の技術】近年、携帯端末の普及などにより半導体
装置を搭載した機器の小型軽量化が進む中で、小型化に
対応した半導体装置の開発が必要になっている。そのた
め、半導体装置のサイズを、できるだけ半導体素子のサ
イズに近づけようとする技術がある。このような半導体
装置のパッケージを一般にＣＳＰ（チップサイズパッケ
ージまたはチップスケールパッケージの略称）と呼ぶ。
装置を搭載した機器の小型軽量化が進む中で、小型化に
対応した半導体装置の開発が必要になっている。そのた
め、半導体装置のサイズを、できるだけ半導体素子のサ
イズに近づけようとする技術がある。このような半導体
装置のパッケージを一般にＣＳＰ（チップサイズパッケ
ージまたはチップスケールパッケージの略称）と呼ぶ。
【０００３】また従来のＣＳＰはウエハから切り出して
個片化した半導体素子１つ１つに対してパッケージング
を行うが、ウエハの状態で再配線や外部端子の形成など
を施して、最後に個片化することによりパッケージング
のコストを低減する、ウエハレベルＣＳＰの技術開発が
行われてきている。ウエハレベルＣＳＰの例が日経マイ
クロデバイス１９９８年４月号「チップサイズ実装の本
命候補ＣＳＰを安く作る方法が登場」（１６４ページ〜
１６７ページ）に提案されている。
個片化した半導体素子１つ１つに対してパッケージング
を行うが、ウエハの状態で再配線や外部端子の形成など
を施して、最後に個片化することによりパッケージング
のコストを低減する、ウエハレベルＣＳＰの技術開発が
行われてきている。ウエハレベルＣＳＰの例が日経マイ
クロデバイス１９９８年４月号「チップサイズ実装の本
命候補ＣＳＰを安く作る方法が登場」（１６４ページ〜
１６７ページ）に提案されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来技術において半導体素子主表面の投影面内における再
配線層の占積率を増加させた場合、半導体素子またはウ
エハの反りや、層間の剥離などが起こる場合があること
が解かった。
来技術において半導体素子主表面の投影面内における再
配線層の占積率を増加させた場合、半導体素子またはウ
エハの反りや、層間の剥離などが起こる場合があること
が解かった。
【０００５】本願発明者はこの問題を解決するために鋭
意研究した結果次のことを見出した。すなわち、上記Ｃ
ＳＰでは、再配線層が半導体素子主表面の投影面内に配
置される。再配線層にはCuなどの金属が用いられるが、
Cuも含め、一般の金属材料は半導体素子よりも線膨張係
数が大きいため、製造中または製品の使用中に半導体装
置にかかる熱負荷（温度変化）によって、半導体素子と
再配線層の熱変形量に差を生じ、再配線層内部には熱応
力が発生する。再配線層が大きな熱応力を発生すると、
半導体素子全体の反り変形を引き起こし、再配線層形成
後の、保護膜のパターニングや、はんだバンプの形成、
基板への実装などの工程に支障を来たす場合がある。ま
た半導体装置を構成する層間絶縁膜や保護膜などとの界
面に高い応力が発生すると、これら層間の剥離の原因に
なる場合もある。こうした問題は、半導体装置の集積度
が増し、半導体素子の投影面内における再配線層の占積
率が大きくなるほど顕著となる。また、高速化に対応し
た半導体装置では、半導体素子主表面の投影面内におい
て、再配線層のない部分を、なるべく電源・グランド線
によって埋めることにより、電磁ノイズを低減すること
ができる。しかし、それによって前記の占積率は更に増
大してしまう。
意研究した結果次のことを見出した。すなわち、上記Ｃ
ＳＰでは、再配線層が半導体素子主表面の投影面内に配
置される。再配線層にはCuなどの金属が用いられるが、
Cuも含め、一般の金属材料は半導体素子よりも線膨張係
数が大きいため、製造中または製品の使用中に半導体装
置にかかる熱負荷（温度変化）によって、半導体素子と
再配線層の熱変形量に差を生じ、再配線層内部には熱応
力が発生する。再配線層が大きな熱応力を発生すると、
半導体素子全体の反り変形を引き起こし、再配線層形成
後の、保護膜のパターニングや、はんだバンプの形成、
基板への実装などの工程に支障を来たす場合がある。ま
た半導体装置を構成する層間絶縁膜や保護膜などとの界
面に高い応力が発生すると、これら層間の剥離の原因に
なる場合もある。こうした問題は、半導体装置の集積度
が増し、半導体素子の投影面内における再配線層の占積
率が大きくなるほど顕著となる。また、高速化に対応し
た半導体装置では、半導体素子主表面の投影面内におい
て、再配線層のない部分を、なるべく電源・グランド線
によって埋めることにより、電磁ノイズを低減すること
ができる。しかし、それによって前記の占積率は更に増
大してしまう。
【０００６】また前述したウエハレベルＣＳＰにおいて
は、ウエハの状態で再配線層を施すため、ウエハに反り
が発生し、チップ単体にパッケージングを行う場合より
もさらに問題が深刻になる。本願発明の課題は、上述し
た問題のうちの少なくとも一つを解決し、半導体素子ま
たはウエハの反り、および層間絶縁膜などとの界面の剥
離の起きにくい半導体装置を提供することにある。
は、ウエハの状態で再配線層を施すため、ウエハに反り
が発生し、チップ単体にパッケージングを行う場合より
もさらに問題が深刻になる。本願発明の課題は、上述し
た問題のうちの少なくとも一つを解決し、半導体素子ま
たはウエハの反り、および層間絶縁膜などとの界面の剥
離の起きにくい半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成する半導
体装置は例えば、半導体素子と、前記半導体素子に形成
された電極パッドと、前記半導体素子の電極パッド形成
面を覆う第1の保護膜と、前記第1の保護膜上に形成され
た絶縁膜と、前記絶縁膜上に形成された、Cu2OとCuの複
合合金を主材料（最も含有量の多い材料）としたランド
と、前記電極パッドと前記ランドを接続する、Cu2OとCu
の複合合金を主材料とした導電性配線と、前記絶縁膜上
に前記ランド表面の少なくとも一部が露出するように形
成された第２の保護膜と、前記ランドに接合された外部
端子と、を有した半導体装置により解決される。
体装置は例えば、半導体素子と、前記半導体素子に形成
された電極パッドと、前記半導体素子の電極パッド形成
面を覆う第1の保護膜と、前記第1の保護膜上に形成され
た絶縁膜と、前記絶縁膜上に形成された、Cu2OとCuの複
合合金を主材料（最も含有量の多い材料）としたランド
と、前記電極パッドと前記ランドを接続する、Cu2OとCu
の複合合金を主材料とした導電性配線と、前記絶縁膜上
に前記ランド表面の少なくとも一部が露出するように形
成された第２の保護膜と、前記ランドに接合された外部
端子と、を有した半導体装置により解決される。
【０００８】このように構成すれば、CuとCu2Oの複合合
金は、Cu単体に比べて、線膨張係数と弾性率がいずれも
小さいため、半導体素子用配線構造に絶縁膜として主に
使用されるシリコン酸化膜との線膨張係数差が減少し、
再配線層の熱応力を小さくすることができ、半導体素子
あるいはウエハの反りを低減し、また層間絶縁膜や保護
膜などとの層間の剥離を防止することができる。
金は、Cu単体に比べて、線膨張係数と弾性率がいずれも
小さいため、半導体素子用配線構造に絶縁膜として主に
使用されるシリコン酸化膜との線膨張係数差が減少し、
再配線層の熱応力を小さくすることができ、半導体素子
あるいはウエハの反りを低減し、また層間絶縁膜や保護
膜などとの層間の剥離を防止することができる。
【０００９】
【発明の実施の形態】以下、本発明の実施形態を添付図
面を用いて説明する。図１は本発明の半導体装置の第１
の実施形態を示す断面図であり、図２は第１の実施形態
の保護膜の一部を取り除いた状態での平面図である。こ
こでは半導体素子の電極パッドが中央に１列に配置され
ている例により説明するが、電極パッドは複数列であっ
たり、半導体素子の周辺部に配置されるなどの場合もあ
る。図１は図２の平面図に示すＡ−Ａ断面位置における
断面を示している。
面を用いて説明する。図１は本発明の半導体装置の第１
の実施形態を示す断面図であり、図２は第１の実施形態
の保護膜の一部を取り除いた状態での平面図である。こ
こでは半導体素子の電極パッドが中央に１列に配置され
ている例により説明するが、電極パッドは複数列であっ
たり、半導体素子の周辺部に配置されるなどの場合もあ
る。図１は図２の平面図に示すＡ−Ａ断面位置における
断面を示している。
【００１０】図１および図２に示すように、本発明の第
１実施形態である半導体装置は、半導体素子１と、半導
体素子の電極パッド２と、電極パッド２の表面の少なく
とも一部が露出するように形成された第１の保護膜３
と、第１の保護膜３上に形成された絶縁膜４と、絶縁膜
４上に形成された導電性のランド５と、電極パッド２と
ランド５を接続する導電性配線６と、ランド５の少なく
とも一部を露出するように絶縁膜４上に形成した第２の
保護膜７と、ランド５に接続された外部端子８とを備え
ている。
１実施形態である半導体装置は、半導体素子１と、半導
体素子の電極パッド２と、電極パッド２の表面の少なく
とも一部が露出するように形成された第１の保護膜３
と、第１の保護膜３上に形成された絶縁膜４と、絶縁膜
４上に形成された導電性のランド５と、電極パッド２と
ランド５を接続する導電性配線６と、ランド５の少なく
とも一部を露出するように絶縁膜４上に形成した第２の
保護膜７と、ランド５に接続された外部端子８とを備え
ている。
【００１１】本実施形態は、図１に示すようにランド５
および導電性配線６が半導体素子１の主表面の投影面内
に配置され、半導体素子のサイズに近いパッケージであ
るＣＳＰを実現することのできる構造である。ＣＳＰ
は、半導体装置の高密度化、高速化を実現するパッケー
ジ構造として期待されているが、高密度化するほど半導
体素子の投影面内における再配線層の占積率は増加す
る。また高速化のため、再配線層の電源・グランド配線
の幅を太く、またはベタ膜に近い状態に形成する場合が
あり、このような場合では前記の再配線層の占積率は更
に大きくなる。再配線層に用いられる金属は、半導体素
子よりも線膨張係数が大きいため、製造中または製品の
使用中に半導体装置にかかる熱変化によって、半導体素
子と再配線層の熱変形量に差を生じ、再配線層は熱応力
を発生する。前記の再配線層の占積率が大きくなるほ
ど、再配線層の熱応力は大きくなり、半導体素子の反り
や、層間絶縁膜や保護膜などとの界面の剥離などを引き
起こす原因となる。
および導電性配線６が半導体素子１の主表面の投影面内
に配置され、半導体素子のサイズに近いパッケージであ
るＣＳＰを実現することのできる構造である。ＣＳＰ
は、半導体装置の高密度化、高速化を実現するパッケー
ジ構造として期待されているが、高密度化するほど半導
体素子の投影面内における再配線層の占積率は増加す
る。また高速化のため、再配線層の電源・グランド配線
の幅を太く、またはベタ膜に近い状態に形成する場合が
あり、このような場合では前記の再配線層の占積率は更
に大きくなる。再配線層に用いられる金属は、半導体素
子よりも線膨張係数が大きいため、製造中または製品の
使用中に半導体装置にかかる熱変化によって、半導体素
子と再配線層の熱変形量に差を生じ、再配線層は熱応力
を発生する。前記の再配線層の占積率が大きくなるほ
ど、再配線層の熱応力は大きくなり、半導体素子の反り
や、層間絶縁膜や保護膜などとの界面の剥離などを引き
起こす原因となる。
【００１２】本発明の半導体装置では、再配線層の熱応
力を低減するため、ランド５および導電性配線６に主材
料としてCuとCu2Oの複合合金を用いる。
力を低減するため、ランド５および導電性配線６に主材
料としてCuとCu2Oの複合合金を用いる。
【００１３】本発明の半導体装置に用いるCu/Cu2O複合
合金の、Cu2Oの配合比に対する線膨張係数の変 化を図
３に、同様に弾性率の変化を図４にそれぞれ示す。図
３、図４に示すように、本複合合金は、Cu2Oの配合比を
増加させることにより、線膨張係数および弾性率を段階
的に減少させることができる。具体的には、Cu2Oを10vo
l.％含むCu複合合金では、線膨張係数が約15×10~6／
℃、弾性率が約100 GPaとなる。熱応力の大きさを表す
値として、弾性率と線膨張係数の積を考えるとすると、
配線の材料としてCuとともに良く用いられるAlと比較し
て、Cu単体ではその値が大きくなるが、Cu2Oを10vol.％
含む場合でほぼ同等まで下げられる。さらに配合比を50
vol.％まで増加させた場合には、線膨張係数は約10×10
~6／℃、弾性率は約50 GPaまで減少する。配合比をさら
に増加すると、いずれの値もさらに減少するが、特に線
膨張係数の減少効果が顕著には認められなくなり、材料
が脆くなることもあり、実質的に使用可能な配合比の上
限は約80％となる。
合金の、Cu2Oの配合比に対する線膨張係数の変 化を図
３に、同様に弾性率の変化を図４にそれぞれ示す。図
３、図４に示すように、本複合合金は、Cu2Oの配合比を
増加させることにより、線膨張係数および弾性率を段階
的に減少させることができる。具体的には、Cu2Oを10vo
l.％含むCu複合合金では、線膨張係数が約15×10~6／
℃、弾性率が約100 GPaとなる。熱応力の大きさを表す
値として、弾性率と線膨張係数の積を考えるとすると、
配線の材料としてCuとともに良く用いられるAlと比較し
て、Cu単体ではその値が大きくなるが、Cu2Oを10vol.％
含む場合でほぼ同等まで下げられる。さらに配合比を50
vol.％まで増加させた場合には、線膨張係数は約10×10
~6／℃、弾性率は約50 GPaまで減少する。配合比をさら
に増加すると、いずれの値もさらに減少するが、特に線
膨張係数の減少効果が顕著には認められなくなり、材料
が脆くなることもあり、実質的に使用可能な配合比の上
限は約80％となる。
【００１４】また、Cu2Oの配合比に対する抵抗率の変化
を図５に示す。Cu2Oの配合比を増加させると抵抗率が大
きくなり、配線抵抗の増大が懸念されるため、配合比は
製品毎に要求される配線抵抗の上限も考慮して決定する
ことが好ましい。具体的には、Cu2Oの配合比が約２０％
の場合で、抵抗率がAl単体とほぼ同等になる。Alよりも
高い電気伝導率を望むなら、配合比は２０％以下にする
のが望ましいが、２０％以上であっても、本複合合金の
使用によって配線の太線化が実現できたとすれば、それ
による配線抵抗の低減により、抵抗率の増大を補うこと
ができる。
を図５に示す。Cu2Oの配合比を増加させると抵抗率が大
きくなり、配線抵抗の増大が懸念されるため、配合比は
製品毎に要求される配線抵抗の上限も考慮して決定する
ことが好ましい。具体的には、Cu2Oの配合比が約２０％
の場合で、抵抗率がAl単体とほぼ同等になる。Alよりも
高い電気伝導率を望むなら、配合比は２０％以下にする
のが望ましいが、２０％以上であっても、本複合合金の
使用によって配線の太線化が実現できたとすれば、それ
による配線抵抗の低減により、抵抗率の増大を補うこと
ができる。
【００１５】いずれにしても、Cu/Cu2O複合合金のCu2O
の配合比を大きくするほど、Cu単体の場合と比較してラ
ンド５および導電性配線６が発生する熱応力を小さくす
ることができ、半導体素子の反りを低減し、第１の保護
膜３、絶縁膜４、第２の保護膜７などとの層間の剥離を
防止することができる。図１に示した本発明の第１実施
形態である半導体装置において、第１の保護膜３は半導
体素子１の表面を保護する目的のために形成される薄い
保護膜である。絶縁膜４は電極パッド２の表面が露出す
るように形成し、電極パッド２と接続するように、導電
性配線６とそれに連なるランド５を絶縁膜４上に形成す
る。ランド５および導電性配線６には、主材料として前
記のCu2Oを80vol.％以下の割合で含むCu複合合金を用
い、Ni、Au、Crなどの他の金属と積層して用いる場合も
ある。第２の保護膜は、ランド５および導電性配線６の
表面を保護する目的のため、絶縁膜４上に形成される。
外部端子８には、はんだ材料（例えばPb−Sn系共晶はん
だ、Sn−Ag−Cu系はんだ）などを使用し、ランド６の第
２の保護膜７から露出した部分に接合する。
の配合比を大きくするほど、Cu単体の場合と比較してラ
ンド５および導電性配線６が発生する熱応力を小さくす
ることができ、半導体素子の反りを低減し、第１の保護
膜３、絶縁膜４、第２の保護膜７などとの層間の剥離を
防止することができる。図１に示した本発明の第１実施
形態である半導体装置において、第１の保護膜３は半導
体素子１の表面を保護する目的のために形成される薄い
保護膜である。絶縁膜４は電極パッド２の表面が露出す
るように形成し、電極パッド２と接続するように、導電
性配線６とそれに連なるランド５を絶縁膜４上に形成す
る。ランド５および導電性配線６には、主材料として前
記のCu2Oを80vol.％以下の割合で含むCu複合合金を用
い、Ni、Au、Crなどの他の金属と積層して用いる場合も
ある。第２の保護膜は、ランド５および導電性配線６の
表面を保護する目的のため、絶縁膜４上に形成される。
外部端子８には、はんだ材料（例えばPb−Sn系共晶はん
だ、Sn−Ag−Cu系はんだ）などを使用し、ランド６の第
２の保護膜７から露出した部分に接合する。
【００１６】半導体装置が高速動作であるほど、ランド
５および導電性配線６と半導体素子１の内部配線との間
のクロストークによるノイズが問題となる。その場合絶
縁膜４を厚くすることにより配線間の静電容量を小さく
し、ノイズを低減できる。また一般にＣＳＰタイプの半
導体装置をプリント回路基板に実装した状態で温度変化
が加わると、半導体素子とプリント回路基板との線膨張
係数差に起因して熱ひずみが発生し、外部端子のランド
接続部近傍が疲労破壊することが問題となる。本発明の
半導体装置では、絶縁膜４に低弾性の材料を用い、また
厚さを大きくすることにより、絶縁膜４が熱ひずみを吸
収して外部端子８が負担するひずみを低減し、外部端子
８の信頼性を確保することができる。絶縁膜４の材料と
しては、例えばポリイミド樹脂、ポリエーテルイミド樹
脂、ポリイミドアミド樹脂、アクリル変成エポキシ樹
脂、ゴムを配合したエポキシ樹脂、シリコーン樹脂など
がある。
５および導電性配線６と半導体素子１の内部配線との間
のクロストークによるノイズが問題となる。その場合絶
縁膜４を厚くすることにより配線間の静電容量を小さく
し、ノイズを低減できる。また一般にＣＳＰタイプの半
導体装置をプリント回路基板に実装した状態で温度変化
が加わると、半導体素子とプリント回路基板との線膨張
係数差に起因して熱ひずみが発生し、外部端子のランド
接続部近傍が疲労破壊することが問題となる。本発明の
半導体装置では、絶縁膜４に低弾性の材料を用い、また
厚さを大きくすることにより、絶縁膜４が熱ひずみを吸
収して外部端子８が負担するひずみを低減し、外部端子
８の信頼性を確保することができる。絶縁膜４の材料と
しては、例えばポリイミド樹脂、ポリエーテルイミド樹
脂、ポリイミドアミド樹脂、アクリル変成エポキシ樹
脂、ゴムを配合したエポキシ樹脂、シリコーン樹脂など
がある。
【００１７】また本発明の半導体装置は、半導体素子上
に形成した絶縁膜および保護膜や、再配線層から成り、
いずれもウエハの状態で一括して形成する方法を取りや
すいことから、ウエハレベルＣＳＰを実現するのに適し
た構造である。ウエハレベルで半導体装置を製造する場
合、再配線層の熱応力が大きいと、再配線層形成後にウ
エハが反ってしまい、その後のプロセスに支障を来たす
場合があるが、本発明の半導体装置では低熱応力のCu/C
u2O複合合金 を用いるため、ウエハの反りを低減するこ
とができる。
に形成した絶縁膜および保護膜や、再配線層から成り、
いずれもウエハの状態で一括して形成する方法を取りや
すいことから、ウエハレベルＣＳＰを実現するのに適し
た構造である。ウエハレベルで半導体装置を製造する場
合、再配線層の熱応力が大きいと、再配線層形成後にウ
エハが反ってしまい、その後のプロセスに支障を来たす
場合があるが、本発明の半導体装置では低熱応力のCu/C
u2O複合合金 を用いるため、ウエハの反りを低減するこ
とができる。
【００１８】図６は本発明の第２の実施形態を示す断面
図である。第１の保護膜３上に電極パッド２に接続する
第１の導電性配線９およびそれに連なる第１のランド１
０を形成する。絶縁膜４を第１のランド１０表面の少な
くとも一部が露出するように形成し、露出した第１のラ
ンド１０に接続するように第２の導電性配線１１および
それに連なる第２のランド１２を絶縁膜４上に形成す
る。そして、第２の保護膜７から露出した第２のランド
１２に外部端子８が接続する。
図である。第１の保護膜３上に電極パッド２に接続する
第１の導電性配線９およびそれに連なる第１のランド１
０を形成する。絶縁膜４を第１のランド１０表面の少な
くとも一部が露出するように形成し、露出した第１のラ
ンド１０に接続するように第２の導電性配線１１および
それに連なる第２のランド１２を絶縁膜４上に形成す
る。そして、第２の保護膜７から露出した第２のランド
１２に外部端子８が接続する。
【００１９】本発明の第１の実施形態において、絶縁膜
４から電極パッド２を露出させるために、例えば高出力
のレーザー加工により電極パッド２上の絶縁膜４を除去
する方法を用いると半導体素子内部にダメージを与えて
しまうなど、製造プロセス上の問題から電極パッド２か
ら直接ランド６につながる配線構造をとることが困難な
場合がある。このような場合に、第１の保護膜３上に第
１のランド１０を形成し、その上に加工を施す本実施形
態が有効である。本実施形態においても第１の実施形態
と同様な作用効果が得られる。
４から電極パッド２を露出させるために、例えば高出力
のレーザー加工により電極パッド２上の絶縁膜４を除去
する方法を用いると半導体素子内部にダメージを与えて
しまうなど、製造プロセス上の問題から電極パッド２か
ら直接ランド６につながる配線構造をとることが困難な
場合がある。このような場合に、第１の保護膜３上に第
１のランド１０を形成し、その上に加工を施す本実施形
態が有効である。本実施形態においても第１の実施形態
と同様な作用効果が得られる。
【００２０】図７は本発明の第３の実施形態を示す断面
図である。前記第２の実施形態においては、第１の導電
性配線９および第１のランド１０が半導体素子１の内部
の配線と近い位置に存在するため、両者の間の静電容量
が、高速に動作するデバイスにおいては誤動作の原因と
なる可能性がある。この場合、本実施形態のように第１
の保護膜３と絶縁膜４との間に第２の絶縁膜１３を介在
させ、第２の絶縁膜１３上に第１の導電性配線９および
第１のランド１０を形成することにより、前記した静電
容量を低減することができる。本実施形態においても第
１の実施形態と同様な作用効果が得られる。
図である。前記第２の実施形態においては、第１の導電
性配線９および第１のランド１０が半導体素子１の内部
の配線と近い位置に存在するため、両者の間の静電容量
が、高速に動作するデバイスにおいては誤動作の原因と
なる可能性がある。この場合、本実施形態のように第１
の保護膜３と絶縁膜４との間に第２の絶縁膜１３を介在
させ、第２の絶縁膜１３上に第１の導電性配線９および
第１のランド１０を形成することにより、前記した静電
容量を低減することができる。本実施形態においても第
１の実施形態と同様な作用効果が得られる。
【００２１】図８は本発明の第４の実施形態を示す断面
図である。前記第１の実施形態においても、導電性配線
６の第１の保護膜３上に形成される部分と、半導体素子
１内部の配線との間の静電容量を低減したい場合、本実
施例のように第１の保護膜３と絶縁膜４との間に第２の
絶縁膜１３を介在させ、第２の絶縁膜１３および絶縁膜
４上に導電性配線６を形成することにより、前記した静
電容量を低減することができる。本実施形態においても
第１の実施形態と同様な作用効果が得られる。
図である。前記第１の実施形態においても、導電性配線
６の第１の保護膜３上に形成される部分と、半導体素子
１内部の配線との間の静電容量を低減したい場合、本実
施例のように第１の保護膜３と絶縁膜４との間に第２の
絶縁膜１３を介在させ、第２の絶縁膜１３および絶縁膜
４上に導電性配線６を形成することにより、前記した静
電容量を低減することができる。本実施形態においても
第１の実施形態と同様な作用効果が得られる。
【００２２】図９は本発明の第５の実施形態を示す断面
図である。基本的な構造、材料は第１の実施形態と同じ
であり、第１の実施形態と異なる部分は、第１の実施形
態でははんだバンプがチップ周辺部にあり、再配線がチ
ップ中央部から引き出されていたのに対し、本実施形態
でははんだバンプがチップ中央部にあり、チップ周辺部
から引き出されている構造となっていることである。前
者の構造は相対的にはんだバンプ数が数十と少ないメモ
リ系製品に適しており、本実施形態ははんだバンプが数
百以上のマイコンやロジックＬＳＩ系製品に適した構造
である。本実施形態においても第１の実施形態と同様な
作用効果が得られる。
図である。基本的な構造、材料は第１の実施形態と同じ
であり、第１の実施形態と異なる部分は、第１の実施形
態でははんだバンプがチップ周辺部にあり、再配線がチ
ップ中央部から引き出されていたのに対し、本実施形態
でははんだバンプがチップ中央部にあり、チップ周辺部
から引き出されている構造となっていることである。前
者の構造は相対的にはんだバンプ数が数十と少ないメモ
リ系製品に適しており、本実施形態ははんだバンプが数
百以上のマイコンやロジックＬＳＩ系製品に適した構造
である。本実施形態においても第１の実施形態と同様な
作用効果が得られる。
【００２３】図１０は本発明の第６の実施形態を示す平
面図である。基本的な構造、材料は第１の実施形態と同
じであり、第１の実施形態と異なる部分は、図２で示し
た配線の平面構造であり、図１０では実施形態の相違を
明確に示すために、図２で示した最表面の保護膜、及び
外部端子は省略してある。本実施形態における特徴は、
半導体素子上に設けられた電源パッド１６、あるいはグ
ランドパッド１４からそれぞれ引き出された電源配線１
７、あるいはグランド配線１５の太さが、信号パッド１
８から引き出された信号配線１９と比較して著しく太
く、かつ図２の場合と比較しても両配線領域が占める占
有面積が著しく増加している点である。この太線化の主
たる目的は、電源、グランド配線抵抗の低減ばかりでな
く、両配線の少なくとも一方が必ず各信号配線１９と近
接させることにある。これにより、信号線に数百ＭＨｚ
以上の高周波信号が流れた場合に発生する同時切り替え
ノイズ等各種電磁ノイズを低減できる効果がある。従来
は配線にCuを使用していたため、この配線領域の占有面
積を大きくすると、半導体素子に大きな反り変形が生
じ、はんだ実装時に接続不良が生じたり、絶縁膜が割れ
るあるいは絶縁膜との界面において剥離が発生する等の
不具合が発生したため、本電磁ノイズ対策が困難であっ
た。しかし、上記各配線を、Cu2Oを80vol.％以下の割合
で含むCu複合合金で形成することで熱応力が低減できる
ため、本実施形態では、半導体素子またはウエハの反
り、および層間絶縁膜などとの界面の剥離の起きにくい
半導体装置を実現することができるとともに、電磁ノイ
ズに対する信頼性向上が達成できるという効果がある。
面図である。基本的な構造、材料は第１の実施形態と同
じであり、第１の実施形態と異なる部分は、図２で示し
た配線の平面構造であり、図１０では実施形態の相違を
明確に示すために、図２で示した最表面の保護膜、及び
外部端子は省略してある。本実施形態における特徴は、
半導体素子上に設けられた電源パッド１６、あるいはグ
ランドパッド１４からそれぞれ引き出された電源配線１
７、あるいはグランド配線１５の太さが、信号パッド１
８から引き出された信号配線１９と比較して著しく太
く、かつ図２の場合と比較しても両配線領域が占める占
有面積が著しく増加している点である。この太線化の主
たる目的は、電源、グランド配線抵抗の低減ばかりでな
く、両配線の少なくとも一方が必ず各信号配線１９と近
接させることにある。これにより、信号線に数百ＭＨｚ
以上の高周波信号が流れた場合に発生する同時切り替え
ノイズ等各種電磁ノイズを低減できる効果がある。従来
は配線にCuを使用していたため、この配線領域の占有面
積を大きくすると、半導体素子に大きな反り変形が生
じ、はんだ実装時に接続不良が生じたり、絶縁膜が割れ
るあるいは絶縁膜との界面において剥離が発生する等の
不具合が発生したため、本電磁ノイズ対策が困難であっ
た。しかし、上記各配線を、Cu2Oを80vol.％以下の割合
で含むCu複合合金で形成することで熱応力が低減できる
ため、本実施形態では、半導体素子またはウエハの反
り、および層間絶縁膜などとの界面の剥離の起きにくい
半導体装置を実現することができるとともに、電磁ノイ
ズに対する信頼性向上が達成できるという効果がある。
【００２４】
【発明の効果】本発明によれば、半導体素子またはウエ
ハの反り、および層間絶縁膜などとの界面の剥離の起き
にくい半導体装置を実現することができる。
ハの反り、および層間絶縁膜などとの界面の剥離の起き
にくい半導体装置を実現することができる。
【図１】本発明における第１の実施形態の半導体装置の
断面模式図。
断面模式図。
【図２】本発明における第１の実施形態の半導体装置の
平面模式図。
平面模式図。
【図３】Cu/Cu2O複合合金の、Cu2Oの配合比と線膨張係
数との関係。
数との関係。
【図４】Cu/Cu2O複合合金の、Cu2Oの配合比と弾性率と
の関係。
の関係。
【図５】Cu/Cu2O複合合金の、Cu2Oの配合比と抵抗率と
の関係。
の関係。
【図６】本発明における第２の実施形態の半導体装置の
断面模式図。
断面模式図。
【図７】本発明における第３の実施形態の半導体装置の
断面模式図。
断面模式図。
【図８】本発明における第４の実施形態の半導体装置の
断面模式図。
断面模式図。
【図９】本発明における第５の実施形態の半導体装置の
断面模式図。
断面模式図。
【図１０】本発明における第６の実施形態の半導体装置
の平面模式図。
の平面模式図。
１…半導体素子、２…半導体素子の電極パッド、３…第
1の保護膜、４…絶縁膜、５…ラン ド、６…導電性配
線、７…第２の保護膜、８…外部端子、９…第１の導電
性配線、１０…第１のランド、１１…第２の導電性配
線、１２…第２のランド、１３…第２の絶縁膜、１４…
グランドパッド、１５…グランド配線、１６…電源パッ
ド、１７…電源配線、１８…信号パッド、１９…信号配
線。
1の保護膜、４…絶縁膜、５…ラン ド、６…導電性配
線、７…第２の保護膜、８…外部端子、９…第１の導電
性配線、１０…第１のランド、１１…第２の導電性配
線、１２…第２のランド、１３…第２の絶縁膜、１４…
グランドパッド、１５…グランド配線、１６…電源パッ
ド、１７…電源配線、１８…信号パッド、１９…信号配
線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三浦 英生 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 Ｆターム(参考） 5F033 HH07 HH12 HH35 JJ12 JJ35 KK12 KK35 RR21 RR22 RR23 VV04 VV05 VV07 XX10 XX19 XX23 XX24
Claims (6)
- 【請求項１】半導体素子と、前記半導体素子に形成され
た電極パッドと、前記半導体素子の電極パッド形成面を
覆う第1の保護膜と、前記第1の保護膜上に形成された絶
縁膜と、前記絶縁膜上に形成された、Cu2OとCuの複合合
金を主材料としたランドと、前記電極パッドと前記ラン
ドを接続する、Cu2OとCuの複合合金を主材料とした導電
性配線と、前記絶縁膜上に前記ランド表面の少なくとも
一部が露出するように形成された第２の保護膜と、前記
ランドに接合された外部端子と、を有した半導体装置。 - 【請求項２】請求項１において、前記Cu2OとCuの複合合
金の前記Cu2Oの含有量が80vol.％以下である半導体装
置。 - 【請求項３】請求項１において、前記Cu2OとCuの複合合
金の前記Cu2Oの含有量が10vol.％以上80vol.％以下であ
る半導体装置。 - 【請求項４】半導体素子と、前記半導体素子の電極パッ
ドと、前記半導体素子の電極パッド形成面を覆う第1の
保護膜と、前記第1の保護膜上に形成された第１の導電
性配線およびそれに連なる導電性の第１のランドと、前
記第1の保護膜上に形成された絶縁膜と、前記絶縁膜上
に形成された導電性の第２のランドと、前記絶縁膜上に
形成され前記第１のランドと前記第２のランドを接続す
る第２の導電性配線と、前記絶縁膜上に前記第２のラン
ド表面の少なくとも一部が露出するように形成された第
２の保護膜と、前記第２のランドに接合された外部端子
と、を有し前記第１のランドおよび第１の導電性配線
と、前記第２のランドおよび第２の導電性配線の両方あ
るいはどちらか一方に、主材料としてCu2Oを80vol.％以
下の割合で含むCu複合合金を用いる半導体装置。 - 【請求項５】請求項１において、前記第１の保護膜と前
記絶縁膜の間に第２の絶縁膜が介在することを特徴とす
る半導体装置。 - 【請求項６】請求項１において、前記導電性配線には、
信号線と、電源、グランド配線とが含まれており、前記
電源、グランド配線が前記信号線よりも太い半導体装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000024691A JP3865557B2 (ja) | 2000-01-28 | 2000-01-28 | 半導体装置 |
| US09/648,454 US6452256B1 (en) | 2000-01-28 | 2000-08-28 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000024691A JP3865557B2 (ja) | 2000-01-28 | 2000-01-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JP3865557B2 JP3865557B2 (ja) | 2007-01-10 |
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ID=18550634
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| JP (1) | JP3865557B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007043084A (ja) * | 2005-06-27 | 2007-02-15 | Oki Electric Ind Co Ltd | 基板の表面改質方法、半導体装置の製造方法及び半導体装置 |
| WO2017163924A1 (ja) * | 2016-03-24 | 2017-09-28 | ソニー株式会社 | 撮像装置、電子機器 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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