KR100605767B1 - 반도체 장치, 그 제조 방법, 회로 기판 및 전자기기 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 158
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 33
- 238000000034 method Methods 0.000 title claims description 32
- 239000011347 resin Substances 0.000 claims abstract description 150
- 229920005989 resin Polymers 0.000 claims abstract description 150
- 229910052710 silicon Inorganic materials 0.000 claims description 24
- 239000010703 silicon Substances 0.000 claims description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 23
- 230000002093 peripheral effect Effects 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 15
- 229910000679 solder Inorganic materials 0.000 claims description 13
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 238000002161 passivation Methods 0.000 description 11
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 230000035882 stress Effects 0.000 description 5
- 230000008646 thermal stress Effects 0.000 description 4
- 239000004593 Epoxy Substances 0.000 description 3
- 229910001080 W alloy Inorganic materials 0.000 description 3
- 230000007797 corrosion Effects 0.000 description 3
- 238000005260 corrosion Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 3
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229920002577 polybenzoxazole Polymers 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000009719 polyimide resin Substances 0.000 description 2
- 229920001296 polysiloxane Polymers 0.000 description 2
- 230000002787 reinforcement Effects 0.000 description 2
- KXGFMDJXCMQABM-UHFFFAOYSA-N 2-methoxy-6-methylphenol Chemical compound [CH]OC1=CC=CC([CH])=C1O KXGFMDJXCMQABM-UHFFFAOYSA-N 0.000 description 1
- 239000004925 Acrylic resin Substances 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 241000220317 Rosa Species 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 235000013405 beer Nutrition 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 239000005011 phenolic resin Substances 0.000 description 1
- 229920001568 phenolic resin Polymers 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
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- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
배선 및 외부 단자를 고밀도로 형성할 수 있는 반도체 장치 및 그 제조 방법, 이 반도체 장치를 탑재한 회로 기판 및 이 반도체 장치를 갖는 전자기기를 제공한다. 복수의 전극(9)을 갖는 반도체 소자(2)에, 복수의 수지층과, 전극(9)에 전기적으로 접속되는 복수의 배선(4)과, 해당 배선(4)에 전기적으로 접속되는 복수의 외부 단자(7)가 형성된 반도체 장치(1)로서, 복수의 배선(4) 중 그 일부인 제 1 배선(4a)이 하나의 수지층(제 1 수지층(3)) 또는 적층된 복수의 수지층의 저면에 형성되고, 복수의 배선(4) 중 그 일부를 제외한 제 2 배선(4b)이 하나의 수지층(제 1 수지층(3)) 또는 적층된 복수의 수지층의 표면에 형성되어 있는 것이다.
Description
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 평면도 및 종단면도,
도 2는 반도체 소자의 집합체인 실리콘 웨이퍼를 나타낸 평면도,
도 3은 실시예 2의 반도체 장치의 제조 공정을 나타내는 부분 평면도 및 부분 종단면도,
도 4는 도 3의 제조 공정에 이어지는 공정을 나타내는 부분 평면도 및 부분 종단면도,
도 5는 도 4의 제조 공정에 이어지는 공정을 나타내는 부분 평면도 및 부분 종단면도,
도 6은 본 발명의 실시예 3에 따른 회로 기판의 예를 나타낸 사시 모식도,
도 7은 본 발명의 실시예 3에 따른 전자기기의 예를 나타낸 도면.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 장치 2 : 반도체 소자
3 : 제 1 수지층 4 : 배선
4a : 제 1 배선 4b : 제 2 배선
5 : 제 2 수지층 6 : 제 3 수지층
7 : 외부 단자 8 : 패시베이션막
9 : 전극 10 : 제 1 랜드
11 : 실리콘 웨이퍼 14 : 제 1 비어홀
15 : 제 2 비어홀 17 : 제 2 랜드
100 : 회로 기판 200 : 노트형 퍼스널 컴퓨터
300 : 휴대 전화
본 발명은 반도체 장치 및 그 제조 방법, 회로 기판 및 전자기기에 관한 것으로서, 특히 외부 단자를 다수 형성할 수 있는 반도체 장치 및 그 제조 방법, 이 반도체 장치를 탑재한 회로 기판 및 이 반도체 장치를 갖는 전자기기에 관한 것이다.
반도체 장치를 고밀도로 실장하기 위해서는, 반도체 칩을 패키징하지 않은 상태 그대로 실장하는 베어칩 실장을 행하는 것이 바람직하다. 그러나, 베어칩 실장에서는 반도체 칩의 보호가 불충분하며, 취급도 어려워진다. 이 때문에, CSP(Chip Size Package)를 이용한 반도체 장치가 제안되고, 특히 최근에는 웨이퍼 로부터 다이싱(절단)한 것이 그대로 반도체 장치가 되는 웨이퍼 레벨 CSP가 개발되어 있다. 이 웨이퍼 레벨 CSP에서는, 미소한 트랜지스터 등이 형성된 실리콘 웨이퍼의 표면에 수지층이나 배선을 형성하고, 이 실리콘 웨이퍼를 각각의 반도체 장치로 절단함으로써 반도체 장치를 제조하고 있었다.
종래의 웨이퍼 레벨 CSP를 적용한 반도체 장치의 제조 방법에서는, 실리콘 웨이퍼의 표면에 수지층을 형성할 때에 다이싱되는 부분에 수지층을 형성하지 않도록 하여, 반도체 장치의 단부의 손상이나 수지층의 박리를 방지하도록 하고 있었다(예컨대, 특허 문헌 1 참조).
[특허 문헌 1] 국제 공개 제01/071805호 팜플렛(도 1, 도 14))
그러나, 종래의 웨이퍼 레벨 CSP를 적용한 반도체 장치의 제조 방법에서는(예컨대, 특허 문헌 1 참조), 반도체 소자의 중심 부근에 수지층 및 외부 단자가 형성되어 있으며, 이 외부 단자에 반도체 소자의 외주부에 형성된 전극으로부터 배선을 연장하여 접속하고 있었다. 이 때, 배선을 수지층의 표면에만 형성하고 있었기 때문에, 배선 및 외부 단자를 형성할 수 있는 부분의 면적이 작고, 다수의 외부 단자를 형성하기가 곤란해지며, 또한 배선 및 외부 단자의 고밀도화를 실현할 수 없는 문제점이 있었다.
본 발명은, 배선 및 외부 단자를 고밀도로 형성할 수 있는 반도체 장치 및 그 제조 방법, 이 반도체 장치를 탑재한 회로 기판 및 이 반도체 장치를 갖는 전자 기기를 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 장치는, 복수의 전극을 갖는 반도체 소자에, 복수의 수지층과, 전극에 전기적으로 접속되는 복수의 배선과, 해당 배선에 전기적으로 접속되는 복수의 외부 단자가 형성된 반도체 장치로서, 복수의 배선중 그 일부인 제 1 배선이 하나의 수지층 또는 적층된 복수의 수지층의 저면에 형성되고, 복수의 배선중 그 일부를 제외한 제 2 배선이 하나의 수지층 또는 적층된 복수의 수지층의 표면에 형성되어 있는 것이다.
복수의 배선중 그 일부인 제 1 배선이 하나의 수지층 또는 적층된 복수의 수지층의 저면에 형성되고, 복수의 배선중 그 일부를 제외한 제 2 배선이 하나의 수지층 또는 적층된 복수의 수지층의 표면에 형성되어 있기 때문에, 배선을 형성할 수 있는 부분의 면적이 넓어져, 배선 및 외부 단자를 다수 형성할 수 있다. 또한, 배선을 입체적으로 교차한 형태로 형성할 수 있기 때문에, 외부 단자를 고밀도로 형성하는 것이 가능해진다.
또한, 본 발명에 따른 반도체 장치는, 상기 복수의 전극중 제 1 배선에 접속되어 있지 않은 전극의 표면에 제 1 배선과 같은 재료의 금속막이 형성되어 있는 것이다.
제 1 배선에 접속되어 있지 않은 전극의 표면에 제 1 배선과 같은 재료의 금속막을 형성함으로써, 이들 전극의 산화나 부식을 방지할 수 있다.
또한, 본 발명에 따른 반도체 장치는, 상기 제 1 배선이 복수의 외부 단자중 적어도 반도체 소자의 가장 외주부측에 위치하는 외부 단자에 접속되어 있는 것이다.
반도체 소자의 외주부 부근에는 열 스트레스 등에 의해 큰 응력이 걸린다. 이 때문에, 비교적 단선되기 어려운 제 1 배선이 복수의 외부 단자중 적어도 반도체 소자의 가장 외주부측에 위치하는 외부 단자에 접속되도록 하면 단선을 방지할 수 있다.
또한, 본 발명에 따른 반도체 장치는 상기의 반도체 장치의 패키지 방식이 칩·사이즈·패키지인 것이다.
반도체 장치의 패키지 방식이 칩·사이즈·패키지(CSP)인 경우에, 상기한 바와 같은 구조의 배선을 적용하면, 배선 및 외부 단자의 고밀도화를 실현할 수 있다.
또한, 본 발명에 따른 반도체 장치는 상기 외부 단자가 땜납볼로 이루어지는 것이다.
칩·사이즈·패키지의 반도체 장치에서는 외부 단자로서 땜납볼을 사용하는 경우가 많다. 상기 구조의 배선에 의해 이 땜납볼로 이루어지는 외부 단자를 고밀도로 형성할 수 있다.
또한, 본 발명에 따른 반도체 장치는 상기 하나의 수지층 또는 적층된 복수의 수지층에 비어홀이 형성되어 있는 것이다.
상기 하나의 수지층 또는 적층된 복수의 수지층에 비어홀이 형성되어 있기 때문에, 하나의 수지층 또는 적층된 복수의 수지층의 저면에 형성된 제 1 배선과 외부 단자를 용이하게 접속될 수 있어, 접속 신뢰성이 향상된다.
또한, 본 발명에 따른 반도체 장치는, 이 반도체 장치가 실리콘 웨이퍼로 이루어지는 반도체 소자의 집합체를 다이싱에 의해 절단하여 제조되어 있는 것이다.
예컨대, 미소한 트랜지스터 등이 형성된 실리콘 웨이퍼를 다이싱하여 절단함으로써 반도체 장치를 제조하기 때문에, 1장의 실리콘 웨이퍼로부터 다수의 반도체 장치를 얻을 수 있다.
또한, 본 발명에 따른 반도체 장치는, 상기의 복수의 수지층중 적어도 하나의 수지층이 반도체 소자의 집합체의 다이싱에 의해 절단되는 부분을 피하여 형성되어 있는 것이다.
적어도 하나의 수지층이 반도체 소자의 집합체의 다이싱에 의해 절단되는 부분을 피하여 형성되어 있기 때문에, 반도체 장치의 단부의 손상이나 수지층의 박리를 방지할 수 있다.
또한, 본 발명에 따른 반도체 장치는 적어도 하나의 수지층이 전극이 형성되어 있는 부분에 형성되어 있는 것이다.
예컨대, 상기의 하나의 수지층 또는 적층된 복수의 수지층을 전극이 형성되어 있는 부분에 형성하면, 외부 단자를 형성하는 영역이 넓어져, 다수의 외부 단자를 형성하는 것이 가능해진다.
본 발명에 따른 반도체 장치의 제조 방법은, 복수의 전극을 갖는 반도체 소자에, 복수의 수지층과, 전극에 전기적으로 접속되는 복수의 배선과, 해당 배선에 전기적으로 접속되는 복수의 외부 단자를 형성하는 반도체 장치의 제조 방법으로서, 복수의 배선중 그 일부인 제 1 배선을 형성한 후에, 해당 제 1 배선의 표면에 적어도 하나의 수지층 또는 적층된 복수의 수지층을 형성하고, 복수의 배선중 그 일부를 제외한 제 2 배선을 하나의 수지층 또는 적층된 복수의 수지층의 표면에 형성하는 것이다.
복수의 배선중 그 일부인 제 1 배선을 형성한 후에, 해당 제 1 배선의 표면에 적어도 하나의 수지층 또는 적층된 복수의 수지층을 형성하고, 복수의 배선중 그 일부를 제외한 제 2 배선을 하나의 수지층 또는 적층된 복수의 수지층의 표면에 형성하기 때문에, 배선을 형성할 수 있는 부분의 면적이 수지층의 양면으로 넓어져, 배선 및 외부 단자를 다수 형성할 수 있다. 또한, 배선을 입체적으로 교차한 형태로 형성할 수 있기 때문에, 외부 단자를 고밀도로 형성하는 것이 가능해진다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상기의 복수의 전극중 제 1 배선에 접속되어 있지 않은 전극의 표면에 제 1 배선과 같은 재료의 금속막을 형성하는 것이다.
제 1 배선에 접속되어 있지 않은 전극의 표면에 제 1 배선과 같은 재료의 금속막을 형성함으로써, 이들 전극의 산화나 부식을 방지할 수 있다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상기 제 1 배선을 복수의 외부 단자중 적어도 반도체 소자의 가장 외주부측에 위치하는 외부 단자에 접속하는 것이다.
반도체 소자의 외주부 부근에는, 열 스트레스 등에 의해 큰 응력이 걸린다. 이 때문에, 비교적 단선되기 어려운 제 1 배선을 복수의 외부 단자중 적어도 반도체 소자의 가장 외주부측에 위치하는 외부 단자에 접속하도록 하면, 단선을 방지할 수 있다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상기 반도체 장치의 패키지 방식이 칩·사이즈·패키지인 것이다.
반도체 장치의 패키지 방식이 칩·사이즈·패키지(CSP)인 경우에, 상기한 바와 같은 구조의 배선을 형성하면, 배선 및 외부 단자의 고밀도화를 실현할 수 있다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은 상기 외부 단자가 땜납볼로 이루어지는 것이다.
칩·사이즈·패키지의 반도체 장치에서는 외부 단자로서 땜납볼을 사용하는 경우가 많다. 상기 구조의 배선을 형성함으로써, 이 땜납볼로 이루어지는 외부 단자를 고밀도로 형성할 수 있다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상기 하나의 수지층 또는 적층된 복수의 수지층에 비어홀을 형성하는 것이다.
상기 하나의 수지층 또는 적층된 복수의 수지층에 비어홀을 형성하기 때문에, 하나의 수지층 또는 적층된 복수의 수지층의 저면에 형성된 제 1 배선과 외부 단자를 용이하게 접속할 수 있어, 접속 신뢰성이 향상된다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 반도체 장치를 실리콘 웨이퍼로 이루어지는 반도체 소자의 집합체를 다이싱에 의해 절단하여 제조하는 것이 다.
예컨대, 미소한 트랜지스터 등이 형성된 실리콘 웨이퍼를 다이싱하여 절단함으로써 반도체 장치를 제조하기 때문에, 1장의 실리콘 웨이퍼로부터 다수의 반도체 장치를 얻을 수 있다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상기의 복수의 수지층중 적어도 하나의 수지층을 반도체 소자의 집합체의 다이싱에 의해 절단하는 부분을 피하여 형성하는 것이다.
적어도 하나의 수지층을 반도체 소자의 집합체의 다이싱에 의해 절단하는 부분을 피하여 형성하기 때문에, 반도체 장치의 단부의 손상이나 수지층의 박리를 방지할 수 있다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 적어도 하나의 수지층을 전극이 형성되어 있는 부분에 형성하는 것이다.
예컨대, 상기 하나의 수지층 또는 적층된 복수의 수지층을 전극이 형성되어 있는 부분에 형성하면, 외부 단자를 형성하는 영역이 넓어져, 다수의 외부 단자를 형성하는 것이 가능해진다.
본 발명에 따른 회로 기판은 상기 중 어느 하나의 반도체 장치를 탑재하고 있는 것이다.
이 회로 기판은 상기 중 어느 하나의 반도체 장치를 탑재하고, 이 반도체 장치는 외부 단자가 고밀도로 형성되어 있기 때문에, 회로 기판의 소형화 및 고성능화를 실현할 수 있다.
본 발명에 따른 전자기기는 상기 중 어느 하나의 반도체 장치를 갖는 것이다.
이 전자기기는 상기 중 어느 하나의 반도체 장치를 갖고 있기 때문에, 전자기기의 소형화 및 고성능화를 실현할 수 있다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 평면도 및 종단면도이다. 도 1(a) 및 도 1(b)는 반도체 장치(1)의 측면부근의 일부를 나타낸 것이며, 구체적으로는 도 1(c)의 사선부로 나타내는 부분이다. 반도체 장치(1)의 다른 부분은 도 1(a)에 도시되는 구조가 거의 대칭적으로 형성되어 있는 것으로 한다. 또, 도 1(a)는 일부를 투명하게 나타내고 있다. 또한, 도 1(b)는 도 1(a)의 b-b 선을 따른 종단면도이다.
본 실시예 1의 반도체 장치(1)는 주로 반도체 소자(2)의 한쪽 면에, 제 1 수지층(3), 배선(4), 제 2 수지층(5), 제 3 수지층(6), 외부 단자(7)가 형성되어 구성되어 있다.
또, 복수의 배선(4)은 그 일부가 제 1 수지층(3)의 반도체 소자(2)측의 면에 형성되는 제 1 배선(4a)으로 되어 있고, 그 일부를 제외한 다른 배선이 제 1 수지층(3)의 외부 단자(7)측의 면에 형성되는 제 2 배선(4b)으로 되어 있다. 또한 반도체 소자(2)의 한쪽 표면에는 절연체로 이루어지는 패시베이션막(8) 및 전극(9)이 형성되어 있고, 제 1 배선(4a)은 패시베이션막(8)의 표면에 형성되어 있다.
전극(9)과 배선(4)은 복수 마련되어 있고, 전기적으로 접속된 상태로 되어 있다. 또한, 각각의 배선(4)에는, 배선(4)과 전기적으로 접속된 외부 단자(7)가 마련되어 있고, 결과적으로 전극(9)과 외부 단자(7)는 도통된 상태로 되어 있다.
또, 본 실시예 1에서는 제 3 수지층(6)이 외부 단자(7)의 근본 보강을 위해 마련되어 있지만, 반드시 마련할 필요는 없다.
반도체 소자(2)는 실리콘 웨이퍼를 전 처리함으로써 미소한 트랜지스터 등이 다수 형성되어 있다. 그리고 제 1 수지층(3), 외부 단자(7) 등을 실리콘 웨이퍼 상에 형성한 후에, 실리콘 웨이퍼를 다이싱하여 절단함으로써 각각의 반도체 장치(1)가 제조되어 있다. 이와 같이, 실리콘 웨이퍼를 다이싱한 것이 그대로 반도체 장치가 되는 것이 웨이퍼 레벨 CSP라고 불리는 것이다. 이 웨이퍼 레벨 CSP는 CSP(칩·사이즈·패키지)라고 불리는 패키지 방법의 일종으로서, 종래의 CSP보다도 더욱 소형화가 진행된 것이다.
또, 본 실시예 1에서는, 반도체 소자(2)로서 실리콘(주로 단결정)을 사용하고 있지만, 갈륨비소 등의 그 밖의 반도체 재료를 사용하더라도 좋다.
상술한 반도체 장치(2)의 한쪽 면에 얇은 패시베이션막(8)과 알루미늄 등으로 이루어지는 전극(9)이 형성되어 있고, 패시베이션막(8)의 표면에는 제 1 배선(4a) 및 제 1 수지층(3)이 형성되어 있다. 본 실시예 1에서는, 복수의 전극(9)이 반도체 소자(2)의 외주부에 위치하게 되어 있고, 제 1 수지층(3)이 전극(9)이 형성되어 있는 부분의 위에도 형성되어 있다. 이와 같이, 제 1 수지층(3)을 형성함으로써, 외부 단자(7)를 형성할 수 있는 영역이 넓어져, 다수의 외부 단자(7)를 형성 하는 것이 가능해진다. 또한, 제 1 수지층(3)은 반도체 소자(2)의 가장 외측의 외주부에는 형성하지 않도록 한다. 또, 제 1 수지층(3)의 재료로서는, 폴리이미드 수지, 실리콘 변성 폴리이미드 수지, 에폭시, 실리콘 변성 에폭시, 페놀계 수지, 아크릴 수지, 벤조시클로부텐(BCB : BenzoCycloButene), 폴리벤즈옥사졸(PBO : PolyBenzOxazole) 등을 사용할 수 있다.
상술한 바와 같이, 배선(4)은 그 일부가 제 1 배선(4a)으로 되어 있고, 그 일부를 제외한 다른 배선이 제 2 배선(4b)으로 되어 있다. 제 1 배선(4a)은 복수의 전극(9) 중 일부에 접속되어 있고, 제 1 수지층(3)의 반도체 소자(2)측의 면에 형성되어 있다. 또한 제 2 배선(4b)은 제 1 배선(4a)이 접속되어 있지 않은 전극(9)에 접속되어 있고, 제 1 수지층(3)의 외부 단자(7)측의 면에 형성되어 있다. 또 제 2 배선(4b)은 제 1 수지층(3)의 전극(9) 위에 형성된 제 2 비어홀(실시예 2에서 상세히 기술)을 거쳐서 전극(9)과 접속되어 있고, 제 2 비어홀로부터 제 1 수지층(3)의 외부 단자(7)측 면으로 연장되어 있다. 또한, 제 1 배선(4a)의 전극(9)과 접속되는 부분의 다른 쪽 단부에는 외부 단자(7)와 제 1 배선(4a)을 접속하기 위한 제 1 랜드(10)(실시예 2에서 상세히 기술)가 형성되어 있다.
예컨대, 배선(4)을 전부 제 1 수지층(3)의 외부 단자(7)측의 면에 형성하면, 배선(4)을 형성할 수 있는 부분의 면적이 작아지고, 또한 배선(4)을 입체적으로 교차시킬 수 없기 때문에, 배선(4) 및 외부 단자(7)를 고밀도로 형성할 수가 없게 된다. 이 때문에, 본 실시예 1에서는, 제 1 수지층(3)의 양쪽 면에 배선(4)을 형성함으로써, 배선(4) 및 외부 단자(7)의 고밀도화를 실현하고 있다.
제 1 배선(4a)은, 예컨대, 티탄·텅스텐 합금으로 이루어지는 층과 구리로 이루어지는 층을 복수 적층함으로써 형성하고 있다. 또한 제 2 배선(4b)도 제 1 배선(4a)과 거의 마찬가지로 형성되지만, 또한 구리 도금 등을 하는 것이 바람직하다.
또 본 실시예 1에서는, 제 1 배선(4a)과 제 2 배선(4b) 사이에 제 1 수지층(3)이 형성되어 있지만, 적층된 복수의 수지층을 형성하거나, 다른 부재를 개재시키더라도 좋다.
또한 본 실시예 1에서는, 제 1 배선(4a)을 패시베이션막(8)의 표면에 형성하고 있지만, 예컨대 제 1 배선(4a)과 반도체 소자(2) 사이에, 또한 별도의 수지층을 형성하더라도 좋다.
제 1 배선(4a), 제 1 수지층(3), 제 2 배선(4b)이 형성된 반도체 소자(2)의 표면에는 제 2 수지층(5)이 형성되어 있다. 단지, 반도체 소자(2)의 가장 외측의 외주부와, 상술한 제 1 랜드(10) 및 제 2 배선(4b)의 외부 단자(7)가 형성되는 부분(제 2 랜드, 실시예 2에서 상세히 기술)에는 제 2 수지층(5)이 형성되어 있지 않다. 반도체 소자(2)의 가장 외측의 외주부에 제 1 수지층(3) 및 제 2 수지층(5)이 형성되어 있지 않은 것은, 실리콘 웨이퍼로부터 반도체 소자(2)를 다이싱에 의해 절단할 때에, 다이싱에 의해 절단하는 부분을 피하도록 하여, 반도체 장치(1)의 단부가 손상되거나, 수지층이 박리되는 것을 방지하기 위해서이다. 또, 제 2 수지층(5)의 재료로서는, 제 1 수지층(3)과 동일한 것을 사용하더라도 좋고, 제 1 수지층(3)과 다른 것을 사용하더라도 좋다.
제 1 랜드(10) 및 제 2 랜드(실시예 2에서 상세히 기술)에는 땜납볼로 이루어지는 외부 단자(7)가 형성되어 있다. 이 외부 단자(7)는 반도체 장치(1)를 회로 기판 등에 접속하는 데 사용되고, 예컨대 납을 함유하지 않는 납 무함유 땜납으로 형성되어 있다.
그리고, 제 2 수지층(5)의 표면 및 측면에는 제 3 수지층(6)이 형성되더라도 좋다. 제 3 수지층(6)은 주로 외부 단자(7)의 근본 보강을 위해 형성되어 있기 때문에, 외부 단자(7)의 주변 부분이 솟아오른 형태로 되어 있다. 또, 제 3 수지층(6)은 외부 단자(7)의 일부가 노출되도록 형성되어 있다. 이 제 3 수지층(6)의 재료도 제 1 수지층(3)과 동일한 것을 사용하더라도 좋고, 제 1 수지층(3)과 다른 것을 사용하더라도 좋다.
여기서, 제 1 수지층(3), 제 2 수지층(5), 제 3 수지층(6)은 이 순서대로 저탄성으로 되어가도록 형성하는 것이 바람직하다. 이와 같이, 반도체 소자(2)측으로부터 외부 단자(7)측을 향하여 저탄성의 수지층을 형성함으로써, 열 스트레스에 의해 외부 단자(7)에 가해지는 응력 등을 효과적으로 완화할 수 있다.
본 실시예 1에서는, 복수의 배선(4) 중 그 일부인 제 1 배선(4a)이 제 1 수지층(3)의 저면에 형성되고, 복수의 배선(4) 중 그 일부를 제외한 제 2 배선(4b)이 제 1의 수지층(3)의 표면에 형성되어 있기 때문에, 배선(4)을 형성할 수 있는 부분의 면적이 넓어져, 배선(4) 및 외부 단자(7)를 다수 형성할 수 있고, 또한 제 1 배선(4a)은 패시베이션막(8)의 표면에 형성되어 있으며 단차가 없기 때문에 세밀한 배선이 가능하다.
(실시예 2)
도 2는 반도체 소자(2)의 집합체인 실리콘 웨이퍼를 나타낸 평면도이다. 이하의 도 3 내지 도 5에 나타내는 반도체 장치의 제조 공정이 종료된 후에, 다이싱에 의해 실리콘 웨이퍼(11)를 절단하여 각각의 반도체 장치(1)가 완성된다. 도 3 내지 도 5에서는 도 2의 사선부인, 하나의 반도체 소자(2)의 측면 부근의 일부를 나타낸다. 또, 반도체 장치(1)의 다른 부분에도 도 3 내지 도 5에 표시되는 처리가 마찬가지로 행하여지는 것으로 한다.
도 3, 도 4 및 도 5는 본 발명의 실시예 2에 따른 반도체 장치의 제조 공정을 나타내는 부분 평면도 및 부분 종단면도이다. 또, 본 실시예 2에 나타내는 제조 방법은 실시예 1에 나타내는 반도체 장치를 제조하는 것으로서, 도 3, 도 4 및 도 5의 평면도에서는 도 1(a)과 같이 제 2 수지층(5), 제 3 수지층(6) 등을 투명하게 하여 나타내고 있다.
우선, 전 처리를 행함으로써 미소한 트랜지스터 등이 다수 형성된 실리콘 웨이퍼에 패시베이션막(8) 및 전극(9)을 형성한다(도 3(a1)). 또, 도 3(a2)은 도 3(a1)의 c-c 선을 따른 종단면도이다. 패시베이션막(8)은 반도체 소자(2)의 한 쪽 표면의 전극(9) 이외의 부분에 형성한다. 또한 전극(9)은 반도체 소자(2)의 외주부에 형성한다.
그리고, 반도체 소자(2) 상의 전극(9)의 일부에 접속되도록 제 1 배선(4a)을 형성한다(도 3(b1)). 또 도 3(b2)는 도 3(b1)의 d-d 선을 따른 종단면도이다. 이 때, 제 1 배선(4a)의 전극(9)에 접속되는 부분의 다른 쪽 단부는 약간 팽창된 형태 로 형성하는 것이 바람직하다. 또한, 도 3(b1)의 공정 시에, 제 1 배선(4a)이 접속되어 있지 않은 전극(9)의 표면에 산화나 부식을 방지하기 위한 금속막을 동시에 형성하더라도 좋다. 이 금속막의 재료는 제 1 배선(4a)과 같은 것을 사용할 수 있다. 또, 제 1 배선(4a)은 반도체 소자(2)의 외주부 부근의 외부 단자(7)와 전극(9)을 접속하도록 하는 것이 바람직하다. 이것은, 반도체 소자(2)의 외주부에 열 스트레스 등에 의해 큰 응력이 걸리기 때문에, 배선(4)의 외부 단자(7)와의 접속 부분이 단선되기 쉬워지지만, 후에 도시하는 바와 같이 제 1 랜드를 형성함으로써, 응력이 완화되어 외부 단자(7)와의 접속 부분이 단선되기 어려워지기 때문이다. 본 실시예 2에서는, 도 3(b1) 등에 도시하는 바와 같이 반도체 소자(2)의 가장 외주부측에 위치하는 외부 단자(7)와, 그 하나 내측의 외부 단자(7)가 제 1 배선(4a)과 접속되게 되어 있지만, 적어도 반도체 소자(2)의 가장 외주부측에 위치하는 외부 단자(7)는 제 1 배선(4a)과 접속하도록 하는 것이 바람직하다.
제 1 배선(4a)은 예컨대 스퍼터로 티탄·텅스텐 합금의 층과 구리의 층을 패시베이션막(8)의 표면의 전면에 형성한 후에, 소정 형상으로 레지스트막(도시하지 않음)을 도포하고, 에칭을 행하여 제 1 배선(4a) 부분만을 남겨, 레지스트막을 박리함으로써 형성할 수 있다.
다음에, 도 3(b1)의 공정에서 제 1 배선(4a)이 형성된 패시베이션막(8)의 표면에 제 1 수지층(3)을 형성한다(도 4(c1)). 이 때 제 1 수지층(3)을 제 1 배선(4a)과 전극(9) 부분에도 형성하도록 한다. 제 1 수지층(3)을 전극(9) 부분에 형성함으로써, 외부 단자(7)를 형성할 수 있는 영역이 넓어져, 다수의 외부 단자(7) 를 형성하는 것이 가능해진다. 또 제 1 수지층(3)은 반도체 소자(3)의 가장 외측의 외주부에는 형성하지 않도록 한다. 또한, 제 1 수지층(3)은 전극(9) 부분을 피하여 형성하더라도 좋다.
도 4(c2)는 도 4(c1)의 e-e 선 및 f-f 선을 따른 종단면도이다. 제 1 수지층(3)의, 제 1 배선(4a)의 전극(9)에 접속되는 부분의 다른 쪽 단부에는 제 1 비어홀(14)이 형성되어 있다. 또한, 제 1 수지층(3)의, 제 1 배선(4a)이 접속되지 않는 전극(9)의 위 부분에는 제 2 비어홀(15)이 형성되어 있다.
그 후, 제 1 수지층(3)의 표면에 제 1 배선(4a)이 접속되어 있지 않은 전극(9)에 접속되도록 제 2 배선(4b)을 형성하고, 또한, 제 1 비어홀(14) 부분에 제 1 랜드(10)를 형성한다(도 4(d1)). 이때, 제 2 배선(4b)의 전극(9)에 접속되는 부분의 다른 쪽 단부는 팽창된 상태로 형성하고, 이 부분은 외부 단자(7)가 형성되는 제 2 랜드(17)로 된다. 또한 제 2 배선(4b)은 제 2 비어홀(15)을 거쳐서 전극(9)과 접속된다. 또, 도 4(d2)는 도 4(d1)의 g-g 선 및 h-h 선을 따른 종단면도이다.
여기서, 제 2 배선(4b)도 제 1 배선(4a)과 동일하게 형성하지만, 예컨대, 티탄·텅스텐 합금의 층과 구리의 층에, 또한 구리 도금을 실시하더라도 좋다. 또한 제 1 랜드(10)는, 예컨대, 제 2 배선(4b)과 같이 형성할 수 있다.
그리고, 제 1 수지층(3) 및 제 2 배선(4b)의 표면에 제 2 수지층(5)을 형성한다(도 4(e1)). 이 때, 반도체 소자(2)의 가장 외측의 외주부와, 제 1 랜드(10) 및 제 2 랜드(17) 부분에는 제 2 수지층(5)을 형성하지 않도록 한다(도 4(e2)참조). 또, 도 4(e2)는 도 4(e1)의 i-i 선 및 j-j 선을 따른 종단면도이다. 제 2 수 지층(5)의 제 1 랜드(10) 부분의 제 2 수지층(5)을 형성하지 않은 부분을 넓게 하여, 외부 단자(7)의 접속 신뢰성을 향상시키도록 하더라도 좋다.
다음에, 제 1 랜드(10) 및 제 2 랜드(17) 부분에 땜납볼로 이루어지는 외부 단자(7)를 형성한다(도 5(f1)). 이 외부 단자(7)는 예컨대 납 무함유 땜납으로 이루어지며, 땜납볼 전사, 페이스트 인쇄, 도금 등에 의해 형성된다. 또, 도 5(f2)는 도 5(f1)의 k-k 선을 따른 종단면도이다.
그리고, 제 2 수지층(5)의 표면 및 측면에 제 3 수지층(6)을 형성한다(도(g1)). 또, 도 5(g2)는 도 5(g1)의 l-l을 따른 종단면도이다. 이때, 제 3 수지층(6)은 외부 단자(7)의 일부가 노출되도록 형성한다. 또, 제 3 수지층(6)은 반드시 형성할 필요는 없다.
끝으로, 도 5(f1) 또는 도 5(g1)의 공정까지의 처리가 종료된 실리콘 웨이퍼를 다이싱에 의해 절단하여 각각의 반도체 장치(1)가 완성된다. 또 상기의 제조 공정에서는, 반도체 소자(2)의 집합체인 실리콘 웨이퍼의 다이싱되는 부분에, 제 1 수지층(3) 및 제 2 수지층(5)이 형성되어 있지 않기 때문에, 이들 수지층이 절단되지 않으므로, 반도체 소자(2)의 단부의 손상이나 수지층의 박리를 방지할 수 있다.
본 실시예 2에서는, 복수의 배선(4) 중 그 일부인 제 1 배선(4a)을 형성한 후에, 해당 제 1 배선(4a)의 표면에 제 1 수지층(3)을 형성하고, 복수의 배선(4) 중 그 일부를 제외한 제 2 배선(4b)을 제 1 수지층(3)의 표면에 형성하기 때문에, 배선(4)을 형성할 수 있는 부분의 면적이 제 1 수지층(3)의 양면으로 넓어져, 배선(4) 및 외부 단자(7)를 다수 형성할 수 있다. 또한, 배선(4)을 입체적으로 교차한 형태로 형성할 수 있기 때문에, 외부 단자(7)를 고밀도로 형성하는 것이 가능해진다.
(실시예 3)
도 6은 본 발명의 실시예 3에 따른 회로 기판의 예를 나타낸 사시 모식도이다. 도 6에 나타내는 회로 기판(100)은 실시예 1에 나타내는 반도체 장치(1)를 탑재한 것이다. 회로 기판(100)은 유리 에폭시 기판 등으로 이루어지고, 미리 구리 등의 배선 패턴이 형성되어 있다. 이 회로 기판(100)에 반도체 장치(1)의 외부 단자(7)를 접속함으로써, 전기적으로 도통한 상태가 되어, 소망하는 처리(예컨대, 데이터 처리)를 행할 수 있다.
도 7은 본 발명의 실시예 3에 따른 전자기기의 예를 나타낸 도면이다. 도 7에 나타내는 전자기기는 실시예 1에 나타내는 반도체 장치(1)를 갖고 있다. 도 7(a)은 반도체 장치(1)를 노트형 퍼스널 컴퓨터(200)에 적용한 예이며, 도 7(b)는 반도체 장치(1)를 휴대 전화(300)에 적용한 예이다. 또, 실시예 1에 나타내는 반도체 장치(1) 및 실시예 2의 제조 방법에 나타내는 반도체 장치(1)는 그 밖의 가전 제품 등에도 사용할 수 있다.
상술한 본 발명에 따르면, 배선 및 외부 단자를 고밀도로 형성할 수 있는 반도체 장치 및 그 제조 방법, 이 반도체 장치를 탑재한 회로 기판 및 이 반도체 장 치를 갖는 전자기기를 제공할 수 있다.
Claims (20)
- 복수의 전극을 갖는 반도체 소자에, 복수의 수지층과, 상기 전극에 전기적으로 접속되는 복수의 배선과, 해당 배선에 전기적으로 접속되는 복수의 외부 단자가 형성된 반도체 장치로서,상기 복수의 배선중 그 일부인 제 1 배선이 하나의 수지층 또는 적층된 복수의 수지층의 저면에 형성되고,상기 복수의 배선중 상기 일부를 제외한 제 2 배선이 상기 하나의 수지층 또는 적층된 복수의 수지층의 표면에 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 복수의 전극중 상기 제 1 배선에 접속되어 있지 않은 전극의 표면에, 상기 제 1 배선과 같은 재료의 금속막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 제 1 배선은 상기 복수의 외부 단자중 적어도 상기 반도체 소자의 가장 외주부측에 위치하는 외부 단자에 접속되어 있는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 반도체 장치의 패키지 방식은 칩 사이즈 패키지인 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 외부 단자는 땜납볼로 이루어지는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 하나의 수지층 또는 적층된 복수의 수지층에 비어홀이 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 반도체 장치는 실리콘 웨이퍼로 이루어지는 반도체 소자의 집합체를 다이싱에 의해 절단하여 제조되어 있는 것을 특징으로 하는 반도체 장치.
- 제 7 항에 있어서,상기 복수의 수지층중 적어도 하나의 수지층은 상기 집합체의 다이싱에 의해 절단하는 부분을 피하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,적어도 하나의 수지층은 상기 전극이 형성되어 있는 부분에 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 복수의 전극을 갖는 반도체 소자에, 복수의 수지층과, 상기 전극에 전기적으로 접속되는 복수의 배선과, 해당 배선에 전기적으로 접속되는 복수의 외부 단자를 형성하는 반도체 장치의 제조 방법으로서,상기 복수의 배선중 그 일부인 제 1 배선을 형성한 후에, 해당 제 1 배선의 표면에 적어도 하나의 수지층 또는 적층된 복수의 수지층을 형성하고, 상기 복수의 배선중 상기 일부를 제외한 제 2 배선을 상기 하나의 수지층 또는 적층된 복수의 수지층의 표면에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 10 항에 있어서,상기 복수의 전극중 상기 제 1 배선에 접속되어 있지 않은 전극의 표면에, 상기 제 1 배선과 같은 재료의 금속막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 10 항 또는 제 11 항에 있어서,상기 제 1 배선을 상기 복수의 외부 단자중 적어도 상기 반도체 소자의 가장 외주부측에 위치하는 외부 단자에 접속하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 10 항에 있어서,상기 반도체 장치의 패키지 방식은 칩 사이즈 패키지인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 10 항에 있어서,상기 외부 단자는 땜납볼로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 10 항에 있어서,상기 하나의 수지층 또는 적층된 복수의 수지층에 비어홀을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 10 항에 있어서,상기 반도체 장치를 실리콘 웨이퍼로 이루어지는 반도체 소자의 집합체를 다이싱에 의해 절단하여 제조하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 16 항에 있어서,상기 복수의 수지층중 적어도 하나의 수지층을 상기 집합체의 다이싱에 의해 절단하는 부분을 피하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 10 항에 있어서,적어도 하나의 수지층을, 상기 전극이 형성되어 있는 부분에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 청구항 1에 기재된 반도체 장치를 탑재하고 있는 것을 특징으로 하는 회로 기판.
- 청구항 1에 기재된 반도체 장치를 갖는 것을 특징으로 하는 전자기기.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003419405A JP4010298B2 (ja) | 2003-12-17 | 2003-12-17 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
| JPJP-P-2003-00419405 | 2003-12-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050061372A KR20050061372A (ko) | 2005-06-22 |
| KR100605767B1 true KR100605767B1 (ko) | 2006-07-31 |
Family
ID=34510638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040106962A KR100605767B1 (ko) | 2003-12-17 | 2004-12-16 | 반도체 장치, 그 제조 방법, 회로 기판 및 전자기기 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7129581B2 (ko) |
| EP (1) | EP1544914A2 (ko) |
| JP (1) | JP4010298B2 (ko) |
| KR (1) | KR100605767B1 (ko) |
| CN (2) | CN100565851C (ko) |
| TW (1) | TWI243459B (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4010298B2 (ja) * | 2003-12-17 | 2007-11-21 | セイコーエプソン株式会社 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
| JP3855992B2 (ja) | 2003-12-17 | 2006-12-13 | セイコーエプソン株式会社 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
| US9202714B2 (en) * | 2012-04-24 | 2015-12-01 | Micron Technology, Inc. | Methods for forming semiconductor device packages |
| US9099364B1 (en) * | 2014-08-15 | 2015-08-04 | Powertech Technology Inc. | MPS-C2 semiconductor device having shorter supporting posts |
| EP3474327A4 (en) * | 2016-06-20 | 2019-06-19 | Sony Corporation | SEMICONDUCTOR CHIP HOUSING |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2616565B2 (ja) * | 1994-09-12 | 1997-06-04 | 日本電気株式会社 | 電子部品組立体 |
| JP3142723B2 (ja) * | 1994-09-21 | 2001-03-07 | シャープ株式会社 | 半導体装置及びその製造方法 |
| JP2546192B2 (ja) * | 1994-09-30 | 1996-10-23 | 日本電気株式会社 | フィルムキャリア半導体装置 |
| JP2843315B1 (ja) * | 1997-07-11 | 1999-01-06 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
| TW571373B (en) | 1996-12-04 | 2004-01-11 | Seiko Epson Corp | Semiconductor device, circuit substrate, and electronic machine |
| TW480636B (en) | 1996-12-04 | 2002-03-21 | Seiko Epson Corp | Electronic component and semiconductor device, method for manufacturing and mounting thereof, and circuit board and electronic equipment |
| TW448524B (en) | 1997-01-17 | 2001-08-01 | Seiko Epson Corp | Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment |
| JPH10326795A (ja) * | 1997-03-28 | 1998-12-08 | Sony Corp | 半導体装置とその製造方法 |
| JP3052899B2 (ja) | 1997-07-04 | 2000-06-19 | 日本電気株式会社 | 半導体装置 |
| JP3152180B2 (ja) * | 1997-10-03 | 2001-04-03 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP3907845B2 (ja) * | 1998-08-18 | 2007-04-18 | 沖電気工業株式会社 | 半導体装置 |
| WO2000055898A1 (fr) | 1999-03-16 | 2000-09-21 | Seiko Epson Corporation | Dispositif a semi-conducteur, son procede de fabrication, carte de circuit et dispositif electronique |
| KR100298827B1 (ko) * | 1999-07-09 | 2001-11-01 | 윤종용 | 재배선 기판을 사용한 웨이퍼 레벨 칩 스케일 패키지 제조방법 |
| JP3629178B2 (ja) * | 2000-02-21 | 2005-03-16 | Ｎｅｃエレクトロニクス株式会社 | フリップチップ型半導体装置及びその製造方法 |
| TW515064B (en) | 2000-03-23 | 2002-12-21 | Seiko Epson Corp | Semiconductor device and its manufacturing method, circuit board and electronic machine |
| JP3526548B2 (ja) * | 2000-11-29 | 2004-05-17 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| JP2003007701A (ja) * | 2001-06-20 | 2003-01-10 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP3813079B2 (ja) * | 2001-10-11 | 2006-08-23 | 沖電気工業株式会社 | チップサイズパッケージ |
| US6987031B2 (en) * | 2002-08-27 | 2006-01-17 | Micron Technology, Inc. | Multiple chip semiconductor package and method of fabricating same |
| JP4010298B2 (ja) * | 2003-12-17 | 2007-11-21 | セイコーエプソン株式会社 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
-
2003
- 2003-12-17 JP JP2003419405A patent/JP4010298B2/ja not_active Expired - Fee Related
-
2004
- 2004-12-08 TW TW093137958A patent/TWI243459B/zh not_active IP Right Cessation
- 2004-12-15 CN CNB2004101049685A patent/CN100565851C/zh not_active Expired - Fee Related
- 2004-12-15 US US11/013,141 patent/US7129581B2/en active Active
- 2004-12-15 CN CN2009101790660A patent/CN101673717B/zh not_active Expired - Fee Related
- 2004-12-16 KR KR1020040106962A patent/KR100605767B1/ko active IP Right Grant
- 2004-12-16 EP EP04029837A patent/EP1544914A2/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US20050133937A1 (en) | 2005-06-23 |
| CN101673717B (zh) | 2012-06-13 |
| US7129581B2 (en) | 2006-10-31 |
| CN1630071A (zh) | 2005-06-22 |
| TW200522307A (en) | 2005-07-01 |
| CN100565851C (zh) | 2009-12-02 |
| EP1544914A2 (en) | 2005-06-22 |
| KR20050061372A (ko) | 2005-06-22 |
| JP4010298B2 (ja) | 2007-11-21 |
| JP2005183517A (ja) | 2005-07-07 |
| CN101673717A (zh) | 2010-03-17 |
| TWI243459B (en) | 2005-11-11 |
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130618 Year of fee payment: 8 |
|
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|
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|
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|
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|
| FPAY | Annual fee payment |
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