JPH09213921A - 増幅型固体撮像素子及び増幅型固体撮像装置 - Google Patents

増幅型固体撮像素子及び増幅型固体撮像装置

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JPH09213921A
JPH09213921A JP8019199A JP1919996A JPH09213921A JP H09213921 A JPH09213921 A JP H09213921A JP 8019199 A JP8019199 A JP 8019199A JP 1919996 A JP1919996 A JP 1919996A JP H09213921 A JPH09213921 A JP H09213921A
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drain
type semiconductor
semiconductor substrate
conductivity type
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JP8019199A
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Hiroaki Kudo
裕章 工藤
Yasushi Watanabe
恭志 渡辺
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Sharp Corp
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    • H01L27/14643—Photodiode arrays; MOS imagers

Abstract

(57)【要約】 【課題】 高画素密度化及び小型化を一層図ることがで
きるＴＧＭＩＳ型の増幅型固体装置に好適な増幅型固体
撮像素子を実現する。 【解決手段】 Ｐ型の半導体基板１の表層部に、Ｎ型の
半導体ウェル層４を形成し、その上に第１ゲート電極２
を形成する。ウェル層４の表層部には、Ｎ＋拡散層から
なるソース５及びドレイン６を形成する。半導体基板１
の上方であって、ウェル層４間に位置する部位には、第
２のゲート電極３を形成する。この第２のゲート電極３
の一側部は、第１のゲート電極２に隣接している。更
に、第２のゲート領域には、第２のゲート電極３による
ポテンシャルバリアが形成される領域をウェル層４との
間に領域長△Ｌ≒１．０μｍにわたって確保し、ここに
Ｐ型低抵抗拡散領域からなるリセットドレイン８を形成
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、増幅型固体撮像素
子及びこの増幅型固体撮像素子を備えた増幅型固体撮像
装置に関し、より詳しくは、多画素化及び小型化が図れ
る増幅型固体撮像素子及びこの増幅型固体撮像素子を使
用した増幅型固体撮像装置に関する。
【０００２】
【従来の技術】固体撮像装置としては、現在、電荷結合
素子（ＣＣＤ）型のものが主流であり、様々な分野に広
く利用されている。ＣＣＤ型撮像装置では、フォトダイ
オードないしＭＯＳダイオードで入射光を光電変換し、
蓄積された信号電荷を、ＣＣＤ転送チャネルを介して高
感度の電荷検出部へ導き、そこで電圧信号に変換する構
成としている。そのためＳ／Ｎ比が高く、出力電圧も大
きいという特徴を備えている。
【０００３】しかしながら、最近では、撮像装置の小型
化及び多画素化が要請されており、かかる要請に答える
ためには、画素サイズを小さくする必要がある。ところ
で、画素サイズを小さくすると、ＣＣＤの転送可能電荷
量は次第に少なくなるため、ダイナミックレンジの低下
が深刻な問題となる。また、ＣＣＤでは素子全体を数相
のクロックで駆動するため多画素になるほど消費電力が
急激に大きくなるという問題もある。
【０００４】これらの問題に対処するため、最近では、
各画素で発生した信号電荷そのものを読み出さず、画素
内で信号電荷を増幅した後、走査回路により読み出す増
幅型固体撮像装置が提案されている。この増幅型固体撮
像装置によれば、信号電荷が増幅されるため、読み出し
による信号量の制限はなくなり、ダイナミックレンジは
ＣＣＤより有利となる。また、駆動は信号読み出し画素
を含む水平、垂直ライン選択スイッチのみの駆動でよ
く、その電圧も低いため、消費電力はＣＣＤより少な
い。
【０００５】ここで、画素内での信号電荷の増幅にはト
ランジスタを用いるのが一般的であり、トランジスタの
種類によりＳＩＴ型、バイポーラ型及びＭＯＳ型に分け
られる。
【０００６】ところで、信号読み出しのための走査回路
は、通常ＭＯＳ型のトランジスタが構造が簡単で、かつ
作製が容易であるため、ＭＯＳ型が好ましく、画素内で
信号電荷の増幅を行うトランジスタもＭＯＳ型にする
と、モノリシックに作製できるため、装置全体の構成上
有利である。更に、ＭＯＳ型の内、画素内に単一のＭＯ
Ｓトランジスタのみを含むものが画素密度を高める上で
有利となる。
【０００７】
【発明が解決しようとする課題】このタイプの増幅型固
体撮像装置として、ＴＧＭＩＳ（Ｔｗｉｎ ＧａｔｅＭ
ＯＳ Ｉｍａｇｅ Ｓｅｎｓｏｒ）型のものがあり、そ
の一例として、本願出願人が特願平６−１４８３３０号
で先に提案したものがある。図１５（ａ）、（ｂ）はそ
の画素構造、即ち増幅型固体撮像素子の素子構造を示
す。
【０００８】図１５（ｂ）に示すように、Ｐ型の半導体
基板１上には、絶縁膜を介して第１のゲート電極２及び
第２のゲート電極３が形成されている。第１のゲート電
極２の下方に相当する半導体基板１の表面側には、Ｎ型
のウェル層４が水平方向に適切な間隔を設けて形成され
ている。各ウェル層４の表層部には、Ｎ＋拡散層が水平
方向に適切な間隔を設けて形成されている。一方のＮ＋
拡散層は第１のゲート電極２をゲートとするＭＯＳ型ト
ランジスタのソース５を構成し、他方のＮ＋拡散層はド
レイン６を構成する。
【０００９】このような構成の増幅型固体撮像素子にお
いて、第１のゲート電極２を貫いて入射した光ｈνは、
光電変換により電子・正孔対を発生するが、電子はドレ
イン６に流出する。一方、正孔はウェル層４の中程に形
成されるポテンシャルバリア及び第２のゲート電極３下
のポテンシャルバリアにより閉じ込められ、ウェル層４
の半導体／絶縁膜界面に蓄積し信号電荷となる。
【００１０】ここで、蓄積された信号電荷量に応じてウ
ェル層４のポテンシャルが変化する量をソース５の増幅
された形の電位変化として読み出し、出力信号としてい
る。
【００１１】信号電荷の排出は、第２のゲート電極３下
のポテンシャルバリアを引き下げてやれば、図１５
（ｂ）に矢印で示す経路により半導体基板１に流れるこ
とにより容易に達成される。即ち、信号電荷として蓄積
された正孔は、ウェル層４の表面から半導体基板１に流
れ込み、これで信号電荷のリセットが行われる。なお、
本明細書では、一旦蓄積された信号電荷を排出すること
をリセット動作と称する。
【００１２】次に、図１６に従って信号電荷の蓄積時、
信号読み出し時及び信号電荷の排出時の詳細について説
明する。ここで、図１６（ａ）、（ｂ）、（ｃ）の図上
右側は、いずれも第１のゲート電極２下の深さ方向ポテ
ンシャル分布を表し、図上左側は、第２のゲート電極３
下の深さ方向ポテンシャルをそれぞれ表わしている。
【００１３】まず、信号電荷蓄積時を図１６（ａ）に従
って説明する。第１のゲート電極２に低めの電圧ＶＧＡ
（Ｌ）を印加し、第２のゲート電極３に中程の電圧ＶＧ
Ｂ（Ｍ）を印加する。これにより、第２のゲート電極３
下には正孔に対して一定値以上のポテンシャルバリア△
φＢが形成され、半導体基板１からウェル層４の表面へ
の正孔の流入を防止する。なお、このポテンシャルバリ
ア△φＢの値は、半導体基板１がシリコンの場合〜０．
５Ｖ（０．５Ｖより低い近い値）であるが、以下ではシ
リコンの場合に限定して説明する。
【００１４】さて、ウェル層４の表面には光電変換によ
り発生した正孔が信号電荷として蓄積し、ウェル層４表
面のポテンシャル分布を（１）の状態から（２）の状態
ヘ引き上げる。ここで、ウェル層４の表面ポテンシャル
と第２のゲート電極３下の表面ポテンシャルとの差△φ
ＡＢが大きい（△φＡＢ＞０．５Ｖ）間は、信号電荷は
表面に溜まるが、信号電荷が蓄積されると、ポテンシャ
ル分布が更に引き上げられ、（３）で示す蓄積限界状態
になる。この蓄積限界状態では、△φＡＢ＜〜０．５Ｖ
となり、蓄積された正孔は第２ゲート電極３下のポテン
シャルバリアを超えて半導体基板１へ流出する。これに
より過剰電荷をオーバーフローでき、ブルーミング抑圧
が可能となる。なお、（２）の状態のＮ型のウェル層ポ
テンシャル深さを△φＡ（Ｓｔｏ）とする。
【００１５】次に、図１６（ｂ）に従って信号読み出し
時の詳細を説明する。第１のゲート電極２に高めの電圧
ＶＧＡ（Ｈ）を印加する。これにより、第１のゲート電
極２下のポテンシャル分布はさらに引き上げられ、信号
がゼロのときには（４）の状態、信号蓄積時には（５）
の状態となる。なお、（４）の状態のＮ型ウェル属ポテ
ンシャル深さを△φＡ（Ｄｅｔ）とする。ここで、ＶＧ
Ａ（Ｈ）の値は、△φＡ（Ｄｅｔ）＞△φＡ（Ｓｔｏ）
となるように選定される。
【００１６】一方、第２のゲート電極３には高めの電圧
ＶＧＢ（Ｈ）が印加され、これにより、第２のゲート電
極３下には信号蓄積時（（５）の状態）のウェル層４の
表面ポテンシャルに比べ△φＡＢ（＞０．５Ｖ）のポテ
ンシャルバリアが形成され、これによりウェル層４表面
から半導体基板１への信号蓄積電荷の流入を防止する。
【００１７】ＶＧＡ（Ｈ）の値を、△φＡ（Ｄｅｔ）＞
△φＡ（Ｓｔｏ）の条件を満たすように設定すると、以
下に示す理由により、選択された画素の信号読み出しの
みが行われる。即ち、図１５に示すソース端子ＶＳが複
数画素共通に接続されていても、特定のゲートにＶＧＡ
（Ｈ）が印加され、他のゲートにはＶＧＡ（Ｌ）が印加
され、かつ△φＡ（Ｄｅｔ）＞△φＡ（Ｓｔｏ）なる関
係が成立する限り、検出されるソース電位はＶＧＡ
（Ｈ）がゲートに印加されたソース端子の値となるから
である。
【００１８】次に、図１６（ｃ）に従ってリセット動作
時の詳細について説明する。第１のゲート電極２に高め
の電圧、例えば前記信号読み出し時と同じＶＧＡ（Ｈ）
を印加する。第２のゲート電極３には中程の電圧、たと
えば前記信号蓄積時と同じＶＧＢ（Ｍ）を印加する。こ
のとき第２のゲート電極３下のポテンシャルは、信号ゼ
ロ時（（４）’の状態）のウェル層４の表面ポテンシャ
ルより十分低い値（−△φＡＢ）となる。このためウェ
ル層４表面の信号電荷、即ち正孔はすべて、第２のゲー
ト電極３下を通り、半導体基板１に排出される。即ち、
リセット動作が行われる。これにより一度画像情報がク
リアされ、次の画像情報の蓄積動作へ移ることが可能と
なる。更に、上記リセット動作を光積分期間の中程で行
えば、それまでの画像情報がクリアされるため、それ以
降の情報のみ蓄積する、いわゆるシャッタ動作をするこ
とができる。
【００１９】しかしながら、本願出願人が先に提案した
上記のＴＧＭＩＳ型の増幅型固体撮像装置においては、
画素密度を高めるため、画素面積を小さくしていくと以
下に述べるような問題点が生じる。図１７（ａ）、
（ｂ）に従ってこの問題点を説明する。
【００２０】但し、図１７（ａ）は図１５（ｂ）同様の
断面図であり、図１７（ｂ）は第１のゲート電極２下の
深さ方向ポテンシャル分布及び第２のゲート電極３下の
深さ方向ポテンシャルを表わしている。
【００２１】上記のようなＴＧＭＩＳ型の増幅型固体撮
像装置に使用される増幅型固体撮像素子おいて、画素密
度を高め、かつ画素面積を小さくして多画素化、小型化
を更に図らんとすれば、第２のゲート電極３の幅を更に
小さくし、併せて出力信号を検出するソース５とドレイ
ン６との間隔も更に小さくする必要がある。
【００２２】しかしながら、ある程度これらの寸法を小
さくしていくと、蓄積電荷が排出される経路にソース５
及びドレイン６に印加されている電位に起因して発生す
る電界によって３次元的なポテンシャルの尾根７が形成
される。このため、第１のゲート電極２下の表面ポテン
シャルより第２のゲート電極３下の表面ポテンシャルバ
リアを低くしたとしても、図１７（ｂ）の左側に示すよ
うに、第２のゲート電極３下のポテンシャル分布での表
面（Ｖｓｕｂ）と半導体基板１との中程にポテンシャル
の尾根７が形成されるため、蓄積された信号電荷である
正孔の逃げ場所がない。この結果、蓄積電荷が半導体基
板１へ完全に排出されないという問題点が生じる。
【００２３】ここで、このポテンシャルの尾根７が形成
されないためには、ソース５及びドレイン６の電位を５
Ｖとした場合、第２のゲート電極３の幅を、例えば３．
５μｍ以上にすればよい。しかしながら、第２のゲート
電極３の幅をこのような寸法にすると、高画素密度化お
よび小型化を図ることが困難になる。このため、本願出
願人が先に提案したＴＧＭＩＳに適用される増幅型固体
撮像素子では、固体撮像装置の高画素密度化および小型
化を図る上で一定の制約があった。
【００２４】本発明はこのような現状に鑑みてなされた
ものであり、高画素密度化及び小型化を一層図ることが
できる増幅型固体撮像素子及びこの増幅型固体撮像素子
を備えた増幅型固体撮像装置を提供することを目的とす
る。
【００２５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の増幅型固体撮像素子は、半導体基体の表面
に形成されたトランジスタへの入射光によって発生した
信号電荷を、該トランジスタ内の該半導体基体の表面近
傍部に蓄積し、該蓄積された信号電荷に応じた電気信号
の変化を出力する増幅型固体撮像素子であって、該信号
電荷を蓄積する該半導体基体表面近傍部と、該半導体基
体表面上に形成された第１ゲート電極とからなる第１ゲ
ート領域と、該半導体基体表面に該半導体基体濃度に比
べて高濃度な不純物層によって形成されたソース及びド
レインとを有するトランジスタと、一部分が該第１ゲー
ト領域に隣接する該半導体基体表面近傍部と、該半導体
基体表面上に絶縁膜を介して形成され、一部分が該第１
ゲート電極に隣接する第２ゲート電極とからなる第２ゲ
ート領域と、該半導体基体表面に該第１ゲート電極と該
第２ゲート電極との隣接部から該半導体基体表面方向に
沿って所定の距離を有する部分に、該半導体基体濃度よ
りも高濃度な不純物層を形成してなる電荷検出用ドレイ
ンとを有する電荷排出部と、を備え、該蓄積信号電荷を
該電荷排出部の該電荷検出用ドレインに排出するように
成しており、そのことにより上記目的が達成される。
【００２６】好ましくは、前記半導体基体が、第１導電
型半導体基板と、該第１導電型半導体基板上の表面の一
部に形成された第２導電型半導体ウェル層とから成り、
該第２導電型半導体ウェル層内に第２導電型を有し、該
第２導電型半導体ウェル層よりも高濃度な不純物層より
なる前記ソース及びドレインを形成し、該第２導電型半
導体ウェル層上の該ソースと該ドレインとの間に前記第
１ゲート電極を形成し、該第１導電型半導体基板上であ
って、該第２導電型半導体ウェル層の形成されていない
部分に該第１ゲート電極に隣接して前記第２ゲート電極
を形成し、該第１導電型半導体基板表面に第１導電型高
濃度不純物層より成る電荷検出用ドレインを形成する。
【００２７】また、好ましくは、前記半導体基体が第１
導電型半導体基板と、該第１導電型半導体基板上に形成
された第２導電型半導体層とから成り、該第２導電型半
導体層に第２導電型を有する高濃度不純物層よりなる前
記ソース及びドレインを形成し、該ソースと該ドレイン
との間の該第２導電型半導体層上に前記第１ゲート電極
を形成し、該ソースと該ドレインとの間であって、該第
２導電型半導体層表面の前記第１ゲート領域に隣接する
部分に第１導電型半導体ウェル層を形成し、該第１導電
型半導体ウェル層上に該第１ゲート電極に隣接して前記
第２ゲート電極を形成し、該第１導電型半導体ウェル層
表面に前記電荷検出用ドレインを形成する。
【００２８】また、好ましくは、前記半導体基体が第１
導電型半導体基板と、該第１導電型半導体基板上に形成
された第２導電型半導体層とから成り、該第２導電型半
導体層に第２導電型を有する高濃度不純物層より成る前
記ソース及びドレインを形成し、該ソースと該ドレイン
との間の該第２導電型半導体層上に前記第１ゲート電極
を形成し、該第２導電型半導体層上に該第１ゲート電極
に隣接して前記第２ゲート電極を形成し、該第２導電型
半導体層表面に前記電荷検出用ドレインを形成する。
【００２９】また、好ましくは、前記半導体基体が第１
導電型半導体基板と、該第１導電型半導体基板上に形成
された第２導電型半導体層とから成り、該第２導電型半
導体層に第１導電型を有する高濃度不純物層より成る前
記ソース及びドレインを形成し、該ソースと該ドレイン
との間の、該第２導電型半導体層の表面近傍部に入射光
により発生した信号電荷を蓄積する第１ゲート領域を構
成する前記第１ゲート電極を形成し、該第２導電型半導
体層上に、該第１ゲート電極に隣接して前記第２ゲート
電極を形成し、該第２導電型半導体層表面に第２導電型
不純物層より成る電荷検出用ドレインを形成する。
【００３０】また、好ましくは、前記第１及び第２ゲー
ト電極が共にゲート絶縁膜を介して形成され、該第１及
び第２ゲート電極への印加電圧が等しいときに、第１ゲ
ート領域の基体表面ポテンシャルが第２ゲート領域の基
体表面ポテンシャルよりも小さく、かつ該第１ゲート領
域のポテンシャルプロファイル中の最大ポテンシャルが
該第２ゲート領域のポテンシャルプロファイル中の最大
ポテンシャルよりも大きくなるように、前記第２導電型
半導体ウェル層もしくは前記第２導電型半導体層の層
厚、該第２導電型半導体ウェル層もしくは第２導電型半
導体層のキャリア濃度分布又は該ゲート絶縁膜の膜厚の
内の少なくとも一つを、該第１ゲート領域と該第２ゲー
ト領域で異ならせる。
【００３１】また、好ましくは、前記半導体基体と前記
電荷検出用ドレインの電位を独立に制御する。
【００３２】また、好ましくは、前記第１ゲート領域は
その周囲を、前記ドレイン及び前記第２ゲート領域で囲
まれ、前記ソースはその周囲を前記第１ゲート領域に囲
まれている。
【００３３】また、本発明の増幅型固体撮像装置は、前
記第１ゲート電極を第１のクロックラインに接続する一
方、前記第２ゲート電極を第２のクロックラインに接続
し、前記トランジスタ部のドレインを各撮像素子共通に
第１の電源に接続する一方、前記電荷検出用ドレインを
各撮像素子共通に第２の電源に接続し、該トランジスタ
部の前記ソースを信号ラインに接続し、１次元又は２次
元の撮像装置としており、そのことにより上記目的が達
成される。
【００３４】好ましくは、請求項８記載の増幅型固体撮
像素子を備えた増幅型固体撮像装置であって、前記ドレ
インと前記第２ゲート領域を信号電荷に対する素子分離
領域とする。
【００３５】以下に作用を説明する。
【００３６】上記のような電荷検出用ドレインを設ける
と、第２ゲート領域のポテンシャルバリアを引き下げて
やると、ソースとドレインに印加される電位に起因して
第２ゲート領域の半導体基体表面とその深さ方向中程と
の間にポテンシャルの尾根が発生した状況下において
も、基体表面に表面リセットチャネルが形成されるの
で、第１ゲート領域に蓄積された信号電荷を第２ゲート
領域を介して電荷検出用ドレインに排出することができ
る。即ち、かかる構成によれば、リセット動作を確実に
行える。
【００３７】また、信号蓄積期間中においても、第２ゲ
ート領域のポテンシャルバリアを適切に設定すれば、過
剰な信号電荷を電荷検出用ドレインに排出できるので、
ブルーミングを確実に抑止できる。
【００３８】また、請求項５記載の構成によれば、電子
を信号電荷とするものとなるので、信号電荷が正孔であ
る場合に比べて、光電変換領域を深く取れるので、ダイ
ナミックレンジが大きくなり、増幅型固体撮像素子の特
性を向上できる利点がある。
【００３９】また、第１ゲート領域と第２ゲート領域の
ポテンシャル分布を異ならせる場合は、光電変換領域で
ある第１ゲート領域で任意の波長感度特性が得られるよ
うに光電変換領域を大きく取ることが可能になる。ま
た、このことは、ダイナミックレンジを左右する第２の
ゲート領域で蓄積できる信号電荷の量を任意に設定する
ことが可能になるので、適切なダイナミックレンジを容
易に設定することができる。このため、増幅型固体撮像
素子の特性を向上できる利点がある。
【００４０】また、半導体基体と電荷検出用ドレインの
電位を独立に制御する構成によれば、電荷蓄積領域であ
る第１ゲート領域と電荷検出用ドレインとの間の電界強
度を任意に設定でき、電界形成により信号電荷をより高
速で電荷検出用ドレインに排出することができるので、
かかる増幅型固体撮像素子を固体撮像装置に使用する
と、１フレーム当たりの信号出力速度を向上できる。こ
のため、高機能の固体撮像装置を実現できる。更には、
オフセット電荷を注入することが可能になるので、固定
パターンノイズ（ＦＰＮ）を低減できる利点がある。な
お、その詳細については後述の実施形態で説明する。
【００４１】
【発明の実施の形態】以下に本発明の実施の形態を図面
に基づき説明する。
【００４２】（実施形態１）図１（ａ）、（ｂ）は、本
発明増幅型固体撮像素子の実施形態１を示す。Ｐ型の半
導体基板（基板濃度：約１．０×１０15／ｃｍ3）１の
表層部には、水平方向に適切な間隔を設けて、Ｎ型の半
導体ウェル層（ウェル濃度：約３．０×１０15／ｃ
ｍ3）４が形成されている。半導体ウェル層４の上に
は、第１のゲート領域となる第１のゲート電極（ｎ＋Ｐ
ｏｌｙ Ｓｉ：約６０ｎｍ、酸化膜厚：約８０ｎｍ）２
が形成されている。また、ウェル層４の表層部には、Ｎ
＋拡散層が形成され、このＮ＋拡散層は、第１のゲート
電極２をゲートとするＭＯＳ型トランジスタのソース５
及びドレイン６を構成する。半導体基板１の上方であっ
て、ウェル層４間に位置する部位には、第２のゲート領
域となる第２のゲート電極（ｎ＋Ｐｏｌｙ Ｓｉ：約４
５０ｎｍ、酸化膜厚：約８０ｎｍ）３が形成されてい
る。この第２のゲート電極３の一側部は、第１のゲート
電極２に隣接している。
【００４３】更に、第２のゲート領域には、第２のゲー
ト電極３によるポテンシャルバリアが形成される領域を
ウェル層４との間に領域長△Ｌ≒１．０μｍにわたって
確保し、ここにＰ型低抵抗拡散領域からなるリセットド
レイン８が形成されている。
【００４４】なお、リセットドレイン８は、第２のゲー
ト電極３を形成する前に形成される。また、ソース５及
びドレイン６用のＮ＋拡散層は、第２のゲート電極３を
形成した後に形成される。
【００４５】上記構成において、第１のゲート電極２を
貫いて入射した光ｈνは、ウェル層４の光電変換領域に
おいて、光電変換により電子・正孔対を発生するが、電
子はドレイン６へ流出する。一方、正孔はウェル層４の
深さ方向の中程に形成されるポテンシャルバリア及び第
２のゲート電極３下のポテンシャルバリアにより閉じ込
められ、第１のゲート領域の半導体／絶縁膜界面に蓄積
し信号電荷となる。
【００４６】本実施形態１の増幅型固体撮像素子におい
ても、本願出願人が先に提案したものと同様に、この信
号蓄積電荷量に応じて半導体ウェル層４のポテンシャル
が変化する量を、ソース５の電位変化として読み出し、
出力信号としている。この点については後述する他の実
施形態の固体撮像素子においても同様である。
【００４７】信号電荷の排出は、第２のゲート電極３下
のポテンシャルバリアを引き下げてやれば、図１（ａ）
に矢印で示す経路により、信号電荷がリセットドレイン
８へ向けて流れるので、容易に達成される。なお、リセ
ットドレイン８に流れ込んだ信号電荷は、例えば図示し
ない配線を通って基板外部に排出される。
【００４８】このような本実施形態１のＴＧＭＩＳ型固
体撮像装置に使用される増幅型固体撮像素子によれば、
従来の技術の項で説明したポテンシャルの尾根７の影響
を全く受けること無く完全に蓄積電荷を排出するリセッ
ト動作を完遂できる。以下にその理由を説明する。
【００４９】図１（ｂ）はリセット時における動作をよ
り詳細に示したものである。なお、蓄積動作及び読み出
し動作については、従来の技術の項で説明したものと同
様であるので、ここでは説明を省略する。
【００５０】図１（ｂ）において、図上右側は第１のゲ
ート電極２下の深さ方向ポテンシャル分布を、図上左側
は第２のゲート電極３下のポテンシャルバリアを形成す
る領域の深さ方向ポテンシャル分布及び第２のゲート電
極３下のリセットドレイン８領域の深さ方向ポテンシャ
ル分布をそれぞれ表わしている。
【００５１】ここで、リセット動作時には、第１のゲー
ト電極２には高めの電圧、例えば前記信号読み出し時と
同じＶＧＡ（Ｈ）を印加する。第２のゲート電極３には
中程の電圧、例えば上述の信号蓄積時と同じＶＧＢ
（Ｍ）を印加する。このとき第２のゲート電極３下の表
面ポテンシャルは、信号ゼロ時（（４）’の状態）のウ
ェル層４表面ポテンシャルより十分低い値（−△φＡ
Ｂ）となる。このためウェル層４表面の信号電荷（正
孔）はすべて第２ゲート電極３下のポテンシャルバリア
ゲートを通ってリセットドレイン８へ流れる。即ち、リ
セット動作が達成される。
【００５２】今少し説明すると、実施形態１の増幅型固
体撮像素子によれば、従来問題となっていた第２ゲート
電極３下の深さ方向中程に形成されるポテンシャル尾根
７の影響は全く受けることがない。即ち、本実施形態１
では、半導体基板１の表面に、第１ゲート領域に蓄積さ
れた信号電荷である正孔の排出通路となる表面チャネル
が形成されるからである。図１（ｂ）の左側部における
破線は、第２ゲート電極３下のポテンシャルバリアが引
き下げられた様を表している。
【００５３】以上のように、本実施形態１によれば、ポ
テンシャルの尾根７の影響を受けないため、第２のゲー
ト電極３の幅等の寸法に制約がなく、２次元的なゲート
等のレイアウトの自由度も上がるので、増幅型固体撮像
装置の作製に効果を有する。上記のリセット動作によ
り、一度画像情報がクリアされ、次の画像情報の蓄積動
作へ移ることが可能となる。更に、上記リセット動作を
光積分期間の中程で行えば、それまでの画像情報がクリ
アされるため、それ以降の情報のみ蓄積される、いわゆ
るシャッター動作をすることができる。
【００５４】次に、上記の信号電荷蓄積時、信号読み出
し時、リセット動作時の動作を図２に従い定量的に説明
する。一例として下記条件を考える。但し、半導体基板
１はＳｉとする。
【００５５】 基板濃度：Ｎｐ≒１．０×１０15／ｃｍ3 Ｎ−層濃度：Ｎｎ≒＝３．０×１０15／ｃｍ3 Ｎ−層厚：ｄｎ≒１．５μｍ 酸化膜厚：ｄｏ≒８０ｎｍ なお、信号電荷密度をＮｓｉｇ（／ｃｍ2）とする。
【００５６】このときイントリンシックポテンシャルφ
ｉの分布を考え、基板中性領域のφｉ（ｂ）＝０．０Ｖ
とし、第１のゲート電極下の深さ方向に、Ｎ層表面ポテ
ンシャルをφｉ１（Ｓ）、Ｎ層（ウェル層４）のポテン
シャルの底をφｉｌ（Ｍ）とする。また第２のゲート電
極３下の半導体表面ポテンシャルをφｉ２（Ｓ）とす
る。なおフラットバンド電圧＝−０．８５Ｖとする。
【００５７】＜信号電荷蓄積時＞ＶＧＡ（Ｌ）＝−３．
０Ｖ、ＶＧＢ（Ｍ）＝１．０Ｖ（但し、イントリンシッ
クポテンシャルに換算すると１．５５Ｖとなる）とする
と、図２中に数値で示すように、 Ｎｓｉｇ＝０の時、 φｉ１（Ｍ）＝１．７２Ｖ φｉ１（Ｓ）＝−０．９３Ｖ φｉ２（Ｓ）＝１．３４Ｖ Ｎｓｉｇ＝５×１０11の時、φｉ１（Ｍ）＝２．８９Ｖ φｉ１（Ｓ）＝０．８３Ｖ 即ち、図２（ａ）に示した△φＢ、△φＡＢの値は、 △φＢ＝１．３４Ｖ Ｎｓｉｇ＝５×１０11で △φＡＢ＝０．５１Ｖよ
り、信号電荷量が約５×１０11までは蓄積し、それ以上
でオーバーフローする。
【００５８】＜信号読み出し時＞ＶＧＡ（Ｈ）＝０．０
Ｖ、ＶＧＢ（Ｈ）＝５．０Ｖとすると、 Ｎｓｉｇ＝０の時、 φｉ１（Ｍ）＝３．６２Ｖ φｉｌ（Ｓ）＝１．８５Ｖ φｉ２（Ｓ）＝４．８９Ｖ Ｎｓｉｇ＝５×１０11の時、 φｉ１（Ｍ）＝４．９９Ｖ φｉ１（Ｓ）＝３．６３Ｖ ここで、ドレイン電圧ＶＤ＝５．０Ｖとすると、φｉ１
（Ｍ）換算ではφｉＤ＝５．６０Ｖとなるから、Ｎｓｉ
ｇ＝０〜１０11間では十分ポテンシャル検出が可能であ
る。また、図２（ａ）、（ｂ）図に示した△φＡ（Ｄｅ
ｔ）と△φＡ（Ｓｔｏ）の差、 △φＡ（Ｄｅｔ）−△φＡ（Ｓｔｏ）＝０．７３Ｖ となり、非読み出し画素と読み出し画素との電圧マージ
ンは十分確保される。検出信号電圧は、φｉ１（Ｍ）の
信号電荷量の変化、△φｉ１（Ｍ）として検出され、Ｎ
ｓｉｇ＝５×１０11で△φｉ１（Ｍ）＝１．３７Ｖが得
られる。
【００５９】＜リセット動作時＞ＶＧＡ（Ｈ）＝０．０
Ｖ、ＶＧＢ（Ｍ）＝１．０Ｖとすると、 Ｎｓｉｇ＝０の時、 φｉ１（Ｍ）＝３．６２Ｖ φｉ１（Ｓ）＝１．８５Ｖ φｉ２（Ｓ）＝１．３４Ｖ Ｎｓｉｇ＝５×１０11の時、φｉ１（Ｍ）＝４．９９Ｖ φｉ１（Ｓ）＝３．６３Ｖ 即ち、Ｎｓｉｇ＝〜５×１０11（５×１０11よりも小さ
い近い値）でφｉｌ（Ｓ）＞φｉ２（Ｓ）となり、すべ
ての信号電荷が第１のゲート電極２下の半導体表面から
第２のゲート電極３下を通り、リセットドレイン８に排
出される。
【００６０】なお、この場合の最大信号量は５×１０11
／ｃｍ2となるが、例えば画素サイズが５μｍ角（２５
μｍ2）程度と小さく、第１のゲート電極２の面積が１
０μｍ2程度とした場合でも、画素あたり信号量は正孔
数で約50000個と十分な値となる。
【００６１】以上定量的に説明したように、本発明では
十分な信号量を維持したまま、リセット動作に高い電圧
を必要とすることがない。本実施形態１では、−３Ｖ〜
＋５Ｖの電源によりすべての動作が可能である。また、
本発明では、リセット動作により蓄積電荷が残ることな
く完全に排出されることが可能となる。なお、Ｎ−層の
濃度、厚さ等の条件を変更すれば、駆動電圧の変更も容
易である。従って、実施条件に即した種々の設計変更が
可能である。
【００６２】（実施形態２）図３は、本発明増幅型固体
撮像素子の実施形態２を示す。この実施形態２の増幅型
固体撮像素子は、リセットドレイン８の形成位置が実施
形態１のものと異なる他は、同一の構造になっている。
即ち、本実施形態２においては、リセットドレイン８
は、ウェル層４内のドレイン６に隣接する位置に形成さ
れている。なお、実施形態１のものと対応する部分につ
いては同一の符号を付し、説明は省略する。
【００６３】本実施形態２においても、リセットドレイ
ン８が設けられているため、上記実施形態１と同様に蓄
積された信号電荷を確実にリセットできる。
【００６４】本実施形態２によれば、リセットドレイン
８を形成する際、第２のリセットゲート（第２のゲート
電極３）のセルフアライン法により形成可能なため、リ
セットドレイン８とリセットゲート、ウェル層４との位
置関係を正確に作製することが可能になるため、リセッ
ト動作及び蓄積動作時の動作点のバラツキを抑えること
ができる。このため、特性の均一性を向上できる。
【００６５】（実施形態３）図４は本発明増幅型固体撮
像素子の実施形態３を示す。図４（ａ）に示すように、
Ｐ型の半導体基板（基板濃度：約１．０×１０15／ｃｍ
3）１上には、Ｎ型の半導体ウェル層（ウェル濃度：約
３．０×１０15／ｃｍ3、厚さ：約１．５μｍ）４が形
成され、その上に第１のゲート領域となる第１のゲート
電極（ｎ＋Ｐｏｌｙ Ｓｉ：約６０ｎｍ、酸化膜厚：約
８０ｎｍ）２が形成されている。また、ウェル層４の表
層部には、Ｎ＋拡散層が形成され、このＮ＋拡散層は、
第１のゲート電極２をゲートとするＭＯＳ型トランジス
タのソース５及びドレイン６を構成する。
【００６６】半導体基板１上の第１のゲート電極２の側
方には、第２のゲート領域となる第２のゲート電極（ｎ
＋Ｐｏｌｙ Ｓｉ：約４５０ｎｍ、酸化膜厚：約８０ｎ
ｍ）３が形成されている。第２のゲート電極３の一側部
は第１のゲート電極２に隣接している。基板表面の第２
のゲート領域となる部分には、Ｐ型の半導体ウェル層
（ウェル濃度：約１．０×１０15／ｃｍ3、厚さ：約
１．０μｍ）９が形成されており、この半導体ウェル層
４を形成した後に、前記第２のゲート電極３がその上に
形成される。
【００６７】更に、第２のゲート領域には、前記第２の
ゲート電極３によりポテンシャルバリアが形成される領
域をＮ型の半導体ウェル層４との間に領域長△Ｌ≒１．
０μｍにわたって確保し、ここにＰ型の低抵抗拡散層よ
りなるリセットドレイン８が形成されている。なお、リ
セットドレイン８は、前記第２のゲート電極３を形成す
る前に形成される。また、ソース５及びドレイン６用の
Ｎ＋拡散層は、第２のゲート電極３を形成した後に形成
される。
【００６８】上記の構成において、第１のゲート電極２
を貫いて入射した光ｈνは、半導体ウェル層４の光電変
換領域において、光電変換により電子・正孔対を発生す
るが、電子はドレイン６へ流出する。一方、正孔は半導
体ウェル層４の深さ方向中程に形成されるポテンシャル
バリア及び第２のゲート電極３下のポテンシャルバリア
により閉じ込められ、第１のゲート領域の半導体／絶縁
膜界面に蓄積されて信号電荷となる。この信号蓄積電荷
量に応じて半導体ウェル層４のポテンシャルが変化する
量を、ソース５の電位変化として読み出し、出力信号と
する。この動作については上記の実施形態１と同様であ
る。
【００６９】第２のゲート電極３下のポテンシャルバリ
アは、上記のように、前記第１のゲート領域の半導体／
絶縁膜界面に蓄積される信号電荷を蓄えるべくポテンシ
ャルバリアとして機能するが、リセット時には引き下げ
られ、図４に矢印で示す経路により信号電荷がリセット
ドレイン８に排出される。このような機能を発揮できる
ものであれば、半導体層の深さ方向でのポテンシャル分
布の変動を有していても構わない。
【００７０】図４（ｂ）はリセット時のポテンシャル分
布を示す。図上右側は、第１のゲート電極２下の深さ方
向ポテンシャル分布を、図上左側は、第２のゲート電極
３下のポテンシャルバリアを形成する領域の深さ方向の
ポテンシャル分布及び第２のゲート電極２下の表面低抵
抗リセットチャネル領域の深さ方向ポテンシャル分布を
それぞれ表している。上述したように、半導体ウェル層
（ウェル濃度：５．０×１０15／ｃｍ3、厚さ＝１．０
μｍ）９を形成することで蓄積、読み出し動作時におい
て、ポテンシャルバリアとして機能し、リセット動作時
には実施形態１同様に第１のゲート電極２には、高めの
電圧ＶＧＡ（Ｈ）を印加し、第２のゲート電極３には中
程の電圧ＶＧＢ（Ｍ）を印加する。このとき、第２のゲ
ート電極３下の表面ポテンシャルが信号ゼロ時の半導体
ウェル層４の表面ポテンシャルより十分低い値（−△φ
ＡＢ）が形成されれば、半導体ウェル層４表面の信号電
荷（正孔）はすべて第２ゲート電極３下のポテンシャル
バリアゲートを通りリセットドレイン８へ流れる。即
ち、上記実施形態１同様にリセット動作が達成される。
【００７１】本実施形態３によれば、以下の利点を有す
る。即ち、本実施形態３によれば、第２の電極３下にポ
テンシャルバリアを形成するためのＰ型半導体ウェル層
９を第１のゲート電極２下のＮ−型半導体層４を形成し
た後に形成することが可能になる。このため、Ｎ−半導
体層４をエピタキシャル成長法により形成することも可
能になる。また、マスクの制限もなく半導体基板１全面
にイオン注入法によりＮ−型半導体層を形成することが
可能になるので、第１のゲート電極２下の光電変換領域
を大きく、即ちＮ−型半導体層４の厚みを厚くすること
ができる。即ち、イオン注入によってウェルを形成する
場合は、レジストをマスクとして形成する必要があるた
め、レジストの膜厚によるイオン注入阻止能の制限か
ら、必要以上に深く形成できないとう制約があるのに対
し、全面注入の場合はかかる制約がないからである。
【００７２】このように、本実施形態によれば、光電変
換領域を大きくできるので、その分、ダイナミックレン
ジを大きくでき、増幅型光電変換素子の特性を向上でき
る利点がある。また、レジストのフォト工程が不要にな
るので、作製プロセスが容易になるという利点もある。
【００７３】（実施形態４）図５及び図６は本発明増幅
型固体撮像素子の実施形態４を示す。図５に示すよう
に、Ｐ型半導体基板（基板濃度：約１．０×１０15／ｃ
ｍ3）１上には、Ｎ型半導体ウェル層（ウェル濃度：約
３．０×１０15／ｃｍ3、厚さ：約１．５μｍ）４が形
成され、その上に、第１のゲート領域となる第１のゲー
ト電極（ｎ＋Ｐｏｌｙ Ｓｉ：約６０ｎｍ、酸化膜厚：
約８０ｎｍ）２が形成されている。また、ウェル層４の
表層部には、Ｎ＋拡散層が形成され、このＮ＋拡散層
は、第１のゲート電極２をゲートとするＭＯＳ型トラン
ジスタのソース５及びドレイン６を構成する。
【００７４】第１のゲート電極２の側方には、第２のゲ
ート領域となる第２のゲート電極（ｎ＋ＰＯｌｙ Ｓ
ｉ：約４５０ｎｍ、酸化膜厚：約３０ｎｍ）３が形成さ
れている。第２のゲート電極３の一側部は、第１のゲー
ト電極２に隣接している。第２のゲート領域には、第２
のゲート電極３によりポテンシャルバリアが形成される
領域が、第１のゲート領域とＰ型低抵抗拡散領域からな
るリセットドレイン８との間に領域長△Ｌ≒１．０μｍ
にわたって確保されている。このリセットドレイン８は
第２のゲート電極３を形成する前に形成される。また、
ソース５及びドレイン６用のＮ＋拡散層は、第２のゲー
ト電極３を形成した後に形成される。
【００７５】本実施形態４においても、上記同様にして
信号電荷の蓄積が行われ、信号蓄積電荷量に応じて半導
体ウェル層４のポテンシャルが変化する量を、ソース５
の電位変化として読み出し、出力信号としている。ま
た、信号電荷の排出も第２のゲート電極３下のポテンシ
ャルバリアを引き下げ、図５に矢印で示す経路により、
リセットドレイン８ヘ流れることにより容易に達成され
る。
【００７６】次に、図６（ａ）〜（ｃ）に基づき信号蓄
積時、信号読み出し時及びリセット動作時について説明
する。但し、図６（ａ）〜（ｃ）の図上右側は、いずれ
も第１のゲート電極２下の深さ方向ポテンシャル分布
を、図上左側は第２のゲート電極３下の深さ方向ポテン
シャルをそれぞれ表わしている。
【００７７】まず、信号電荷蓄積時を図６（ａ）に従っ
て説明する。第１のゲート電極２に低めの電圧ＶＧＡ
（Ｌ）を印加し、第２のゲート電極３に中程の電圧ＶＧ
Ｂ（Ｍ）を印加する。Ｎ型の半導体ウェル層４表面には
光電変換により発生した正孔が信号電荷として蓄積し、
ポテンシャル分布を（１）の状態から（２）の状態に引
き上げる。半導体ウェル層４の表面ポテンシャルと第２
の電極３下の表面ポテンシャルとの差△φＡＢが大きい
間は信号電荷は表面に溜まるが、限界値を超える（３）
の状態になると、信号電荷が第２ゲート電極３下のポテ
ンシャルバリアを超えてリセットドレイン８へ流出す
る。これにより過剰電荷をオーバーフローでき、ブルー
ミング抑圧が可能となる。なお、（２）の時のウェル層
４のポテンシャル深さを△φＡ（Ｓｔｏ）とする。
【００７８】次に、信号読み出し時を図６（ｂ）に従っ
て説明する。第１のゲート電極２に高めの電圧ＶＧＡ
（Ｈ）を印加することにより、第１のゲート下のポテン
シャル分布はさらに引き上げられ、信号がゼロのときに
は（４）の状態、信号蓄積時には（５）の状態となる。
また、（４）の時のＮ型ウェル層ポテンシャル深さを△
φＡ（Ｄｅｔ）とする。ＶＧＡ（Ｈ）の値は、△φＡ
（Ｄｅｔ）＞△φＡ（Ｓｔｏ）となるように選定され
る。この条件は、上記したように、選択された画素の信
号読み出しのみが行われるための条件である。
【００７９】一方、第２のゲート電極３には高めの電圧
ＶＧＢ（Ｈ’）が印加されることにより、第２のゲート
電極３下には信号蓄積時（（５）の状態）のＮ型半導体
ウェル層４の表面ポテンシャルに比べ、その差が△φＡ
Ｂだけ大きいポテンシャルバリアが形成され、Ｎ型の半
導体ウェル層４表面からリセットドレイン８への信号蓄
積電荷の流入を防止する。
【００８０】次に、図６（ｃ）に従ってリセット動作時
について説明する。第１のゲート電極２には高めの電
圧、たとえば信号読み出し時と同じＶＧＡ（Ｈ）を印加
する。第２のゲート電極３には中程の電圧、例えば信号
蓄積時と同じＶＧＢ（Ｍ）を印加する。このとき第２の
ゲート電極下のポテンシャルは、信号ゼロ時（（４）’
の状態）のＮ型ウェル層表面ポテンシャルより十分低い
値（−△φＡＢ）となる。このためＮ型ウェル層表面の
信号電荷はすべて、第２のゲート電極３下を通り、リセ
ットドレイン８に排出される。即ち、リセット動作が達
成される。これにより一度画像情報がクリアされ、次の
画像情報の蓄積動作へ移ることが可能となる。更に、上
記リセット動作を光積分期間中程で行えば、それまでの
画像情報がクリアされるため、それ以降の情報のみ蓄積
する、いわゆるシャッタ動作をすることができる。
【００８１】本実施形態４では、図６に示すように、第
２の電極３下のポテンシャルプロファイルを光電変換に
より発生した信号電荷を蓄積する第１の電極下のポテン
シャルと同一にし、各ゲートに印加する電圧に応じてポ
テンシャル差を設けることによりポテンシャルバリアを
形成することにより蓄積モード、読み出しモード、リセ
ットモードの動作を可能にしている。
【００８２】また、本実施形態の素子構造によれば、Ｎ
型の半導体ウェル層４をエピタキシャル成長法により形
成することも可能である。また、マスクの制限もなく半
導体基板１全面にイオン注入法により半導体ウェル層４
を形成することが可能になる。このため、上記実施形態
３同様に、第１のゲート電極２下の光電変換領域を大き
くできるので、その分、ダイナミックレンジを大きくで
き、増幅型光電変換素子の特性を向上できる利点があ
る。また、レジストのフォト工程が不要になるので、作
製プロセスが容易になるという利点もある。
【００８３】（実施形態５）図７は、本発明増幅型固体
撮像素子の実施形態５を示す。本実施形態５の素子構造
は上記実施形態４の素子構造と同一である。従って、図
７（ａ）の内容は、図５と同一内容になっており、対応
する部分には同一の符号を付してある。但し、本実施形
態５では、リセットドレイン８の電位を半導体基板１と
独立に変化させる構成をとっており、これにより、電荷
蓄積領域である第１ゲート領域とリセットドレイン８と
の間の電界強度を任意に設定する構成をとっている。こ
れにより正孔のリセットドレイン８への吸い込み速度を
速くして、リセット動作の高速化を図っている。
【００８４】図７（ｂ）に従ってリセット動作時の説明
をする。図上右側は第１のゲート電極２下の深さ方向ポ
テンシャル分布を、図上左側は第２のゲート電極３下の
ポテンシャルバリアを形成する領域の深さ方向のポテン
シャル分布及び第２のゲート電極３下のリセットドレイ
ン８領域の深さ方向ポテンシャル分布をそれぞれ表して
いる。
【００８５】リセット動作時には上記実施形態４と同様
に第１のゲート電極２には、高めの電圧ＶＧＡ（Ｈ）を
印加し、第２のゲート電極３には中程の電圧ＶＧＢ
（Ｍ）を印加する。このとき、第２のゲ一ト電極３下の
表面ポテンシャルが信号ゼロ時（（４）’の状態）のＮ
型半導体ウェル層４の表面ポテンシャルより十分低い値
（−△φＡＢ）が形成されれば、半導体ウェル層４表面
の信号電荷（正孔）はすべて第２ゲート電極３下のポテ
ンシャルバリアゲートを通りＰ型のリセットドレイン８
へ流れる。即ち、リセット動作が達成される。
【００８６】ここで、本実施形態５では、図７（ｂ）中
に（Ａ）で示すレベルだけ、リセットドレイン８の電位
を独立して変化させることが可能になっている。この変
化は、例えばリセットドレイン８に電圧調整用の制御端
子ＶRD（図１４参照）を接続する構成により達成され
る。
【００８７】このような構成によれば、上記のようにリ
セット動作の高速化を図ることができるので、固体撮像
装置に使用した場合に、１フレーム当たりの信号出力速
度を向上できる。従って、高機能の増幅型固体撮像装置
の実現に寄与できる。
【００８８】また、本実施形態５においては、信号蓄積
動作時において、第１のゲート電極２に信号蓄積時の電
圧ＶＧＡ（Ｌ）よりやや高い電圧ＶＧＡ（Ｌ’）を印加
し、信号電荷がゼロの時のＮ層表面ポテンシャルが、後
に印加する表面リセットドレインポテンシャルＶＲＤ
（Ｍ）より△φＩＮだけ低くなるようにする。一方、第
２のゲート電極３には第１のゲート電極２に印加したＶ
ＧＡ（Ｌ’）より低い電圧ＶＧＢ（Ｌ）を印加し、リセ
ットゲートバリア△φＡＢを消失させる。この時点でリ
セットドレイン８に前記ＶＲＤ（Ｍ）を印加し、その結
果、Ｎ層表面ポテンシャルがリセットドレイン８のポテ
ンシャルと一致するまで、リセットドレイン８からＮ層
表面へ正孔が流入する。即ち、オフセット電荷Ｑｏが注
入されることになる。この状態を暗状態とした後、信号
蓄積状態に移る。即ち、第２のゲート電極３の電圧を中
程の値、たとえばＶＧＢ（Ｍ’）に設定し、第２のゲー
ト電極３下にバリア△φＢ’を形成する。第１のゲート
電極２下には光電変換により発生した正孔による信号電
荷ＱがＱｏに加算され、Ｑｏ＋Ｑだけ蓄積した状態とな
る。これを明状態とすれば、このときのＮ層表面ポテン
シャルと第２の電極３下の表面ポテンシャルとの差△φ
ＡＢ’が大きい間は信号電荷は表面に溜まるが、限界値
を超えると第２のゲート電極下のポテンシャルバリアを
越えてリセットドレイン８ヘ流出する。これにより過剰
電荷をオーバーフローでき、ブルーミング抑圧が可能と
なる。
【００８９】信号読み出しは、上述の各実施形態の信号
読み出し動作と同様である。但し、本実施形態５では信
号電荷量がＱｏからＱｏ＋Ｑへ変化するから、その差と
して読み出す必要がある。ここで述べたオフセット電荷
注入モードでは、Ｎ層表面が常に信号亀荷により覆われ
るため空乏化することがなく、暗電流を抑えることがで
きる。また信号電荷に対するＮ層チャネルポテンシャル
の変化は、１次元的には比例するが、実際には２次元効
果により必ずしも比例しない。これが画素ごとにバラつ
き易く、固定パターンノイズ（ＦＰＮ）の主要因とな
る。しかし、この２次元効果は小さい信号量の場合に顕
著であり、信号量をアップすればその影響を排除でき
る。従って、オフセット電荷を注入する本実施形態によ
れば、この２次元効果を抑止できるので、ＦＰＮを大幅
に低減できる効果を奏することができる。
【００９０】（実施形態６）図８及び図９は本発明増幅
型固体撮像素子の実施形態６を示す。この実施形態６に
おいては、後述するように、第１のゲート領域と第２の
ゲート領域でのポテンシャル分布をわざと異ならせてい
る。
【００９１】Ｐ型の半導体基板（基板濃度：約１．０×
１０15／ｃｍ3）１上には、Ｎ型の半導体ウェル層（ウ
ェル濃度：約３．０×１０15／ｃｍ3、厚さ：約１．５
μｍ）４が形成され、その上に第１のゲート領域となる
第１のゲート電極（ｎ＋Ｐｏｌｙ Ｓｉ：約６０ｎｍ、
酸化膜厚：約８０ｎｍ）３が形成されている。また、半
導体ウェル層４の表層部には、Ｎ＋拡散層が形成され、
このＮ＋拡散層は、第１のゲート電極２をゲートとする
ＭＯＳ型トランジスタのソース５及びドレイン６を構成
する。
【００９２】第１のゲート領域の側方に位置する半導体
基板１の表層部には、Ｎ型半導体ウェル層（ウエル濃
度：約５．０×１０14／ｃｍ3、厚さ：約０．８μｍ）
１０が形成され、その上に第２のゲート領域となる第２
のゲート電極（ｎ＋ＰｏｌｙＳｉ：約４５０ｎｍ、酸化
膜厚：約３０ｎｍ）３が形成されている。この第２のゲ
ート電極３の一側部は第１のゲート電極２に隣接してい
る。
【００９３】更に、第２のゲート領域には、第２のゲー
ト電極３によりポテンシャルバリアが形成される領域
を、第１のゲート領域とその側方のＮ型半導体ウェル層
１０の表層部に形成されたＰ型の低抵抗拡散層からなる
リセットドレイン８との間に領域長△Ｌ＝１．０μｍに
わたって確保してある。このリセットドレイン８は第２
のゲート電極３を形成する前に形成される。また、ソー
ス５及びドレイン６用のｎ＋拡散層は第２のゲート電極
３を形成した後に形成される。
【００９４】本実施形態６においても、上記実施形態同
様に信号電荷の蓄積が行われ、この信号蓄積電荷に応じ
て半導体ウエル層４のポテンシャルが変化する量をソー
ス５の電位変化として読み出し、出力信号としている。
【００９５】同様に、信号電荷の排出は第２のゲート電
極３下のポテンシャルバリアを引き下げると、図８に矢
印で示す経路により、リセットドレイン８ヘ流れること
により容易に達成される。
【００９６】次に、図９（ａ）〜（ｃ）に従ってリセッ
ト動作を説明する。図上右側は、第１のゲート電極２下
の深さ方向ポテンシャル分布及び第２のゲート電極３下
の深さ方向ポテンシャルをそれぞれ表わしている。ま
た、図上左側は第２のゲート電極３下のリセットドレイ
ン８の深さ方向ポテンシャルを表わしている。
【００９７】まず、信号電荷蓄積時を図８（ａ）に示
す。第１のゲート電極２に低めの電圧ＶＧＡ（Ｌ）を印
加し、第２のゲート電極３に中程の電圧ＶＧＢ（Ｍ）を
印加する。Ｎ型ウェル層４の表面には光電変換により発
生した正孔が信号電荷として蓄積し、ポテンシャル分布
を（１）の状態から（２）の状態ヘ引き上げる。本実施
形態においても、上記実施形態同様に、Ｎ型ウェル層４
の表面ポテンシャルと第２の電極３下の表面ポテンシャ
ルとの差△φＡＢが大きい間は信号電荷は表面に溜まる
が、限界値を超えると、第２ゲート電極３下のポテンシ
ャルバリアを超えてリセットドレイン８へ流出する。こ
れにより過剰電荷をオーバーフローでき、ブルーミング
抑圧が可能となる。なお、（１）の状態のＮ型ウェル層
ポテンシャル深さを△φＡ（Ｓｔｏ）とする。
【００９８】次に、図９（ｂ）に従って信号読み出し動
作を説明する。第１のゲート電極２に高めの電圧ＶＧＡ
（Ｈ）を印加し、これにより、第１のゲート電極２下の
ポテンシャル分布を更に引き上げる。信号がゼロのとき
には（４）の状態、信号蓄積時には（５）の状態とな
る。また、（４）の場合のＮ型ウェル層ポテンシャル深
さを△φＡ（Ｄｅｔ）とする。ＶＧＡ（Ｈ）の値は、△
φＡ（Ｄｅｔ）＞ΔφＡ（Ｓｔｏ）となるように選定さ
れる。その理由は上記した通りである。
【００９９】一方、第２のゲート電極３には高めの電圧
ＶＧＢ（Ｈ）が印加されることにより、第２のゲート電
極３下には信号蓄積時（（５）の状態）のＮ型ウェル層
４の表面ポテンシャルに比べ△φＡＢのポテンシャルバ
リアが形成され、Ｎ層表面からリセットドレイン８への
信号蓄積電荷の流入を防止する。
【０１００】次に、図９（ｃ）に従い信号電荷を排出す
るリセット動作について説明する。第１のゲート電極２
には高めの電圧、例えば信号読み出し時と同じＶＧＡ
（Ｈ）を印加する。第２のゲート電極３には中程の電
圧、例えば信号蓄積時と同じＶＧＢ（Ｍ）を印加する。
このとき第２のゲート電極３下のポテンシャルは、信号
ゼロ時（（４）’の状態）のＮ型ウェル用表面ポテンシ
ャルより十分低い値（−△φＡＢ）となる。このためＮ
型ウェル層４表面の信号電荷（正孔）はすべて、第２の
ゲート電極３下を通り、リセットドレイン８に排出さ
れ、リセット動作が達成される。本実施形態において
も、リセット動作を光積分期間中程で行えば、それまで
の画像情報がクリアされるため、それ以降の情報のみ蓄
積する、いわゆるシャッタ動作をすることができる。
【０１０１】図９からわかるように、本実施形態６にお
いては、第１のゲート領域と第２のゲート領域でのポテ
ンシャル分布をわざと異ならせている。このため、光電
変換領域となる第１のゲート領域で、任意の波長感度特
性が得られるように光電変換領域を大きく取ることが可
能となり、また、ダイナミックレンジを左右する第２の
ゲート領域で、光電変換キャリアを蓄積できる容量を任
意に設定することが可能となる。また、一定の駆動電圧
領域内においても動作可能なように第２のゲート領域の
ポテンシャルバリアを設定することも可能となる。
【０１０２】（実施形態７）図１０及び図１１は、本発
明増幅型固体撮像素子の実施形態７を示す。本実施形態
７では、電子を信号電荷としている。
【０１０３】Ｐ型の半導体基板（基板濃度：約１．０×
１０15×ｃｍ3）１上には、Ｎ型の半導体ウェル層（ウ
ェル濃度：約３．０×１０15／ｃｍ３、厚さ：約０．８
μｍ）４が形成され、その上に第１のゲート領域となる
第１のゲート電極（ｎ＋Ｐｏｌｙ Ｓｉ：約６０ｎｍ、
酸化膜厚：約８０ｎｍ）２が形成されている。また、ウ
ェル層４の表層部には、Ｐ＋拡散層が形成され、このＰ
＋拡散層は、第１のゲート電極２をゲートとするＭＯＳ
型トランジスタのソース５及びドレイン６を構成する。
【０１０４】半導体基板１上の第１のゲート電極２の側
方には、第２のゲート領域となる第２のゲート電極（Ｎ
＋Ｐｏｌｙ Ｓｉ：約４５０ｎｍ、酸化膜厚：約８０ｎ
ｍ）３を第１のゲート領域に隣接して形成してある。更
に、第２のゲート領域には、第２のゲート電極３により
ポテンシャルバリアが形成される領域を領域長ΔＬ＝
１．０μｍにわたって確保し、ここにＮ型の低抵抗拡散
層からなるリセットドレイン８を形成してある。このリ
セットドレイン８は第２のゲート電極３を形成する前に
形成される。また、第２のゲート電極３を形成した後に
ソース５及びドレイン６用のＰ＋拡散層が形成される。
【０１０５】上記構成において、第１のゲート電極２を
貫いて入射した光ｈνは、半導体ウエル層４の光電変換
領域において、光電変換により電子・正孔対を発生する
が、正孔はドレイン６へ流出する。一方、電子は半導体
ウェル層４の表面に形成されるポテンシャルバリア及び
第２のゲート電極３下のポテンシャルバリアにより閉じ
込められ、第１のゲート領域の埋め込みチャネル部に蓄
積されて信号電荷となる。この信号蓄積電荷に応じてＮ
型の半導体ウェル層４の表面ポテンシャルが変化するの
を、ソース５の電位変化として読み出し、出力信号とし
ている。
【０１０６】信号電荷の排出は第２のゲート電極３下の
ポテンシャルバリアを引き下げ、図１０に矢印で示す経
路により、リセットドレイン８へ流れることにより容易
に達成される。
【０１０７】次に、図１１（ａ）〜（ｃ）に従って信号
蓄積時、信号読み出し時、リセット動作時について今少
し詳しく説明する。但し、図上右側は、第１のゲート電
極２下の深さ方向ポテンシャル分布を、図上左側は第２
のゲート電極３下の深さ方向ポテンシャルをそれぞれ表
わしている。
【０１０８】まず、図１１（ａ）に従い信号電荷蓄積時
について説明する。第１のゲート電極２に高めの電圧Ｖ
ＧＡ（Ｈ）を印加し、第２のゲート電極３に中程の電圧
ＶＧＢ（Ｍ）を印加する。Ｎ型のウェル層４には光電変
換により発生した電子が信号電荷として蓄積し、ポテン
シャル分布を（１）の状態から（２）の状態ヘ引き下げ
る。ここで、ウェル層４のボトムポテンシャルと第２の
電極３下のボトムポテンシャルとの差ΔφＡＢが大きい
間は、信号電荷はウェル層４に溜まるが、その差ΔφＡ
Ｂが限界値を超えると、信号電荷は第２ゲート電極３下
のポテンシャルバリアを超えてリセットドレイン８へ流
出する。これにより過剰電荷をオーバーフローでき、ブ
ルーミング抑圧が可能となる。なお、（２）の状態の時
のリセットドレイン８の表面ポテンシャルを△φＡ（Ｓ
ｔｏ）とする。
【０１０９】次に、図１１（ｂ）に従い信号読み出し時
について説明する。第１のゲート電極２に低めの電圧Ｖ
ＧＡ（Ｌ）を印加する。これにより、第１のゲート電極
２下のポテンシャル分布はさらに引き下げられる。この
ため、信号がゼロのときには（４）の状態になり、信号
蓄積時には（５）の状態となる。ここで、（４）の状態
時の表面ポテンシャルを△φＡ（Ｄｅｔ）とする。ＶＧ
Ａ（Ｈ）及びＶＧＡ（Ｌ）の値は、ΔφＡ（Ｄｅｔ）＜
ΔφＡ（Ｓｔｏ）となるように選定される。その理由
は、上記のように選択された画素の信号読み出しのみを
可能にするためである。
【０１１０】一方、第２のゲート電極３には低めの電圧
ＶＧＢ（Ｌ）が印加される。このため、第２のゲート電
極３下には信号蓄積時（（５）の状態）のウェル層４の
ボトムポテンシャルに比べその差がΔφＡＢだけ高いポ
テンシャルバリアが形成されるので、ウェル層４表面か
らリセットドレイン８への信号蓄積電荷の流入が防止さ
れる。
【０１１１】次に、図１１（ｃ）に従ってリセット動作
時について説明する。第１のゲート電極２には低めの電
圧、例えば信号読み出し時と同じＶＣＡ（Ｌ）を印加す
る。一方、第２のゲート電極には高めの電圧ＶＧＢ
（Ｈ）を印加する。このとき第２のゲート電極下のボト
ムポテンシャルは、信号ゼロ時（（４）’の状態）のウ
ェル層４のボトムポテンシャルより十分低い値（−△φ
ＡＢ）となる。このため、ウェル層の信号電荷はすべ
て、第２のゲート電極下３を通り、リセットドレイン８
に排出される。この時、リセットドレイン８にＶＲＤの
正電圧を印加しておき、これにより、電子を吸い込んで
リセット動作を達成する。
【０１１２】従って、本実施形態においても、このリセ
ット動作により、一度画像情報がクリアされ、次の画像
情報の蓄積動作へ移ることが可能となる。更に、上記リ
ッセト動作を光積分期間中程で行えば、それまでの画像
情報がクリアされるため、上記同様にいわゆるシャッタ
動作をすることができる。
【０１１３】上記のように本実施形態７では、電子を信
号電荷とし、そのための素子構造を採用しているため、
以下の効果を奏することができる。即ち、正孔を信号電
荷とする場合は、正孔はウェル層４の表面側のみに蓄積
されるのに対し、電子の場合はウェル層の深くにも蓄積
され、しかも読み出し後この電子をリセットドレイン８
へ排出することができるので、結局、光電変換領域を深
く取ることができる。このため、その分、ダイナミック
レンジを大きくでき、増幅型光電変換素子の特性を向上
できる利点がある。また、その素子構造により、上記実
施形態４のものと同様に、Ｎ型の半導体ウェル層４をエ
ピタキシャル成長法により形成することが可能となる。
また、マスクの制限もなく半導体基板１の全面にイオン
注入法によりＮ型半導体ウェル層４を形成することがで
きるので、レジストのフォト工程が不要になり、作製プ
ロセスも容易になるという利点がある。
【０１１４】（実施形態８）図１２及び図１３は、本発
明増幅型固体撮像素子の実施形態８を示す。本実施形態
８では、図１２（ｂ）、（ｃ）からも明らかなように、
Ｐ型の半導体基板１上に画素領域全体を覆うＮ層４を形
成してある。以下にその詳細を説明する。
【０１１５】図１２（ａ）に示すように、第１のゲート
電極２は水平方向に共通に、ＶＧＡ（ｉ）、ＶＧＡ（ｉ
＋１）等と標記したクロックラインに接続される。な
お、第２のゲート電極３は第１のゲート電極２の下側に
形成され、水平方向の画素分離も兼ねている。ドレイン
６は、各水平画素列（図１２（ａ）では、２×２＝４画
素分表示されている ）の間のハッチングで示すよう
に、上下方向でホールに対する画素分離を兼ねて形成さ
れ、周辺部よりドレイン電圧ＶＤＤが与えられる。ドッ
トで示した領域は、Ｐ＋層からなるリセットドレイン８
である。リセットドレイン８には、周辺部よりリセット
チャネル電圧ＶＬＬが与えられる。ソース５は各画素ご
とに、第１のゲート電極２の長さ方向の中程に形成さ
れ、垂直方向に共通に、ＶＧＳ（ｊ）、ＶＧＳ（ｊ＋
１）等と標記した信号ラインに接続されている。各信号
ラインＶＧＳ（ｊ）、ＶＧＳ（ｊ＋１）には、各画素で
第１のゲート電極下のＮ層ポテンシャル変化がソース電
位の変化として検出される。
【０１１６】この動作を図１３に従い説明する。図１３
（ａ）は、信号蓄積時と信号読み出し時の第１のゲート
電極２下および第２のゲート電極３下のポテンシャル分
布を示す。信号蓄積時には第１のゲート電極２には電圧
ＶＡ（Ｌ）が、第２のゲート電極３には、電圧ＶＢ
（Ｌ）が各々印加される。なお、図中にドレイン電圧Ｖ
ＤＤ及びリセットドレイン電圧ＶＬＬのレベルを示して
ある。第１のゲート電極２下のポテンシャルは信号電荷
（正孔）が無い場合は（１）の状態、信号電荷が最大の
場合は（２）の状態になる。また、第２のゲート電極下
３のポテンシャルは（３）の状態になる。
【０１１７】これより明らかなように、第１のゲート電
極２下の表面ポテンシャルはリセットチャネルレベルに
対して、第２のゲート電極３下の表面ポテンシャルがバ
リアとなるため信号電荷が最大となるまで流出しない。
信号電荷が最大以上となると、バリアΔφＡＢ（Ｌ）
（〜０．５Ｖに設定する）を超えて電荷が流出し初め、
過剰電荷をオーバーフローする。
【０１１８】信号読み出し時には、第１のゲート電極２
には電圧ＶＡ（Ｈ）が、第２のゲート電極３には電圧Ｖ
Ｂ（Ｈ）が各々印加される。第１のゲート電極２下の表
面ポテンシャルは信号電荷が無い場合（４）の状態とな
り、信号電荷が最大の場合は（５）の状態になる。ま
た、第２のゲート電極３下の表面ポテンシャルは（６）
の状態となる。これより明らかなように、第１のゲート
電極２下の表面ポテンシャルはリセットチャネルレベル
に対して、第２のゲート電極３下の表面ポテンシャルが
ΔφＡＢ（Ｈ）（＞０．５Ｖに設定する）以上のバリア
となるため流出しない。
【０１１９】なお、（２）の状態と（５）の状態を比較
してみれば明かなように、第１のゲート領域のウェル層
４のチャネルポテンシャルは、信号蓄積時に比べ信号読
み出し時は十分大きな値となるため、信号ラインに定電
流源を負荷すると、信号読み出し時におけるウェル層４
のチャネルポテンシャル値が信号線上に得られる。
【０１２０】リセット動作時には、第２のゲート電極３
に対する印加電圧がＶＢ（Ｌ）に変更される。このため
第１のゲート領域の表面ポテンシャルはリセットチャネ
ルレベルに対してバリアが消失するので、全信号電荷が
リセットドレイン８ヘ排出される。
【０１２１】以上の動作において、第２のゲート電極２
により形成された水平方向の画素分離領域の機能も同様
に説明される。即ち、信号蓄積時及び信号読み出し時に
おいては、第１のゲート電極２下の表面ポテンシャルに
対し第２のゲート電極３下表面ポテンシャルがバリアと
なるため、水平方向の画素間で信号の移動が妨げられ画
素分離される。リセット時はバリアが消失するが、信号
はリセットドレイン８へ消失するので、画素分離の必要
が無い。よって、本実施形態によれば、画素分離が確実
に行われるので、読み出し精度の向上が図れる。
【０１２２】以下に上記の動作を図１３（ｂ）、（ｃ）
を適宜参照しつつ説明する。なお、各部の濃度および寸
法は以下の通りである。
【０１２３】（条件１） Ｐ型基板濃度 Ｎｐ≒１．０×１０15／ｃｍ3 Ｎ−層濃度 Ｎｎ≒３．０×１０15／ｃｍ3 Ｎ−層厚 ｄｎ≒１．５μｍ ゲート絶縁膜厚 ｄｏ≒８０ｎｍ ドレイン電圧 ＶＤＤ＝５．０Ｖ リセットドレイン電圧 ＶＬＬ＝０．０Ｖ に設定した場合を考える。このとき、イントリンシック
ポテンシャルφｉの分布を考え、Ｐ型半導体基板１の中
性領域のポテンシャルφｉ（ｂ）＝０．０Ｖとする。ま
た、第１のゲート電極２下のＮ層表面ポテンシャルをφ
ｉ１（ｓ）、Ｎ層チャネルポテンシャルをφｉ１（ｍ）
とし、第２のゲート電極３下のＮ層表面ポテンシャルを
φｉ１（ｓ）、Ｎ層チャネルポテンシャルをφｉ２
（ｍ）とする。なおフラットバンド電圧ＶＦＢ＝−０．
８５Ｖとする。以下では各動作状態毎にポテンシャルφ
ｉ１、φｉ２の値を計算する。このとき、Ｐ型半導体基
板１のフェルミレベルはイントリンシツクレベルから
０．２９Ｖシフトしているから、基板電圧ＶＳＵＢ＝
０．２９Ｖとなる。また、ドレインおよびリセットドレ
イン部のイントリンシックレベルはそれぞれ５．８５
Ｖ、−０．２７Ｖとなる。
【０１２４】（信号蓄積時） ＶＡ（Ｌ）−ＶＳＵＢ＝−３．０Ｖ、 ＶＢ（Ｌ）−ＶＳＵＢ＝−０．５Ｖとすると、 Ｎｓｉｇ＝０の時、 φｉ１（ｓ）＝−０．９３Ｖ、 φｉ１（ｍ）＝＋１．７２Ｖであり、 Ｎｓｉｇ＝５×１０11の時、 φｉ１（ｓ）＝＋０．８３Ｖ、 φｉ１（ｍ）＝＋２．８９Ｖとなる。
【０１２５】 また、φｉ２（ｓ）＝１．３６Ｖ、 φｉ２（ｍ）＝３．３０Ｖとなる。
【０１２６】従って、この時のバリアΔφＡＢ（Ｌ）＝
φｉ２（ｓ）−φｉ１（ｓ）（Ｎｓｉｇ＝５×１０11の
時のφｉ１（ｓ））＝１．３６Ｖ−０．８３Ｖ＝０．５
３Ｖとなり（図１２（ｂ）参照）、Ｎｓｉｇ〜５×１０
11以上（５×１０11に近い値でそれ以上）でオーバーフ
ローする。
【０１２７】（信号読み出し時） ＶＡ（Ｈ）−ＶＳＵＢ＝０．０Ｖ ＶＢ（Ｈ）−ＶＳＵＢ＝２．５Ｖとすると、 Ｎｓｉｇ＝０の時、 φｉ１（ｓ）＝１．８５Ｖ φｉ１（ｍ）＝３．６２Ｖであり、 Ｎｓｉｇ＝５×１０11の時、 φｉ１（ｓ）＝３．６３Ｖ φｉ１（ｍ）＝４．９９Ｖとなる。
【０１２８】また、φｉ２（ｓ）＝４．２０Ｖ φｉ２（ｍ）＝５．６２Ｖとなる。
【０１２９】従って、この時のバリアΔφＡＢ（Ｌ）＝
φｉ２（ｓ）−φｉ１（ｓ）（Ｎｓｉｇ＝５×１０11の
時のφｉ１（ｓ））＝４．２０Ｖ−３．６３Ｖ＝０．５
７Ｖとなり（図１２（ｂ）参照）、Ｎｓｉｇ〜５×１０
11以下（５×１０11に近い値でそれ以下）ではオーバー
フローしない。
【０１３０】更に、ウェル層４のチャネルポテンシャル
は最小でも、信号蓄積時の最大より０．７３Ｖ高く（Ｎ
ｓｉｇ＝０の時のφｉ１（ｍ）−Ｎｓｉｇ＝５×１０11
の時のφｉ１（ｍ）＝３．６２−２．８９Ｖ＝０．７３
Ｖ）十分検出可能である（図１３（ｃ）参照）。従っ
て、例えば、信号ラインをイントリンシックレベルが
３．０Ｖとなる電圧源に低電流負荷を介して接続すれ
ば、信号蓄積動作のゲートではドレイン／信号ライン間
がオフ状態となり、信号読み出し動作のゲートのみオン
状態となって、このゲートのウェル層４のチャネルポテ
ンシャルが信号線に検出される。
【０１３１】（実施形態９）図１４は、上記実施形態１
の増幅型固体撮像素子を備えた２次元イメージセンサの
一例を示す。ここで、第１のゲート領域は水平方向に共
通に、ＶＧＡ（ｉ）、ＶＧＡ（ｉ＋１）等と標記したク
ロックラインに接続される。第２のゲート領域も水平方
向に共通に、ＶＧＢ（ｉ）、ＶＧＢ（ｉ＋１）等と標記
したクロックラインに接続される。なお、第２のゲート
電極３は第１のゲート電極２の下側に形成される。ソー
ス５は各画素で第１のゲート領域の中程に形成され、垂
直方向に共通にＶＳ（ｊ）、ＶＳ（ｊ＋１）等と標記し
た信号ラインに接統される。ドレイン６は各画素周辺に
周辺部より電圧ＶＤが与えられる。従って、このイメー
ジセンサにおいて、固体撮像素子の第１ゲート領域は画
素単位で３方向を前記ドレイン６で囲まれ、ドレイン６
から離れた位置にソース５が形成されている。このよう
な配置形態によれば、画素を囲む領域の一部領域のみに
第２ゲート領域を形成するだけで、リセットが可能にな
る利点がある。
【０１３２】なお、リセットドレイン８は第２のゲート
電極３の下方に形成されている。また、本実施形態９で
は、第２ゲート電極３及びリセットドレイン８は点線で
示すように、画素の境界部において水平方向の全長にわ
たって形成されているが、その一部に形成することにし
てもよい。要するに、表面リセットチャネルが確保でき
る寸法であれば、その形状、長さは問わない。
【０１３３】本実施形態９の２次元イメージセンサによ
れば、上記固体撮像素子が有する効果を享受できる。即
ち、電力消費量の少ない、小型かつ高画素の２次元イメ
ージセンサを実現できる。なお、第２ゲート電極３の一
部はリセットドレイン８を示すため省略してある。
【０１３４】（実施形態１０）図１４（ｂ）は、実施形
態１の増幅型固体撮像素子を備えた２次元イメージセン
サの他の実施形態を示したものである。ここで第１のゲ
ート領域は水平方向に共通に、ＶＧＡ（ｉ）、ＶＧＡ
（ｉ＋１）等と標記したクロックラインに接続される。
第２のゲート領域も水平方向に共通に、ＶＧＢ（ｉ）、
ＶＧＢ（ｉ＋１）等と標記したクロックラインに接統さ
れる。
【０１３５】本実施形態１０では、第２のゲート電極３
は櫛形上に形成され、第２のゲート電極３下にリセット
ドレイン８が形成される。ソース領域５は各画素で第１
のゲート領域と第２のゲート領域で囲まれた領域に形成
され、垂直方向に共通にＶＳ（ｊ）、ＶＳ（ｊ＋１）等
と標記した信号ラインに接続される。ドレイン領域６は
各画素周辺に周辺部より電圧ＶＤが与えられる。なお、
本実施形態９においても、上記同様に、第２ゲート電極
３の一部はリセットドレイン８を示すため省略してあ
る。
【０１３６】本実施形態１０の２次元イメージセンサに
おいても、上記実施形態９の２次元イメージセンサ同様
の効果を奏することができる。
【０１３７】（その他の実施形態）上記各実施形態で
は、第１ゲート領域にＭＯＳトランジスタを配設してい
るが、これの代わりに接合型のトランジスタを配設する
構成をとることも可能である。また、半導体基板とリセ
ットドレインの電位を独立に設定する構成は、上記実施
形態５のものに限られず、他の実施形態のものについて
も同様に適用できる。また、第１のゲート領域と第２の
ゲート領域でポテンシャル分布を異ならせる構成は、上
記実施形態６のものに限らず、他の実施形態のものにつ
いても同様に適用できる。
【０１３８】
【発明の効果】以上詳述したように本発明の増幅型固体
撮像素子によれば、電荷検出用ドレインを設けてあるた
め、ポテンシャルの尾根が発生した状況下においても、
信号電荷を電荷検出用ドレインに確実に排出することが
できるので、多画素化及び小型化を図る上での制約がな
くなる。このため、低い駆動電圧を享受できるＴＧＭＩ
Ｓ型の増幅型固体撮像装置の多画素化及び小型化を図る
ことができる。
【０１３９】また、信号蓄積期間中においても第２ゲー
ト領域のポテンシャルバリアを適切に設定することによ
り、過剰な信号電荷を電荷検出用ドレインへ排出するブ
ルーミング抑圧機能や、光積分期間中の特定期間だけ全
信号電荷を排出するシャッター動作機能を、持たせるこ
とができる。
【０１４０】また、本発明の増幅型固体撮像素子によれ
ば、素子構造を適切に選択すれば、エピタキシャル成長
法により半導体層を形成することが可能になり、またマ
スクの制限もなく、全面イオン注入法により作製するこ
とが可能になるので、光電変換領域を大きくとれる、作
製プロセスが容易になる、といった効果を奏することが
できる。
【０１４１】また、特に請求項５記載の増幅型固体撮像
素子によれば、光電変換領域を深くできる。このため、
高機能の増幅型固体撮像装置の実現に寄与できる。
【０１４２】また、特に請求項６記載の増幅型固体撮像
素子によれば、第１ゲート領域と第２ゲート領域のポテ
ンシャル分布を異ならせているため、光電変換領域を大
きくできるので、高機能の増幅型固体撮像装置の実現に
寄与できる。
【０１４３】また、特に請求項７記載の増幅型固体撮像
素子によれば、半導体基体と電荷検出用ドレインの電位
を独立に制御する構成をとっているので、例えば第１ゲ
ート領域の電位を電荷検出用ドレインの電位より低い適
当な値に設定すれば、リセット動作後、前記第２のゲー
ト領域のポテンシャルバリアを無くすことにより、信号
蓄積領域へ一定の電荷（オフセット電荷）を注入するこ
とができ、ＦＰＮの主要成分である画素ごとのゲインの
バラツキは一般に低信号量で大きいが、オフセット電荷
の追加により緩和されるので、ＦＰＮ改善効果を持たす
ことができる。また、このような構成によれば、電界に
より信号電荷をリセットドレインに吸い込むことがで
き、リセット動作の高速化が図れるので、高機能の固体
撮像装置を実現に寄与できる。
【０１４４】加えて、本発明によれば、一般のＭＯＳプ
ロセスにより容易に製造可能であるという利点もある。
【図面の簡単な説明】
【図１】本発明増幅型固体撮像素子の実施形態１を示
す、（ａ）は素子断面図、（ｂ）はリセット時の動作を
説明するための深さ方向ポテンシャル分布図。
【図２】（ａ）は信号蓄積動作を、（ｂ）は信号読み出
し動作を、（ｃ）はリセット動作をそれぞれ示す、実施
形態１の増幅型固体撮像素子における動作説明図。
【図３】本発明増幅型固体撮像素子の実施形態２を示
す、（ａ）は素子断面図、（ｂ）はリセット時の動作を
説明するための深さ方向ポテンシャル分布図。
【図４】本発明増幅型固体撮像素子の実施形態３を示
す、（ａ）は素子断面図、（ｂ）はリセット時の動作を
説明するための深さ方向ポテンシャル分布図。
【図５】本発明増幅型固体撮像素子の実施形態４を示す
素子断面図。
【図６】（ａ）は信号蓄積動作を、（ｂ）は信号読み出
し動作を、（ｃ）はリセット動作をそれぞれ示す、実施
形態４の増幅型固体撮像素子における動作説明図。
【図７】本発明増幅型固体撮像素子の実施形態５を示
す、（ａ）は素子断面図、（ｂ）はリセット時の動作を
説明するための深さ方向ポテンシャル分布図。
【図８】本発明による増幅型固体撮像素子の実施形態６
を示す素子断面図。
【図９】（ａ）は信号蓄積動作を、（ｂ）は信号読み出
し動作を、（ｃ）はリセット動作をそれぞれ示す、実施
形態６の増幅型固体撮像素子における動作説明図。
【図１０】本発明による増幅型固体撮像素子の実施形態
７を示す素子断面図。
【図１１】（ａ）は信号蓄積動作を、（ｂ）は信号読み
出し動作を、（ｃ）はリセット動作をそれぞれ示す、実
施形態７の増幅型固体撮像素子における動作説明図。
【図１２】本発明増幅型固体撮像素子の実施形態８を示
す、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線による
断面図、（ｃ）は（ａ）のＢ−Ｂ線による断面図。
【図１３】（ａ）はポテンシャル分布、（ｂ）は表面ポ
テンシャル（Ｖ）と信号電荷との関係、（ｃ）はチャネ
ルポテンシャル（Ｖ）と信号電荷との関係をそれぞれ示
す、実施形態８の増幅型固体撮像素子の動作説明図。
【図１４】（ａ）は実施形態１の増幅型固体撮像素子を
使用したイメージセンサを示す平面図、（ｂ）は実施形
態１の増幅型固体撮像素子を使用したイメージセンサの
他の実施形態を示す平面図。
【図１５】本願出願人が先に提案したＴＧＭＩＳ型の増
幅型固体撮像装置を示す、（ａ）は４画素分の素子を示
す平面図、（ｂ）は（ａ）のＡ−Ａ線による断面図。
【図１６】（ａ）は信号蓄積動作を、（ｂ）は信号読み
出し動作を、（ｃ）はリセット動作をそれぞれ示す、本
願出願人が先に提案したＴＧＭＩＳ型の増幅型固体撮像
装置の動作説明図。
【図１７】本願出願人が先に提案したＴＧＭＩＳ型の増
幅型固体撮像装置の問題点を説明する、（ａ）は素子断
面図、（ｂ）はリセット動作時のポテンシャル分布図。
【符号の説明】
１ Ｐ型の半導体基板 ２ 第１のゲート電極 ３ 第２のゲート電極 ４ 半導体ウェル層 ５ ソース ６ ドレイン ７ ポテンシャルの尾根 ８ リセットドレイン
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年２月１３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の増幅型固体撮像素子は、半導体基体の表面
に形成されたトランジスタへの入射光によって発生した
信号電荷を、該トランジスタ内の該半導体基体の表面近
傍部に蓄積し、該蓄積された信号電荷に応じた電気信号
の変化を出力する増幅型固体撮像素子であって、該信号
電荷を蓄積する該半導体基体表面近傍部と、該半導体基
体表面上に形成された第１ゲート電極とからなる第１ゲ
ート領域と、該半導体基体表面に該半導体基体濃度に比
べて高濃度な不純物層によって形成されたソース及びド
レインとを有するトランジスタと、一部分が該第１ゲー
ト領域に隣接する該半導体基体表面近傍部と、該半導体
基体表面上に絶縁膜を介して形成され、一部分が該第１
ゲート電極に隣接する第２ゲート電極とからなる第２ゲ
ート領域と、該半導体基体表面に該第１ゲート電極と該
第２ゲート電極との隣接部から該半導体基体表面方向に
沿って所定の距離を有する部分に、該半導体基体濃度よ
りも高濃度な不純物層を形成してなる電荷排出用ドレイ
ンとを有する電荷排出部と、を備え、該蓄積信号電荷を
該電荷排出部の該電荷排出用ドレインに排出するように
成しており、そのことにより上記目的が達成される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】好ましくは、前記半導体基体が、第１導電
型半導体基板と、該第１導電型半導体基板上の表面の一
部に形成された第２導電型半導体ウェル層とから成り、
該第２導電型半導体ウェル層内に第２導電型を有し、該
第２導電型半導体ウェル層よりも高濃度な不純物層より
なる前記ソース及びドレインを形成し、該第２導電型半
導体ウェル層上の該ソースと該ドレインとの間に前記第
１ゲート電極を形成し、該第１導電型半導体基板上であ
って、該第２導電型半導体ウェル層の形成されていない
部分に該第１ゲート電極に隣接して前記第２ゲート電極
を形成し、該第１導電型半導体基板表面に第１導電型高
濃度不純物層より成る電荷排出用ドレインを形成する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】また、好ましくは、前記半導体基体が第１
導電型半導体基板と、該第１導電型半導体基板上に形成
された第２導電型半導体層とから成り、該第２導電型半
導体層に第２導電型を有する高濃度不純物層よりなる前
記ソース及びドレインを形成し、該ソースと該ドレイン
との間の該第２導電型半導体層上に前記第１ゲート電極
を形成し、該ソースと該ドレインとの間であって、該第
２導電型半導体層表面の前記第１ゲート領域に隣接する
部分に第１導電型半導体ウェル層を形成し、該第１導電
型半導体ウェル層上に該第１ゲート電極に隣接して前記
第２ゲート電極を形成し、該第１導電型半導体ウェル層
表面に前記電荷排出用ドレインを形成する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】また、好ましくは、前記半導体基体が第１
導電型半導体基板と、該第１導電型半導体基板上に形成
された第２導電型半導体層とから成り、該第２導電型半
導体層に第２導電型を有する高濃度不純物層より成る前
記ソース及びドレインを形成し、該ソースと該ドレイン
との間の該第２導電型半導体層上に前記第１ゲート電極
を形成し、該第２導電型半導体層上に該第１ゲート電極
に隣接して前記第２ゲート電極を形成し、該第２導電型
半導体層表面に前記電荷排出用ドレインを形成する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】また、好ましくは、前記半導体基体が第１
導電型半導体基板と、該第１導電型半導体基板上に形成
された第２導電型半導体層とから成り、該第２導電型半
導体層に第１導電型を有する高濃度不純物層より成る前
記ソース及びドレインを形成し、該ソースと該ドレイン
との間の、該第２導電型半導体層の表面近傍部に入射光
により発生した信号電荷を蓄積する第１ゲート領域を構
成する前記第１ゲート電極を形成し、該第２導電型半導
体層上に、該第１ゲート電極に隣接して前記第２ゲート
電極を形成し、該第２導電型半導体層表面に第２導電型
不純物層より成る電荷排出用ドレインを形成する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】また、好ましくは、前記半導体基体と前記
電荷排出用ドレインの電位を独立に制御する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正内容】
【００３３】また、本発明の増幅型固体撮像装置は、前
記第１ゲート電極を第１のクロックラインに接続する一
方、前記第２ゲート電極を第２のクロックラインに接続
し、前記トランジスタ部のドレインを各撮像素子共通に
第１の電源に接続する一方、前記電荷排出用ドレインを
各撮像素子共通に第２の電源に接続し、該トランジスタ
部の前記ソースを信号ラインに接続し、１次元又は２次
元の撮像装置としており、そのことにより上記目的が達
成される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正内容】
【００３６】上記のような電荷排出用ドレインを設ける
と、第２ゲート領域のポテンシャルバリアを引き下げて
やると、ソースとドレインに印加される電位に起因して
第２ゲート領域の半導体基体表面とその深さ方向中程と
の間にポテンシャルの尾根が発生した状況下において
も、基体表面に表面リセットチャネルが形成されるの
で、第１ゲート領域に蓄積された信号電荷を第２ゲート
領域を介して電荷排出用ドレインに排出することができ
る。即ち、かかる構成によれば、リセット動作を確実に
行える。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正内容】
【００３７】また、信号蓄積期間中においても、第２ゲ
ート領域のポテンシャルバリアを適切に設定すれば、過
剰な信号電荷を電荷排出用ドレインに排出できるので、
ブルーミングを確実に抑止できる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正内容】
【００４０】また、半導体基体と電荷排出用ドレインの
電位を独立に制御する構成によれば、電荷蓄積領域であ
る第１ゲート領域と電荷排出用ドレインとの間の電界強
度を任意に設定でき、電界形成により信号電荷をより高
速で電荷排出用ドレインに排出することができるので、
かかる増幅型固体撮像素子を固体撮像装置に使用する
と、１フレーム当たりの信号出力速度を向上できる。こ
のため、高機能の固体撮像装置を実現できる。更には、
オフセット電荷を注入することが可能になるので、固定
パターンノイズ（ＦＰＮ）を低減できる利点がある。な
お、その詳細については後述の実施形態で説明する。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１３８
【補正方法】変更
【補正内容】
【０１３８】
【発明の効果】以上詳述したように本発明の増幅型固体
撮像素子によれば、電荷排出用ドレインを設けてあるた
め、ポテンシャルの尾根が発生した状況下においても、
信号電荷を電荷排出用ドレインに確実に排出することが
できるので、多画素化及び小型化を図る上での制約がな
くなる。このため、低い駆動電圧を享受できるＴＧＭＩ
Ｓ型の増幅型固体撮像装置の多画素化及び小型化を図る
ことができる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１３９
【補正方法】変更
【補正内容】
【０１３９】また、信号蓄積期間中においても第２ゲー
ト領域のポテンシャルバリアを適切に設定することによ
り、過剰な信号電荷を電荷排出用ドレインへ排出するブ
ルーミング抑圧機能や、光積分期間中の特定期間だけ全
信号電荷を排出するシャッター動作機能を、持たせるこ
とができる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１４３
【補正方法】変更
【補正内容】
【０１４３】また、特に請求項７記載の増幅型固体撮像
素子によれば、半導体基体と電荷排出用ドレインの電位
を独立に制御する構成をとっているので、例えば第１ゲ
ート領域の電位を電荷排出用ドレインの電位より低い適
当な値に設定すれば、リセット動作後、前記第２のゲー
ト領域のポテンシャルバリアを無くすことにより、信号
蓄積領域へ一定の電荷（オフセット電荷）を注入するこ
とができ、ＦＰＮの主要成分である画素ごとのゲインの
バラツキは一般に低信号量で大きいが、オフセット電荷
の追加により緩和されるので、ＦＰＮ改善効果を持たす
ことができる。また、このような構成によれば、電界に
より信号電荷を電荷排出用ドレインに吸い込むことがで
き、リセット動作の高速化が図れるので、高機能の固体
撮像装置を実現に寄与できる。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体基体の表面に形成されたトランジ
    スタへの入射光によって発生した信号電荷を、該トラン
    ジスタ内の該半導体基体の表面近傍部に蓄積し、該蓄積
    された信号電荷に応じた電気信号の変化を出力する増幅
    型固体撮像素子であって、 該信号電荷を蓄積する該半導体基体表面近傍部と、該半
    導体基体表面上に形成された第１ゲート電極とからなる
    第１ゲート領域と、該半導体基体表面に該半導体基体濃
    度に比べて高濃度な不純物層によって形成されたソース
    及びドレインとを有するトランジスタと、 一部分が該第１ゲート領域に隣接する該半導体基体表面
    近傍部と、該半導体基体表面上に絶縁膜を介して形成さ
    れ、一部分が該第１ゲート電極に隣接する第２ゲート電
    極とからなる第２ゲート領域と、該半導体基体表面に該
    第１ゲート電極と該第２ゲート電極との隣接部から該半
    導体基体表面方向に沿って所定の距離を有する部分に、
    該半導体基体濃度よりも高濃度な不純物層を形成してな
    る電荷検出用ドレインとを有する電荷排出部と、 を備え、該蓄積信号電荷を該電荷排出部の該電荷検出用
    ドレインに排出するように成した、増幅型固体撮像素
    子。
  2. 【請求項２】 前記半導体基体が、第１導電型半導体基
    板と、該第１導電型半導体基板上の表面の一部に形成さ
    れた第２導電型半導体ウェル層とから成り、該第２導電
    型半導体ウェル層内に第２導電型を有し、該第２導電型
    半導体ウェル層よりも高濃度な不純物層よりなる前記ソ
    ース及びドレインを形成し、該第２導電型半導体ウェル
    層上の該ソースと該ドレインとの間に前記第１ゲート電
    極を形成し、該第１導電型半導体基板上であって、該第
    ２導電型半導体ウェル層の形成されていない部分に該第
    １ゲート電極に隣接して前記第２ゲート電極を形成し、
    該第１導電型半導体基板表面に第１導電型高濃度不純物
    層より成る電荷検出用ドレインを形成した請求項１記載
    の増幅型固体撮像素子。
  3. 【請求項３】 前記半導体基体が第１導電型半導体基板
    と、該第１導電型半導体基板上に形成された第２導電型
    半導体層とから成り、該第２導電型半導体層に第２導電
    型を有する高濃度不純物層よりなる前記ソース及びドレ
    インを形成し、該ソースと該ドレインとの間の該第２導
    電型半導体層上に前記第１ゲート電極を形成し、該ソー
    スと該ドレインとの間であって、該第２導電型半導体層
    表面の前記第１ゲート領域に隣接する部分に第１導電型
    半導体ウェル層を形成し、該第１導電型半導体ウェル層
    上に該第１ゲート電極に隣接して前記第２ゲート電極を
    形成し、該第１導電型半導体ウェル層表面に前記電荷検
    出用ドレインを形成した請求項１記載の増幅型固体撮像
    素子。
  4. 【請求項４】 前記半導体基体が第１導電型半導体基板
    と、該第１導電型半導体基板上に形成された第２導電型
    半導体層とから成り、該第２導電型半導体層に第２導電
    型を有する高濃度不純物層より成る前記ソース及びドレ
    インを形成し、該ソースと該ドレインとの間の該第２導
    電型半導体層上に前記第１ゲート電極を形成し、該第２
    導電型半導体層上に該第１ゲート電極に隣接して前記第
    ２ゲート電極を形成し、該第２導電型半導体層表面に前
    記電荷検出用ドレインを形成した請求項１記載の増幅型
    固体撮像素子。
  5. 【請求項５】 前記半導体基体が第１導電型半導体基板
    と、該第１導電型半導体基板上に形成された第２導電型
    半導体層とから成り、該第２導電型半導体層に第１導電
    型を有する高濃度不純物層より成る前記ソース及びドレ
    インを形成し、該ソースと該ドレインとの間の、該第２
    導電型半導体層の表面近傍部に入射光により発生した信
    号電荷を蓄積する第１ゲート領域を構成する前記第１ゲ
    ート電極を形成し、該第２導電型半導体層上に、該第１
    ゲート電極に隣接して前記第２ゲート電極を形成し、該
    第２導電型半導体層表面に第２導電型不純物層より成る
    電荷検出用ドレインを形成した請求項１記載の増幅型固
    体撮像素子。
  6. 【請求項６】 前記第１及び第２ゲート電極が共にゲー
    ト絶縁膜を介して形成され、該第１及び第２ゲート電極
    への印加電圧が等しいときに、第１ゲート領域の基体表
    面ポテンシャルが第２ゲート領域の基体表面ポテンシャ
    ルよりも小さく、かつ該第１ゲート領域のポテンシャル
    プロファイル中の最大ポテンシャルが該第２ゲート領域
    のポテンシャルプロファイル中の最大ポテンシャルより
    も大きくなるように、前記第２導電型半導体ウェル層も
    しくは前記第２導電型半導体層の層厚、該第２導電型半
    導体ウェル層もしくは第２導電型半導体層のキャリア濃
    度分布又は該ゲート絶縁膜の膜厚の内の少なくとも一つ
    を、該第１ゲート領域と該第２ゲート領域で異ならせた
    請求項１〜５記載の増幅型固体撮像素子。
  7. 【請求項７】 前記半導体基体と前記電荷検出用ドレイ
    ンの電位を独立に制御する請求項１〜６記載の増幅型固
    体撮像素子。
  8. 【請求項８】 前記第１ゲート領域はその周囲を、前記
    ドレイン及び前記第２ゲート領域で囲まれ、前記ソース
    はその周囲を前記第１ゲート領域に囲まれて成る請求項
    １〜７記載の増幅型固体撮像素子。
  9. 【請求項９】 請求項１〜請求項８記載の増幅型固体撮
    像素子を備えた増幅型固体撮像装置であって、 前記第１ゲート電極を第１のクロックラインに接続する
    一方、前記第２ゲート電極を第２のクロックラインに接
    続し、前記トランジスタ部のドレインを各撮像素子共通
    に第１の電源に接続する一方、前記電荷検出用ドレイン
    を各撮像素子共通に第２の電源に接続し、該トランジス
    タ部の前記ソースを信号ラインに接続し、１次元又は２
    次元の撮像装置とした増幅型固体撮像装置。
  10. 【請求項１０】 請求項８記載の増幅型固体撮像素子を
    備えた増幅型固体撮像装置であって、 前記ドレインと前記第２ゲート領域が信号電荷に対する
    素子分離領域となっている増幅型固体撮像装置。
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