JP2001156284A - 固体撮像素子及びその製造方法 - Google Patents
固体撮像素子及びその製造方法Info
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Abstract
(57)【要約】
【課題】 ＣＣＤ固体撮像素子の微細化を可能にする。
【解決手段】 Ｎ型のシリコン基板１１の表面領域にＰ
型拡散層１２が形成され、このＰ型拡散層１２内に、Ｎ
型拡散層１４が形成される。Ｎ型拡散層１４内に、複数
のＰ型の分離領域１３が、一方向に延在し、互いに一定
の距離を隔てて平行に形成される。この分離領域１３
は、Ｎ型拡散層１４よりも浅く形成される。
型拡散層１２が形成され、このＰ型拡散層１２内に、Ｎ
型拡散層１４が形成される。Ｎ型拡散層１４内に、複数
のＰ型の分離領域１３が、一方向に延在し、互いに一定
の距離を隔てて平行に形成される。この分離領域１３
は、Ｎ型拡散層１４よりも浅く形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＣＤ固体撮像素
子及びその製造方法に関する。
子及びその製造方法に関する。
【０００２】
【従来の技術】図４は、フレーム転送方式の固体撮像素
子の構成を示す概略図である。
子の構成を示す概略図である。
【０００３】フレーム転送方式のＣＣＤ固体撮像素子
は、撮像部ｉ、蓄積部ｓ、水平転送部ｈ及び出力部ｄを
有する。撮像部ｉは、垂直方向に延在し、互いに平行に
配列された複数のシフトレジスタからなり、各シフトレ
ジスタの各ビットが受光画素を構成する。蓄積部ｓは、
撮像部ｉのシフトレジスタに連続する遮光された複数の
シフトレジスタからなり、各シフトレジスタの各ビット
が蓄積画素を構成する。水平転送部ｈは、水平方向に延
在する単一のシフトレジスタからなり、各ビットに蓄積
部ｓのシフトレジスタの出力が接続される。出力部ｄ
は、水平転送部ｈから転送出力される電荷を一時的に蓄
積する容量及びその容量に蓄積された電荷を排出するリ
セットトランジスタを含む。これにより、撮像部ｉの各
受光画素に蓄積される情報電荷は、各画素毎に独立して
蓄積部ｓの蓄積画素へ転送された後、１行ずつ蓄積部ｓ
から水平転送部ｈへ転送され、さらに、１画素単位で水
平転送部ｈから出力部ｄへ転送される。そして、出力部
ｄで１画素毎の電荷量が電圧値に変換され、その電圧値
の変化がＣＣＤ出力として外部回路へ供給される。
は、撮像部ｉ、蓄積部ｓ、水平転送部ｈ及び出力部ｄを
有する。撮像部ｉは、垂直方向に延在し、互いに平行に
配列された複数のシフトレジスタからなり、各シフトレ
ジスタの各ビットが受光画素を構成する。蓄積部ｓは、
撮像部ｉのシフトレジスタに連続する遮光された複数の
シフトレジスタからなり、各シフトレジスタの各ビット
が蓄積画素を構成する。水平転送部ｈは、水平方向に延
在する単一のシフトレジスタからなり、各ビットに蓄積
部ｓのシフトレジスタの出力が接続される。出力部ｄ
は、水平転送部ｈから転送出力される電荷を一時的に蓄
積する容量及びその容量に蓄積された電荷を排出するリ
セットトランジスタを含む。これにより、撮像部ｉの各
受光画素に蓄積される情報電荷は、各画素毎に独立して
蓄積部ｓの蓄積画素へ転送された後、１行ずつ蓄積部ｓ
から水平転送部ｈへ転送され、さらに、１画素単位で水
平転送部ｈから出力部ｄへ転送される。そして、出力部
ｄで１画素毎の電荷量が電圧値に変換され、その電圧値
の変化がＣＣＤ出力として外部回路へ供給される。
【０００４】図５は、撮像部ｉの構造を示す平面図であ
り、図６、図７は、それぞれ図５のＸ−Ｘ線及びＹ−Ｙ
線の断面図である。
り、図６、図７は、それぞれ図５のＸ−Ｘ線及びＹ−Ｙ
線の断面図である。
【０００５】Ｎ型のシリコン基板１の一主面に、素子領
域となるＰ型の拡散層２が形成される。この拡散層２の
表面領域に、高濃度のＰ型の分離領域３が、垂直方向に
延在して互いに平行に配置される。これらの分離領域３
の間には、Ｎ型の拡散層４が形成され、情報電荷の転送
経路となるチャネル領域が形成される。拡散層４上に
は、酸化シリコン膜からなる絶縁膜５を介して、多結晶
シリコンからなる複数の転送電極６が、それぞれ一定の
距離を隔てて平行に配置される。これらの転送電極６に
は、例えば、３相の転送クロックφ1〜φ3が印加され、
チャネル領域のポテンシャルの状態が制御される。
域となるＰ型の拡散層２が形成される。この拡散層２の
表面領域に、高濃度のＰ型の分離領域３が、垂直方向に
延在して互いに平行に配置される。これらの分離領域３
の間には、Ｎ型の拡散層４が形成され、情報電荷の転送
経路となるチャネル領域が形成される。拡散層４上に
は、酸化シリコン膜からなる絶縁膜５を介して、多結晶
シリコンからなる複数の転送電極６が、それぞれ一定の
距離を隔てて平行に配置される。これらの転送電極６に
は、例えば、３相の転送クロックφ1〜φ3が印加され、
チャネル領域のポテンシャルの状態が制御される。
【０００６】図８は、シリコン基板１内の深さ方向（図
６のＡ−Ａ線上）のポテンシャルの状態を示すプロファ
イル図である。
６のＡ−Ａ線上）のポテンシャルの状態を示すプロファ
イル図である。
【０００７】シリコン基板１内のポテンシャルは、転送
電極６に印加される電位によって表面側のレベルが決定
され、シリコン基板１に印加される電位によって深部の
レベルが決定される。ポテンシャルは、電荷の蓄積時、
ゲート絶縁膜５からＮ型拡散層４の途中まで徐々に深く
なり、Ｎ型拡散層４の途中で極小値を示ように形成され
る。さらに、Ｎ型拡散層４の途中からＰ型拡散層２の途
中まで徐々に浅くなり、Ｐ型拡散層２の途中で極大値を
示した後、Ｎ型のシリコン基板１深部に向かって深くな
るように形成される。これにより、Ｎ型拡散層４内の極
小値とＰ型拡散層２内の極大値との差がポテンシャル障
壁となり、シリコン基板１内で発生する情報電荷の蓄積
を可能にする。そして、シリコン基板１内に蓄積許容量
を超える量の情報電荷が発生した場合には、過剰な電荷
がポテンシャル障壁を超えてシリコン基板１の深部側へ
排出される。
電極６に印加される電位によって表面側のレベルが決定
され、シリコン基板１に印加される電位によって深部の
レベルが決定される。ポテンシャルは、電荷の蓄積時、
ゲート絶縁膜５からＮ型拡散層４の途中まで徐々に深く
なり、Ｎ型拡散層４の途中で極小値を示ように形成され
る。さらに、Ｎ型拡散層４の途中からＰ型拡散層２の途
中まで徐々に浅くなり、Ｐ型拡散層２の途中で極大値を
示した後、Ｎ型のシリコン基板１深部に向かって深くな
るように形成される。これにより、Ｎ型拡散層４内の極
小値とＰ型拡散層２内の極大値との差がポテンシャル障
壁となり、シリコン基板１内で発生する情報電荷の蓄積
を可能にする。そして、シリコン基板１内に蓄積許容量
を超える量の情報電荷が発生した場合には、過剰な電荷
がポテンシャル障壁を超えてシリコン基板１の深部側へ
排出される。
【０００８】
【発明が解決しようとする課題】画素を分離する分離領
域３は、チャネル領域となる拡散層４を形成する際のマ
スクずれを考慮し、且つ、電気的な分離が可能なように
十分な幅を確保する必要がある。このため、固体撮像素
子の高解像度化に伴って画素サイズが縮小されると、分
離領域３の占有面積が大きくなり、受光効率が低下す
る。また、シリコン基板１１と転送電極６との電位によ
ってブルーミング抑圧制御をする場合には、分離領域３
の影響によって拡散層４内のポテンシャルを精度よく制
御することができなくなる。このような分離領域３によ
る影響は、画素サイズが小さくなった場合に顕著に現れ
るようになる。
域３は、チャネル領域となる拡散層４を形成する際のマ
スクずれを考慮し、且つ、電気的な分離が可能なように
十分な幅を確保する必要がある。このため、固体撮像素
子の高解像度化に伴って画素サイズが縮小されると、分
離領域３の占有面積が大きくなり、受光効率が低下す
る。また、シリコン基板１１と転送電極６との電位によ
ってブルーミング抑圧制御をする場合には、分離領域３
の影響によって拡散層４内のポテンシャルを精度よく制
御することができなくなる。このような分離領域３によ
る影響は、画素サイズが小さくなった場合に顕著に現れ
るようになる。
【０００９】そこで本発明は、転送効率を低下させるこ
となく、画素サイズの縮小に適した固体撮像素子の提供
を目的とする。
となく、画素サイズの縮小に適した固体撮像素子の提供
を目的とする。
【００１０】
【課題を解決するための手段】本発明の固体撮像素子
は、半導体基板の一主面に形成される一導電型を有する
第１の半導体領域と、上記第１の半導体領域の表面側に
形成され、逆導電型を有する第２の半導体領域と、上記
第２の半導体領域内に一方向に延在して互いに平行に配
置され、一導電型を有する複数の分離領域と、上記半導
体基板上に上記複数の分離領域と交差する方向に延在し
て互いに平行に配置される複数の転送電極と、を備え、
上記分離領域は、上記第２の半導体領域よりも浅く形成
されることを特徴とする。
は、半導体基板の一主面に形成される一導電型を有する
第１の半導体領域と、上記第１の半導体領域の表面側に
形成され、逆導電型を有する第２の半導体領域と、上記
第２の半導体領域内に一方向に延在して互いに平行に配
置され、一導電型を有する複数の分離領域と、上記半導
体基板上に上記複数の分離領域と交差する方向に延在し
て互いに平行に配置される複数の転送電極と、を備え、
上記分離領域は、上記第２の半導体領域よりも浅く形成
されることを特徴とする。
【００１１】本発明によれば、電荷の転送領域となる第
２の半導体領域よりも分離領域を浅く形成したことで、
分離領域によるポテンシャルの影響が第２の半導体領域
に及びにくくなる。
２の半導体領域よりも分離領域を浅く形成したことで、
分離領域によるポテンシャルの影響が第２の半導体領域
に及びにくくなる。
【００１２】そして、本発明の固体撮像素子の製造方法
は、半導体基板の表面領域に形成される一導電型の第１
の半導体領域内に、逆導電型の不純物を所定の深さまで
拡散して第２の半導体領域を形成する第１の工程と、上
記第２の半導体領域内に、一導電型の不純物を一定の距
離を隔ててストライプ状に注入し、複数の分離領域を形
成する第２の工程と、上記半導体基板状に複数の転送電
極を形成する第３の工程と、を有することを特徴とす
る。
は、半導体基板の表面領域に形成される一導電型の第１
の半導体領域内に、逆導電型の不純物を所定の深さまで
拡散して第２の半導体領域を形成する第１の工程と、上
記第２の半導体領域内に、一導電型の不純物を一定の距
離を隔ててストライプ状に注入し、複数の分離領域を形
成する第２の工程と、上記半導体基板状に複数の転送電
極を形成する第３の工程と、を有することを特徴とす
る。
【００１３】本発明によれば、第２の半導体領域内に分
離領域を形成しているため、分離領域の形成において、
電荷の転送領域と分離領域との合わせずれが生じなくな
る。
離領域を形成しているため、分離領域の形成において、
電荷の転送領域と分離領域との合わせずれが生じなくな
る。
【００１４】
【発明の実施の形態】図１は、本発明の固体撮像素子の
要部を示す断面図である。この図においては、図８と同
一部分を示している。
要部を示す断面図である。この図においては、図８と同
一部分を示している。
【００１５】Ｎ型のシリコン基板１１の一主面に、素子
領域となるＰ型拡散層１２が形成され、このＰ型拡散層
１２の表面領域に、電荷の転送領域となるＮ型拡散層１
４が形成される。そして、Ｎ拡散層１４内には、高濃度
のＰ型の分離領域１３が、一方向に延在して一定の間隔
で形成される。この分離領域１３は、図８に示す分離領
域３と同等のものであり、電荷の転送方向に沿って形成
される。ここで、Ｎ型拡散層１４は、Ｐ型拡散層１２よ
りも浅く形成され、分離領域１３は、Ｎ型拡散層１４よ
りも浅く形成される。
領域となるＰ型拡散層１２が形成され、このＰ型拡散層
１２の表面領域に、電荷の転送領域となるＮ型拡散層１
４が形成される。そして、Ｎ拡散層１４内には、高濃度
のＰ型の分離領域１３が、一方向に延在して一定の間隔
で形成される。この分離領域１３は、図８に示す分離領
域３と同等のものであり、電荷の転送方向に沿って形成
される。ここで、Ｎ型拡散層１４は、Ｐ型拡散層１２よ
りも浅く形成され、分離領域１３は、Ｎ型拡散層１４よ
りも浅く形成される。
【００１６】Ｐ型拡散層１２、Ｎ型拡散層１４及び分離
領域１３が形成されたシリコン基板１１上には、酸化シ
リコン膜からなる絶縁膜１５が積層され、この絶縁膜１
５上に、多結晶シリコンからなる複数の転送電極１６
が、それぞれ一定の距離を隔てて平行に配置される。こ
れらの転送電極１６は、図７に示す転送電極６と同一の
ものであり、分離領域１３に交差して配置され、多相の
転送クロックが印加されることで、チャネル領域のポテ
ンシャルの状態を制御する。
領域１３が形成されたシリコン基板１１上には、酸化シ
リコン膜からなる絶縁膜１５が積層され、この絶縁膜１
５上に、多結晶シリコンからなる複数の転送電極１６
が、それぞれ一定の距離を隔てて平行に配置される。こ
れらの転送電極１６は、図７に示す転送電極６と同一の
ものであり、分離領域１３に交差して配置され、多相の
転送クロックが印加されることで、チャネル領域のポテ
ンシャルの状態を制御する。
【００１７】本発明の特徴とするところは、電荷の伝送
領域となるＮ型拡散層１４内に、分離領域１３をＮ型拡
散層１４よりも浅く形成することにある。即ち、転送領
域の幅（分離領域１３の間隔）が狭くなる、例えば、６
μｍ以下になると、Ｐ型拡散層１２部分に形成されるポ
テンシャル障壁よりも分離領域１３によって形成される
ポテンシャル障壁の方が、転送領域のポテンシャル状態
へ大きく影響するようになる。そこで、分離領域１３を
Ｎ型拡散層１４よりも浅く形成することで、転送領域の
ポテンシャル状態への影響が、Ｐ型拡散層１２部分に形
成されるポテンシャル障壁が支配的となるようにしてい
る。
領域となるＮ型拡散層１４内に、分離領域１３をＮ型拡
散層１４よりも浅く形成することにある。即ち、転送領
域の幅（分離領域１３の間隔）が狭くなる、例えば、６
μｍ以下になると、Ｐ型拡散層１２部分に形成されるポ
テンシャル障壁よりも分離領域１３によって形成される
ポテンシャル障壁の方が、転送領域のポテンシャル状態
へ大きく影響するようになる。そこで、分離領域１３を
Ｎ型拡散層１４よりも浅く形成することで、転送領域の
ポテンシャル状態への影響が、Ｐ型拡散層１２部分に形
成されるポテンシャル障壁が支配的となるようにしてい
る。
【００１８】図２は、電荷の転送領域のポテンシャルの
状態を算出したシミュレーションの結果である。この図
において、（ａ）は、図１の波線で囲んだ領域のポテン
シャルの拡がりを示し、（ｂ）は、分離領域がＮ型拡散
層より深く形成されている従来の構造の固体撮像素子に
おいて、（ａ）と同等の領域のポテンシャルの拡がりを
示す。これらの図を比較すると、（ｂ）に示す従来の構
造と比較して、（ａ）に示す本発明の構造の方が等電位
線の密度が粗く、分離領域１３によるポテンシャルの変
化が電荷転送領域に影響しにくくなっていることを確認
できる。
状態を算出したシミュレーションの結果である。この図
において、（ａ）は、図１の波線で囲んだ領域のポテン
シャルの拡がりを示し、（ｂ）は、分離領域がＮ型拡散
層より深く形成されている従来の構造の固体撮像素子に
おいて、（ａ）と同等の領域のポテンシャルの拡がりを
示す。これらの図を比較すると、（ｂ）に示す従来の構
造と比較して、（ａ）に示す本発明の構造の方が等電位
線の密度が粗く、分離領域１３によるポテンシャルの変
化が電荷転送領域に影響しにくくなっていることを確認
できる。
【００１９】本発明の固体撮像素子においては、電荷転
送領域のポテンシャルをＰ型拡散層１２及びＮ型拡散層
１４の不純物濃度分布によって設計できるようになるた
め、構造的な数値の最適化が容易である。
送領域のポテンシャルをＰ型拡散層１２及びＮ型拡散層
１４の不純物濃度分布によって設計できるようになるた
め、構造的な数値の最適化が容易である。
【００２０】図３は、本発明の固体撮像素子の製造方法
を説明する工程別の断面図である。この図においては、
図１と同一部分の製造工程を示している。
を説明する工程別の断面図である。この図においては、
図１と同一部分の製造工程を示している。
【００２１】（ａ）第１工程 Ｎ型のシリコン基板１１の表面領域にＰ型の不純物を拡
散してＰ型拡散層１２を形成する。このＰ型拡散層１２
が素子の形成領域となる。そして、Ｐ型拡散層１２内に
Ｎ型の不純物を拡散して、Ｐ型拡散層１２よりも浅いＮ
型拡散層１４を形成する。
散してＰ型拡散層１２を形成する。このＰ型拡散層１２
が素子の形成領域となる。そして、Ｐ型拡散層１２内に
Ｎ型の不純物を拡散して、Ｐ型拡散層１２よりも浅いＮ
型拡散層１４を形成する。
【００２２】（ｂ）第２工程 Ｎ型拡散層１４を被ってレジストパターン２０を形成す
る。このマスクパターン２０は、シリコン基板１１上で
一方向に延在し、互いに一定の距離を隔てて平行に配置
される複数の開口を有する。そして、レジストパターン
２０をマスクとしてＰ型不純物を高濃度に注入すること
により、電荷の転送領域を区画するＰ型の分離領域１３
を形成する。この注入工程においては、注入のエネルギ
ーを制御することで、不純物がＮ型拡散層１４よりも深
くまで注入されないようにしている。
る。このマスクパターン２０は、シリコン基板１１上で
一方向に延在し、互いに一定の距離を隔てて平行に配置
される複数の開口を有する。そして、レジストパターン
２０をマスクとしてＰ型不純物を高濃度に注入すること
により、電荷の転送領域を区画するＰ型の分離領域１３
を形成する。この注入工程においては、注入のエネルギ
ーを制御することで、不純物がＮ型拡散層１４よりも深
くまで注入されないようにしている。
【００２３】（ｃ）第３工程 分離領域１３及びＮ型拡散層１４を被って酸化シリコン
を積層し、絶縁膜１５を形成する。この絶縁膜１５上に
多結晶シリコンを積層し、その多結晶シリコン膜をパタ
ーニングすることで複数の転送電極１６を形成する。
を積層し、絶縁膜１５を形成する。この絶縁膜１５上に
多結晶シリコンを積層し、その多結晶シリコン膜をパタ
ーニングすることで複数の転送電極１６を形成する。
【００２４】以上の製造工程においては、電荷の転送領
域となるＮ型拡散層１４を先に形成し、そのＮ型拡散層
１４内に分離領域１３を形成するようにしているため、
電荷の転送領域と分離領域１３との合わせずれが生じる
ことはない。そして、分離領域１３が、Ｎ型拡散層１４
よりも浅く形成されるため、電荷転送領域のポテンシャ
ルをＰ型拡散層１２及びＮ型拡散層１４の不純物濃度に
よって制御可能になる。
域となるＮ型拡散層１４を先に形成し、そのＮ型拡散層
１４内に分離領域１３を形成するようにしているため、
電荷の転送領域と分離領域１３との合わせずれが生じる
ことはない。そして、分離領域１３が、Ｎ型拡散層１４
よりも浅く形成されるため、電荷転送領域のポテンシャ
ルをＰ型拡散層１２及びＮ型拡散層１４の不純物濃度に
よって制御可能になる。
【００２５】以上の実施形態においては、転送電極１６
を１層構造とした場合を例示したが、この転送電極１６
は、隣どうし互いにオーバーラップする２層構造として
もよい。
を１層構造とした場合を例示したが、この転送電極１６
は、隣どうし互いにオーバーラップする２層構造として
もよい。
【００２６】
【発明の効果】本発明によれば、微細化によって電荷転
送領域の幅が狭くなった場合、即ち、画素サイズが小さ
くなった場合でも、電荷転送領域のポテンシャルの状態
を精度よく制御することができ、結果的に、各部に印加
する電位を低くすることができる。また、製造工程にお
いても、分離領域の合わせずれが生じにくくなるため、
微細化に有利であり、製造歩留まりの向上が望める。
送領域の幅が狭くなった場合、即ち、画素サイズが小さ
くなった場合でも、電荷転送領域のポテンシャルの状態
を精度よく制御することができ、結果的に、各部に印加
する電位を低くすることができる。また、製造工程にお
いても、分離領域の合わせずれが生じにくくなるため、
微細化に有利であり、製造歩留まりの向上が望める。
【図面の簡単な説明】
【図１】本発明の固体撮像素子の撮像部の構造を示す断
面図である。
面図である。
【図２】電荷転送領域のポテンシャルのシミュレーショ
ン結果を示す図である。
ン結果を示す図である。
【図３】本発明の固体撮像素子の製造方法を説明する工
程別の断面図である。
程別の断面図である。
【図４】フレーム転送方式の固体撮像素子の概略を示す
平面図である。
平面図である。
【図５】従来の固体撮像素子の撮像部の構造を示す平面
図である。
図である。
【図６】図５のＸ−Ｘ線の断面図である。
【図７】図５のＹ−Ｙ線の断面図である。
【図８】従来の固体撮像素子のポテンシャルを示すプロ
ファイル図である。
ファイル図である。
ｉ 撮像部 ｓ 蓄積部 ｈ 水平転送部 ｄ 出力部 １、１１ シリコン基板 ２、１２ Ｐ型拡散層 ３、１３ 分離領域 ４、１４ Ｎ型拡散層 ５、１５ 絶縁膜 ６、１６ 転送電極
Claims (4)
- 【請求項１】 半導体基板の一主面に形成される一導電
型を有する第１の半導体領域と、上記第１の半導体領域
の表面側に形成され、逆導電型を有する第２の半導体領
域と、上記第２の半導体領域内に一方向に延在して互い
に平行に配置され、一導電型を有する複数の分離領域
と、上記半導体基板上に上記複数の分離領域と交差する
方向に延在して互いに平行に配置される複数の転送電極
と、を備え、上記分離領域は、上記第２の半導体領域よ
りも浅く形成されることを特徴とする固体撮像素子。 - 【請求項２】 上記複数の転送電極が、上記半導体基板
上の上記複数の分離領域の間の少なくとも一部の領域で
他の領域よりも膜厚が薄く形成される絶縁膜を介して上
記半導体基板上に配置されることを特徴とする請求項１
に記載の固体撮像素子。 - 【請求項３】 半導体基板の表面領域に形成される一導
電型の第１の半導体領域内に、逆導電型の不純物を所定
の深さまで拡散して第２の半導体領域を形成する第１の
工程と、上記第２の半導体領域内に、一導電型の不純物
を一定の距離を隔ててストライプ状に注入し、複数の分
離領域を形成する第２の工程と、上記半導体基板状に複
数の転送電極を形成する第３の工程と、を有することを
特徴とする固体撮像素子の製造方法。 - 【請求項４】 上記第２の工程は、上記第１の工程で逆
導電型の不純物を拡散した深さよりも浅く一導電型の不
純物を注入することを特徴とする請求項３に記載の固体
撮像素子の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33378599A JP2001156284A (ja) | 1999-11-25 | 1999-11-25 | 固体撮像素子及びその製造方法 |
| TW089117261A TW550812B (en) | 1999-11-25 | 2000-08-25 | Solid imaging element and manufacturing process therefor |
| KR1020000070198A KR100540099B1 (ko) | 1999-11-25 | 2000-11-24 | 고체 촬상 소자 및 그 제조 방법 |
| US09/721,866 US6677177B1 (en) | 1999-11-25 | 2000-11-24 | Solid state image sensor and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33378599A JP2001156284A (ja) | 1999-11-25 | 1999-11-25 | 固体撮像素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001156284A true JP2001156284A (ja) | 2001-06-08 |
Family
ID=18269940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33378599A Pending JP2001156284A (ja) | 1999-11-25 | 1999-11-25 | 固体撮像素子及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6677177B1 (ja) |
| JP (1) | JP2001156284A (ja) |
| KR (1) | KR100540099B1 (ja) |
| TW (1) | TW550812B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100468611B1 (ko) * | 2001-12-24 | 2005-01-31 | 매그나칩 반도체 유한회사 | 암신호 감소를 위한 이미지센서 제조 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS51209A (ja) * | 1974-06-19 | 1976-01-05 | Matsushita Electric Ind Co Ltd | |
| JPH10229183A (ja) * | 1997-02-14 | 1998-08-25 | Sony Corp | 固体撮像素子 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100276971B1 (ko) * | 1989-06-20 | 2001-01-15 | 다카노 야스아키 | 고체촬상소자의 구동방법 |
| KR960002645B1 (ko) * | 1992-04-03 | 1996-02-24 | 엘지반도체주식회사 | 전하 전송장치 및 고체 촬상장치 |
| US5502318A (en) * | 1994-02-14 | 1996-03-26 | Texas Instruments Incorporated | Bipolar gate charge coupled device with clocked virtual phase |
| KR0155783B1 (ko) * | 1994-12-14 | 1998-10-15 | 김광호 | 전하결합소자형 고체촬상장치 및 그 제조방법 |
| US5563404A (en) * | 1995-03-22 | 1996-10-08 | Eastman Kodak Company | Full frame CCD image sensor with altered accumulation potential |
| KR0172854B1 (ko) * | 1995-08-02 | 1999-02-01 | 문정환 | 씨씨디 고체촬상소자 및 그의 신호처리방법 |
| JP2816824B2 (ja) * | 1995-09-11 | 1998-10-27 | エルジイ・セミコン・カンパニイ・リミテッド | Ｃｃｄ固体撮像素子 |
| JP3213529B2 (ja) * | 1995-11-30 | 2001-10-02 | 三洋電機株式会社 | 撮像装置 |
| JPH09213921A (ja) * | 1996-02-05 | 1997-08-15 | Sharp Corp | 増幅型固体撮像素子及び増幅型固体撮像装置 |
| US6180935B1 (en) * | 1999-01-25 | 2001-01-30 | Lockheed Martin Corporation | Dynamic range extension of CCD imagers |
-
1999
- 1999-11-25 JP JP33378599A patent/JP2001156284A/ja active Pending
-
2000
- 2000-08-25 TW TW089117261A patent/TW550812B/zh not_active IP Right Cessation
- 2000-11-24 US US09/721,866 patent/US6677177B1/en not_active Expired - Lifetime
- 2000-11-24 KR KR1020000070198A patent/KR100540099B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| US6677177B1 (en) | 2004-01-13 |
| TW550812B (en) | 2003-09-01 |
| KR100540099B1 (ko) | 2006-01-10 |
| KR20010061945A (ko) | 2001-07-07 |
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