JP2005191362A - 固体撮像装置 - Google Patents

Abstract

【課題】光電変換素子に隣接して形成されたトランジスタのドレイン領域の界面に発生する結晶欠陥の影響を回避してトランジスタの特性を改善し、高画質化を図る。
【解決手段】変調用ウェル５に保持された光発生電荷によってソース領域７とドレイン領域８との間のチャネルの閾値電圧が制御されて光発生電荷に応じた画素信号を出力する変調トランジスタＴＭのドレイン領域８を、収集ウェル４及び変調用ウェル５を囲む高濃度のＮ+層８ａと、リングゲート６の周辺でＮ+層８ａを包み込んでＮ+層よりも低濃度の拡散層となるＮ-層とによって形成することで、ドレイン領域８の結晶欠陥の影響を回避する。
【選択図】図１

Description

本発明は、高画質特性及び低消費電力特性を有する固体撮像装置に関する。

携帯電話などに搭載される固体撮像装置として、ＣＣＤ（電荷結合素子）型のイメージセンサと、ＣＭＯＳ型のイメージセンサと、がある。ＣＣＤ型のイメージセンサは画質に優れ、ＣＭＯＳ型のイメージセンサは消費電力が少なく、プロセスコストが低い。近年、高画質と低消費電力とを共に兼ね備えた閾値電圧変調方式のＭＯＳ型固体撮像装置が提案されている。閾値電圧変調方式のＭＯＳ型固体撮像装置については、例えば、特許文献１に開示されている。

イメージセンサは、センサセルをマトリクス状に配列し、初期化、蓄積、読み出しの３つの状態を繰り返すことで、画像出力を得ている。特許文献１によって開示されたイメージセンサは、各単位画素が、蓄積を行うための受光ダイオードと、読み出しを行うためのトランジスタとを有している。

図７は、特許文献１に開示されているイメージセンサを示す模式的断面図である。図７のイメージセンサは、基板１００上において、各単位画素毎に、Ｎ型の拡散層１１８上に形成される受光ダイオード１１１と絶縁ゲート型電界効果トランジスタ１１２とが隣接配置されている。トランジスタ１１２のゲート電極１１３はリング状に形成されており、ゲート電極１１３の中央の開口部分には、ソース領域１１４が形成されている。

受光ダイオード１１１の開口領域から入射した光によって発生した電荷（光発生電荷）は、ゲート電極１１３下方のＰ型のウェル領域１１６に転送されて、この部分に形成されたキャリアポケット１１７に蓄積される。キャリアポケット１１７に蓄積された光発生電荷によってトランジスタ１１２の閾値電圧が変化する。これにより、入射光に対応した信号（画素信号）を、トランジスタ１１２のソース領域１１４から取り出すことができるようになっている。

尚、特許文献１の装置では、同一列に配列された単位画素の出力は、共通のソース線を介して取り出されるようになっている。トランジスタ１１２のゲートに印加する電圧をライン毎に制御することで、共通のソース線に接続された各単位画素のうち所定のラインの単位画素からの選択的な読み出しを可能にしている。即ち、読み出しを行う単位画素（選択画素）のトランジスタ１１２には比較的高いゲート電圧を印加し、他の読み出しを行わない単位画素（非選択画素）のトランジスタ１１２には比較的低いゲート電圧を印加する。高いゲート電圧を印加したトランジスタの出力の方が低いゲート電圧を印加したトランジスタの出力よりも高く、ソース線から選択画素の出力を得ることができる。
特開２００１−１７７０８５号公報

ところで、図７に示すトランジスタ１１２は、低濃度ドレイン構造（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ；ＬＤＤ構造）を有しており、リング状のゲート電極１１３の外周をｎ型の低濃度のドレイン領域１１５ａが囲んでいる。低濃度のドレイン領域１１５ａの外側周辺部には、受光部を避けて低濃度ドレイン領域１１５ａに接続するように高濃度のドレイン領域１１５ｂが形成され、低濃度のドレイン領域１１５ａは、受光ダイオード１１１のウェル領域１１６の表層の不純物領域１１５と一体的に形成されている。

このため、図７に示すトランジスタ１１２では、低濃度のドレイン領域１１５ａは、高濃度のドレイン領域１１５ｂの内側に、高濃度のドレイン領域１１５ｂよりも浅く（よりゲート電極１１３に近く）形成され、高濃度のドレイン領域１１５ｂの下方部分がゲート電極１１３下方のＰ型のウェル領域１１６に接続される構成となってしまい、Ｎ型の高濃度のドレイン領域１１５ｂの界面に残存する結晶欠陥により、Ｐ型のウェル領域１１６におけるキャリア蓄積時に暗電流が発生する可能性が高くなる。

すなわち、イオン注入による拡散層の形成においては、打ち込まれたイオンは、基板中での原子との衝突によりエネルギーを失い、最終的に、格子原子との散乱によるエネルギーロスによって停止する。従って、注入されるイオンの質量が大きく、加速エネルギーが大きい程、イオンが停止する界面で結晶欠陥が多く発生し、イオン注入後の熱処理によっても回復しきれずに残存してしまう。

一般に、高濃度のドレイン領域を形成するため、低濃度のドレイン領域よりも質量の大きい不純物イオンを高エネルギーでイオン注入（例えば、ヒ素を用いて、８０Ｋｅｖ程度の加速エネルギー、２．０×１０１５個／ｃｍ2程度のドーズ量でイオン注入）することから、高濃度のドレイン領域１１５ｂの界面に結晶欠陥が多く発生することは避けられない。このため、Ｐ型のウェル領域１１６とのＰＮ接合部に、結晶欠陥に起因する暗電流が発生して、変調トランジスタの特性が低下して画質が悪化する虞があり、ひいては画素欠陥に繋がって生産の歩留まりが低下する。

尚、同じくＰ型のウェル領域１１６に接するＮ型の高濃度のソース領域１１４においても、同様に結晶欠陥が発生するが、一般的に、ソース領域は、ヒ素よりも質量が小さく拡散係数が高いリンを用いて形成されること、加速エネルギー、ドーズ量が小さく、ドレイン領域に比べて有効エリアが小さいこと等から、欠陥密度が小さく、影響が少ない。

本発明はかかる問題点に鑑みてなされたものであって、光電変換素子に隣接して形成されたトランジスタのドレイン領域の界面に発生する結晶欠陥の影響を回避してトランジスタの特性を改善し、高画質化を図ることのできる固体撮像装置を提供することを目的とする。

本発明に係る固体撮像装置は、光電変換素子と該光電変換素子に隣接して形成されたトランジスタとを含む固体撮像装置において、一導電型の基板と、前記光電変換素子の形成領域の前記基板に形成された逆導電型の第１ウェルと、前記第１ウェル上に形成された一導電型の第２ウェルと、前記トランジスタの形成領域の前記基板に形成され、前記第１ウェルに隣接して形成された逆導電型の第３ウェルと、前記第３ウェル上に形成され、前記第２ウェルに隣接して形成された一導電型の第４ウェルと、前記第４ウェル上方に形成された、開口部を有するゲートと、前記開口部下方に形成された逆導電型のソースと、前記第２ウェル及び前記第４ウェルの周囲に形成された逆導電型のドレインと、前記ドレインを包み込むように形成され、該ドレインの不純物濃度より低い不純物濃度である逆導電型の拡散層と、を含むことを特徴とする。

このような構成によれば、光の入射により光電変換素子形成領域で発生した電荷が、光電変換素子形成領域の第２ウェルに隣接するトランジスタ形成領域の第４ウェルに転送されて保持され、この保持された電荷により、第４ウェル上方のゲート下のチャンネルの閾値電圧が制御され、光発生電荷に応じた画素信号がトランジスタから出力される。このとき、トランジスタのドレインは、該ドレインの不純物濃度よりも低い不純物濃度の拡散層によって包み込まれているため、ドレインの界面に残存する結晶欠陥の影響を回避することができ、トランジスタの特性を改善して高画質化を図ることができる。

また、前記逆導電型の拡散層は、前記第２ウェル内に形成されていないことを特徴とする。

このような構成によれば、トランジスタのドレインが光電変換素子形成領域の第２ウェルを浸食することがなく、光感度の低下を招くことなくドレイン界面の結晶欠陥の影響を回避することができる。

また、前記逆導電型の拡散層は、前記ゲートの周辺で前記ドレインを包み込むように形成されていることを特徴とする。

このような構成によれば、ゲート周辺におけるドレイン界面の結晶欠陥を、低濃度の拡散層によってドレイン導電型の中性領域に抑えることができ、結晶欠陥の影響を効果的に回避してトランジスタの特性を改善し、高画質化を図ることができる。

また、前記ゲート下方で、且つ、前記第４ウェル内に該第４ウェルよりも不純物濃度が高い一導電型の拡散層を有することを特徴とする。

このような構成によれば、ドレイン界面の結晶欠陥の影響を回避しつつ、第４ウェル内のより不純物濃度の高い拡散層に光発生電荷を効率的に蓄積・保持することができ、光発生電荷−電圧変換効率を向上することが可能となる。

以下、図面を参照して本発明の実施の形態について詳細に説明する。図１〜図６は本発明の実施の一形態に係り、図１は固体撮像装置の断面形状を示す断面図、図２は固体撮像装置の１センサセルの平面形状を示す平面図、図３は素子の全体構造を等価回路によって示す回路ブロック図、図４及び図５は素子の製造方法を説明するための工程図、図６はレジストマスクのマスク領域を示す説明図である。

＜センサセルの構造＞
本実施の形態における固体撮像装置は、単位画素であるセンサセルがマトリクス状に配列されて構成されたセンサセルアレイを有している。各センサセルは、入射光に応じて発生させた光発生電荷を収集・蓄積し、蓄積した光発生電荷に基づくレベルの画素信号を出力する。センサセルをマトリクス状に配列することで１画面の画像信号が得られる。

先ず、図１及び図２を参照して各センサセルの構造について説明する。図２は１つのセンサセルを示している。また、本実施の形態は光発生電荷として正孔を用いる例を示している。光発生電荷として電子を用いる場合でも同様に構成可能である。なお、図１は図２のＡ−Ａ’線で切断したセルの断面構造を示している。

図２の平面図に示すように、単位画素であるセンサセル３内に、フォトダイオードＰＤと変調トランジスタＴＭとが隣接して設けられている。変調トランジスタＴＭとしては、例えば、ＮチャネルディプレッションＭＯＳトランジスタが用いられる。単位画素は、概略的には長方形状を有して、マトリクス配列の列又は行方向に対して斜めに向いており、一行内では特に分離されていないが、行間が分離されている。

光電変換素子形成領域であるフォトダイオードＰＤ形成領域においては、基板１の表面に開口領域２が形成され、基板１表面の比較的浅い位置には開口領域２よりも広い領域のＰ型のウェルであり、光電変換素子によって発生した光発生電荷を収集するウェル（以下、収集ウェルという）４が形成されている。収集ウェル４上には基板１の表面に、ピニング層としてのＮ型の拡散層３２が形成されている。

収集ウェル４に所定の距離だけ離間して、変調トランジスタＴＭ形成領域にＰ型のウェルであり、収集ウェル４に収集された光発生電荷が転送されて変調トランジスタＴＭを制御するためのウェル（以下、変調用ウェルという）５が形成されている。

変調用ウェル５上には、基板１表面にリング状のゲート（リングゲート）６が形成されており、リングゲート６の中央の開口部分の基板１表面近傍領域には、高濃度Ｎ型領域であるソース領域７が形成されている。リングゲート６の周囲には、Ｎ型のドレイン領域８が形成されている。このドレイン領域８は、後述するように、変調トランジスタＴＭ周辺のみ、高濃度のＮ+層８ａと、このＮ+層８ａを包み込んでＮ+層８ａよりも低濃度のＮ-層８ｂとから形成されている。高濃度のＮ+層８ａの所定位置には、基板１表面近傍にドレインコンタクト領域（図示せず）が設けられている。

変調用ウェル５は変調トランジスタＴＭのチャネルの閾値電圧を制御するものである。変調用ウェル５内には、リングゲート６の下方にＰ型の高濃度領域であるキャリアポケット１０（図１）が形成されている。変調トランジスタＴＭは、変調用ウェル５、リングゲート６、ソース領域７及びドレイン領域８によって構成されて、変調用ウェル５（キャリアポケット１０）に蓄積された電荷に応じてチャネルの閾値電圧が変化するようになっている。

ドレイン領域８及び拡散層３２がドレイン電圧の印加によって正の電位にバイアスされることによって、フォトダイオードＰＤの開口領域２下方においては、拡散層３２と収集ウェル４との境界面から空乏層が収集ウェル４の全体に広がってＮ型ウェル２１及び２９に達する。一方、基板１とＮ型ウェル２１との境界面から空乏層がＮ型ウェル２１及び２９全体に広がって、収集ウェル４に達する。空乏領域において、開口領域２を介して入射した光による光発生電荷が生じる。そして、上述したように、発生した光発生電荷は収集ウェル４に収集されるようになっている。

収集ウェル４に収集された電荷は、変調用ウェル５に転送されてキャリアポケット１０に保持される。これにより、変調トランジスタＴＭのソース電位は、変調用ウェル５に転送された電荷の量、即ち、フォトダイオードＰＤへの入射光に応じたものとなる。

＜センサセルの断面＞
更に、図１を参照してセンサセル３の断面構造を詳細に説明する。図１は１単位画素（セル）のフォトダイオードＰＤ形成領域と変調トランジスタＴＭ形成領域とを示している。マトリクス配列の行間で隣接するセル同士のフォトダイオードＰＤ形成領域と変調トランジスタＴＭ形成領域との間に、素子分離用のアイソレーション領域２２が設けられている。このアイソレーション領域２２の基板表面側には、ゲート電極２８が形成されている。

基板１の比較的深い位置には、Ｐ型基板１の全域にＮ型ウェル２１が形成されている。Ｎ型ウェル２１は基板の比較的深い位置まで形成され、Ｎ-層を形成している。フォトダイオード形成領域には、第１ウェルとしてのＮ型の収集ウェル２９と第２ウェルとしてのＰ型の収集ウェル４が形成されている。収集ウェル４上の基板表面側には、Ｎ-のピニング層である拡散層３２が形成されている。

一方、変調トランジスタＴＭ形成領域においては、基板１上にＰ型埋込層２３が形成されている。Ｐ型埋込層２３上の第３ウェルとしてのＮ型ウェル２１上には、第４ウェルとしてのＰ型の変調用ウェル５が形成されている。変調用ウェル５内には、Ｐ+拡散によるキャリアポケット１０が形成されている。

変調トランジスタＴＭ形成領域においては、基板表面にゲート酸化膜３１を介してリングゲート６が形成され、リングゲート６下の基板表面にはチャネルを構成するＮ型の拡散層２７が形成される。リングゲート６の中央の基板表面にはＮ+拡散層が形成されてソース領域７を構成する。また、リングゲート６の周囲の基板表面にはＮ型拡散層が形成されてドレイン領域８を構成する。チャネルを構成するＮ型拡散層２７はソース領域７とドレイン領域８とに接続される。

本実施の形態においては、ドレイン領域８は、変調トランジスタＴＭ周辺のみ、高濃度のドレイン領域であるＮ+層８ａと、このＮ+層８ａよりも不純物濃度が低い低濃度の拡散層であるＮ-層８ｂとによる二重ドレイン構造（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ；ＤＤＤ構造）で形成されている。Ｎ-層８ｂの不純物濃度は、基板の比較的深い位置まで達するＮ型ウェル２１よりも高く、収集ウェル４上のＮ型の拡散層（ピニング層）３２と略同等である。

低濃度のＮ-層８ｂは、フォトダイオード形成領域のＰ型の収集ウェル４を侵食しないように収集ウェル４を避けて形成され、マトリクス配列の同一行内で隣接する各セル間において、各セルの収集ウェル４の間に高濃度のＮ+層８ａが介在される一方、リングゲート６周囲では、低濃度のＮ-層８ｂが高濃度のＮ+層８ａを包込んで変調用ウェル５に接続されるように構成されている。

すなわち、変調トランジスタＴＭのドレイン領域となる高濃度のＮ+層８ａは、直接、変調用ウェル５に接続されることなく、低濃度のＮ-層８ｂを介して接続される。この低濃度のＮ-層８ｂにより、Ｎ+層８ａの界面に残存する結晶欠陥領域を、Ｐ型の変調用ウェル５とのＰＮ接合の空乏層の中でＮ型層に抑えるドレイン導電型の中性領域とすることができ、欠陥に捕獲される変調用ウェル５内の電荷の量を低減して暗電流の発生を抑え、変調トランジスタＴＭのソース電位をフォトダイオードＰＤへの入射光に応じたものとすることができる。

＜装置全体の回路構成＞
次に、図３を参照して本実施の形態に係る固体撮像装置全体の回路構成について説明する。

固体撮像装置６１は図２のセンサセル３を含むセンサセルアレイ６２とセンサセルアレイ６２中の各センサセル３を駆動する回路６３〜６５とを有している。センサセルアレイ６２は、セル３をマトリクス状に配置して構成されている。センサセルアレイ６２は、例えば、６４０×４８０のセル３と、オプティカルブラック（ＯＢ）のための領域（ＯＢ領域）を含む。ＯＢ領域を含めると、センサセルアレイ６２は例えば７１２×５００のセル３で構成される。

各センサセル３は、光電変換を行うフォトダイオードＰＤと、光信号を検出して読み出すための変調トランジスタＴＭとを含む。フォトダイオードＰＤは入射光に応じた電荷（光発生電荷）を生じさせ、生じた電荷は収集ウェル４（図３では接続点ＰＤＷに相当）内に収集される。収集ウェル４に収集された光発生電荷は、変調トランジスタＴＭの閾値変調用の変調用ウェル５（図３では接続点ＴＭＷに相当）内のキャリアポケット１０に転送されて保持される。

変調トランジスタＴＭは、キャリアポケット１０に光発生電荷が保持されることでバックゲートバイアスが変化したことと等価となり、キャリアポケット１０内の電荷量に応じてチャネルの閾値電圧が変化する。これにより、変調トランジスタＴＭのソース電圧は、キャリアポケット１０内の電荷に応じたもの、即ち、フォトダイオードＰＤの入射光の明るさに対応したものとなる。

このように各セル３は、変調トランジスタＴＭのリングゲート６、ソース領域７及びドレイン領域８に駆動信号が印加されることで、蓄積、転送、読み出し及び排出等の動作を呈する。セル３の各部には図３に示すように、垂直駆動走査回路６３、ドレイン駆動回路６４及び水平駆動走査回路６５から信号が供給されるようになっている。垂直駆動走査回路６３は、各行のゲート線６７に走査信号を供給し、ドレイン駆動回路６４は各列のドレイン領域８にドレイン電圧を印加する。また、水平駆動走査回路６５は、各ソース線６６に接続されたスイッチ６８に駆動信号を供給する。

各セル３は、センサセルアレイ６２に水平方向に配列された複数のソース線６６と垂直方向に配列された複数のゲート線６７との交点に対応して設けられている。水平方向に配列された各ラインの各セル３は、変調トランジスタＴＭのリングゲート６が共通のゲート線６７に接続され、垂直方向に配列された各列の各セル３は、変調トランジスタＴＭのソースが共通のソース線６６に接続される。

複数のゲート線６７の１つにオン信号（選択ゲート電圧）を供給することで、オン信号が供給されたゲート線６７に共通接続された各セルが同時に選択されて、これらの選択されたセルの各ソースから各ソース線６６を介して画素信号が出力される。垂直駆動走査回路６３は１フレーム期間においてゲート線６７にオン信号を順次シフトさせながら供給する。オン信号が供給されたラインの各セルからの画素信号が１ライン分同時に各ソース線６６から読み出されて各スイッチ６８に供給される。１ライン分の画素信号は水平駆動走査回路６５によって、スイッチ６８から画素毎に順次出力（ライン出力）される。

各ソース線６６に接続されたスイッチ６８は、共通の定電流源（負荷回路）６９を介して映像信号出力端子７０に接続されている。各センサセル３の変調トランジスタＴＭのソースは定電流源６９に接続されることになり、センサセル３のソースフォロワ回路が構成される。

＜作用＞
上述したように、固体撮像装置６１は、同一列の全ての変調トランジスタのソース領域を共通接続して、選択行と非選択行とで変調トランジスタのゲートに印加する電圧を制御することで、所望の行の変調トランジスタのソース電圧を検出するようになっている。即ち、選択行の全画素について、ゲート電極の電位（Ｖｇ）を高く設定し、非選択行のゲート電極の電位（Ｖｇ）を接地電位とする。

また、各単位画素同士のばらつきや、各種ノイズの除去のために、読出し動作において、選択行の光信号の読出し動作に続いて、非選択行の画素への電位付与状態はそのままにして、その選択行の画素を初期化し、引き続き、初期化した状態での閾値電圧を読み出す。そして、光発生電荷量に対応する閾値電圧と初期化した状態での閾値電圧の差の信号を算出し、正味の光信号成分を映像信号として出力する。

具体的には、センサセル３のフォトダイオードＰＤの光検出及び光発生電荷の収集動作並びに変調トランジスタＴＭの読み出し動作は、以下のように行われる。

先ず、変調トランジスタＴＭのリングゲート６に低いゲート電圧を印加し、ドレイン領域８にトランジスタの動作に必要な例えば約２〜３Ｖの電圧（ＶＤＤ）を印加する。これにより、Ｐ型ウェル４及び５が空乏化する。また、ドレイン領域８とソース領域７との間に電界が生じる。

フォトダイオードＰＤの開口領域２を介して入射した光が、シリコン中に入射することで、電子−正孔対（光発生電荷）が生じる。ここで発生した正孔が空乏化したＰ型ウェルである４及び５に到達すると、高濃度のＰ型不純物が導入されているキャリアポケット１０にポテンシャル勾配により転送され、蓄積される。

キャリアポケット１０に蓄積された光発生電荷によって、変調トランジスタＴＭの閾値電圧が変化する。この状態で、選択画素のリングゲート６に例えば約２〜３Ｖのゲート電圧（選択ゲート電圧）を印加し、ドレイン領域８に例えば約２〜３Ｖの電圧ＶＤＤを印加する。更に、変調トランジスタＴＭのソース領域７に定電流源６９によって一定の電流を流す。これにより、変調トランジスタＴＭはソースフォロワ回路を形成し、光発生電荷による変調トランジスタＴＭの閾値電圧の変動に追随してソース電位が変化して、出力電圧が変化する。即ち、入射光に応じた出力が得られる。

初期化時には、キャリアポケット１０、収集ウェル４及び変調用ウェル５内に残留する電荷を排出する。例えば、変調トランジスタＴＭのドレイン領域８及びリングゲート６に７〜８Ｖの高い正電圧を印加する。変調用ウェル５下方のＮ型ウェル２１の厚さは薄く、また、Ｎ型ウェル２１に面する基板１には高濃度のＰ型埋込層２３が形成されているので、リングゲート６に印加した電圧による影響は変調用ウェル５及びその隣接領域にのみ作用する。即ち、変調用ウェル５に急激なポテンシャル変化が生じ、光発生電荷を基板１側に掃き出すような強い電界が主として変調用ウェル５に印加されて、残留した光発生電荷は、低いリセット電圧でより確実に基板１に排出される。

初期化後において、非選択画素のリングゲートには、比較的低い電圧値の非選択ゲート電圧を印加すると共に、選択画素のリングゲート６には比較的高い電圧値の選択ゲート電圧を印加する。そして、共通接続されたソース線６６から、選択画素の初期化後の信号出力を得る。

本実施の形態においては、変調トランジスタＴＭは、高濃度のＮ+層８ａを低濃度のＮ-層８ｂで包み込むＤＤＤ構造のドレイン領域８を有している。このＤＤＤ構造のドレイン領域８により、リングゲート６近傍でのチャンネル水平方向電界を緩和し、ホットキャリアによる劣化を防止すると共に、高濃度のＮ+層８ａの界面に残存する結晶欠陥に変調用ウェル５内の電荷が捕獲されることを防止し、変調トランジスタＴＭの特性を改善して画質向上を図ることができる。

＜プロセス＞
次に、素子の製造方法について図４及び図５の工程図を参照して説明する。図４及び図５は図２のＡ−Ａ’切断線の位置における断面を示している。これらの図において、基板上の矢印はイオン打ち込みを行うことを示している。

図４（ａ）に示すように、用意したＰ基板１に、例えば燐（Ｐ）イオンをイオン打ち込みして、Ｎ型ウェル２１を形成する。次に、フォトダイオード形成領域の基板１表面側において、例えばボロンのイオン打ち込みを行うことによって、Ｐ型の収集ウェル４を形成し、例えば燐イオンを打ち込むことにより、Ｎ型の収集ウェル２９を形成する。また、基板１表面にゲート酸化膜３１を熱酸化によって形成する。

次に、図４（ｂ）に示すように、素子分離用のアイソレーション領域２２を形成する。また、所定のレジストマスクを用いて、変調トランジスタ形成領域において、Ｐ型不純物を深くイオン注入して、Ｐ型埋込層２３を形成する。更に、同一のレジストマスクを用いて、Ｐ型不純物を浅くイオン注入し、Ｎ型ウェル２１の表層にＰ型の変調用ウェル５を形成する。

次に、図４（ｃ）に示すように、リングゲート６下方の変調用ウェル５内に、濃いＰ+拡散層によるキャリアポケット１０を形成する。次に、キャリアポケット１０上の基板表面近傍に、変調トランジスタＴＭのチャネルを得るためのＮ型拡散層２７を形成する。次に、図４（ｄ）に示すように、ゲート酸化膜３１上に、変調トランジスタＴＭのリングゲート６を形成し、また、アイソレーション領域２２上に、ゲート電極２８を形成する。

次に、図５（ａ）に示すように、フォトダイオード形成領域を覆うレジストマスクを形成し、このレジストマスク及びリングゲート６をマスクとして、例えば、リンを用いたＮ+の不純物注入を行って、ソース領域７を形成する。次に、レジストマスクを除去してソース領域７を覆う新たなレジストマスクを形成し、フォトダイオード形成領域内の基板表面に、Ｎ型の拡散層３２を形成する。

次に、図５（ｂ）に示すように、フォトダイオード形成領域の収集ウェル４より広い領域とリングゲート６外周より若干狭い領域とを覆うレジストマスク３５を形成し、このレジストマスク３５及びリングゲート６をマスクとして、Ｎ型不純物をリングゲート６下方に向って斜めにイオン注入し、リングゲート６下方を含む所定範囲にのみ、低濃度のＮ-層８ｂを形成する。

次に、レジストマスク３５を除去した後、図５（ｃ）に示すように、フォトダイオード形成領域とリングゲート６外周より若干狭い領域とを覆うレジストマスク３６を形成し、このレジストマスク３６及びリングゲート６をマスクとして、例えば、ヒ素を用いたＮ+の不純物注入を行って、低濃度のＮ-層８ｂ内に、高濃度のＮ+層８ａを浅く形成する。これにより、低濃度のＮ-層８ｂによって高濃度のＮ+層８ａが包み込まれる。

ドレイン領域８における低濃度のＮ-層８ｂを形成するためのレジストマスク３５は、図６（ａ）に示すように、収集ウェル４より広いマスク領域と、変調トランジスタＴＭのソース領域７を覆ってリングゲート６外周より狭く設定されたマスク領域とを有している。

また、ドレイン領域８における高濃度のＮ+層８ａを形成するためのレジストマスク３６は、図６（ｂ）に示すように、イオン注入時の拡散を考慮して収集ウェル４の領域を侵食することなく収集ウェル４と同等の領域を覆うように設定されたマスク領域と、このマスク領域幅のまま変調トランジスタＴＭのソース領域を覆うマスク領域とを有している。すなわち、レジストマスク３５は、レジストマスク３６よりも広い領域で収集ウェル４をマスクするように設定されている。

本形態においては、先ず、レジストマスク３５を用いることで、収集ウェル４を侵食することなくリングゲート６外周下部へのイオン注入が可能となり、同一行の隣接セルの収集ウェル４を除くリングゲート６間に、低濃度のＮ-層８ｂが形成される。次に、レジストマスク３６を用いたイオン注入により、収集ウェル４の周囲に高濃度のＮ+層８ａが形成されると共に、リングゲート６周囲で低濃度のＮ-層８ｂ内に包み込まれる高濃度のＮ+層８ａが形成される。これにより、変調トランジスタＴＭにおいて、ＤＤＤ構造のドレイン領域８が形成される。

尚、以上の説明では、低濃度のＮ-層８ｂを形成した後、高濃度のＮ+層８ａを形成する例について説明しているが、先に高濃度のＮ+層８ａを形成し、次に、低濃度のＮ-層８ｂを形成するようにしても良い。

＜実施の形態の効果＞
このように本実施の形態においては、変調トランジスタＴＭのドレイン領域８をＤＤＤ構造で形成することにより、ドレイン領域８と変調用ウェル５とのＰＮ接合面において、結晶欠陥に起因する暗電流を防止することができる。これにより、変調トランジスタＴＭの特性を改善して画質向上を図ると共に、画素欠陥の発生を抑制して生産歩留りを向上することができる。しかも、ＤＤＤ構造のドレイン領域８を形成する際に、高濃度のＮ+層８ａを包み込む低濃度のＮ-層８ｂを、収集ウェル４を除くリングゲート６周囲の領域に形成するため、フォトダイオードＰＤ形成領域が小さくなって感度低下を招くこともない。

固体撮像装置の断面形状を示す断面図 固体撮像装置の１センサセルの平面形状を示す平面図 素子の全体構造を等価回路によって示す回路ブロック図 素子の製造方法を説明するための工程図 素子の製造方法を説明するための工程図 レジストマスクのマスク領域を示す説明図 特許文献１に開示されているイメージセンサを示す模式的断面図

符号の説明

１…基板
４…収集ウェル（第２ウェル）
５…変調用ウェル（第４ウェル）
６…リングゲート
７…ソース領域
８…ドレイン領域
８ａ…高濃度のＮ+層（高濃度のドレイン領域）
８ｂ…低濃度のＮ-層（低濃度の拡散層）
２１…Ｎ型ウェル（第３ウェル）
２９…Ｎ型ウェル（第１ウェル）
ＰＤ…フォトダイオード
ＴＭ…変調トランジスタ

Claims (4)

1. 光電変換素子と該光電変換素子に隣接して形成されたトランジスタとを含む固体撮像装置において、
   一導電型の基板と、
   前記光電変換素子の形成領域の前記基板に形成された逆導電型の第１ウェルと、
   前記第１ウェル上に形成された一導電型の第２ウェルと、
   前記トランジスタの形成領域の前記基板に形成され、前記第１ウェルに隣接して形成された逆導電型の第３ウェルと、
   前記第３ウェル上に形成され、前記第２ウェルに隣接して形成された一導電型の第４ウェルと、
   前記第４ウェル上方に形成された、開口部を有するゲートと、
   前記開口部下方に形成された逆導電型のソースと、
   前記第２ウェル及び前記第４ウェルの周囲に形成された逆導電型のドレインと、
   前記ドレインを包み込むように形成され、該ドレインの不純物濃度より低い不純物濃度である逆導電型の拡散層と、を含むことを特徴とする固体撮像装置。
2. 前記逆導電型の拡散層は、前記第２ウェル内に形成されていないことを特徴とする請求項１記載の固体撮像装置。
3. 前記逆導電型の拡散層は、前記ゲートの周辺で前記ドレインを包み込むように形成されていることを特徴とする請求項１記載の固体撮像装置。
4. 前記ゲート下方で、且つ、前記第４ウェル内に該第４ウェルよりも不純物濃度が高い一導電型の拡散層を有することを特徴とする請求項１〜３のいずれかに記載の固体撮像装置。

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