KR101627389B1 - 고체 촬상 장치 및 카메라 - Google Patents
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- 238000003384 imaging method Methods 0.000 title claims abstract description 46
- 238000009825 accumulation Methods 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims description 103
- 238000012545 processing Methods 0.000 claims description 56
- 238000000034 method Methods 0.000 claims description 28
- 238000002955 isolation Methods 0.000 claims description 22
- 238000006243 chemical reaction Methods 0.000 claims description 21
- 239000011159 matrix material Substances 0.000 claims description 13
- 238000012937 correction Methods 0.000 claims description 11
- 230000001066 destructive effect Effects 0.000 claims description 11
- 238000005070 sampling Methods 0.000 claims description 11
- 230000008569 process Effects 0.000 claims description 4
- 230000003287 optical effect Effects 0.000 claims description 3
- 230000035945 sensitivity Effects 0.000 abstract description 10
- 230000002542 deteriorative effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 59
- 230000006870 function Effects 0.000 description 37
- 239000010408 film Substances 0.000 description 34
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 20
- 229910052710 silicon Inorganic materials 0.000 description 20
- 239000010703 silicon Substances 0.000 description 20
- 239000002184 metal Substances 0.000 description 19
- 239000003990 capacitor Substances 0.000 description 18
- 101100441251 Arabidopsis thaliana CSP2 gene Proteins 0.000 description 17
- 101100033098 Arabidopsis thaliana RBG2 gene Proteins 0.000 description 17
- 101100511870 Fagus sylvatica LSM4 gene Proteins 0.000 description 17
- 101150095494 GRP2 gene Proteins 0.000 description 17
- 239000004065 semiconductor Substances 0.000 description 17
- 102100034032 Cytohesin-3 Human genes 0.000 description 13
- 101710160297 Cytohesin-3 Proteins 0.000 description 13
- 230000000875 corresponding effect Effects 0.000 description 12
- 101000870945 Homo sapiens Ras guanyl-releasing protein 3 Proteins 0.000 description 8
- 102100033450 Ras guanyl-releasing protein 3 Human genes 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 101100425949 Mus musculus Tnfrsf13c gene Proteins 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 230000008859 change Effects 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 101100282339 Arabidopsis thaliana GAUT1 gene Proteins 0.000 description 5
- 101100282342 Arabidopsis thaliana GAUT4 gene Proteins 0.000 description 5
- 101100282343 Arabidopsis thaliana GAUT5 gene Proteins 0.000 description 5
- 101150044896 HXT4 gene Proteins 0.000 description 5
- 101100451947 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) HXT11 gene Proteins 0.000 description 5
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 101150035024 lgt1 gene Proteins 0.000 description 5
- 229920006395 saturated elastomer Polymers 0.000 description 5
- 101100121331 Arabidopsis thaliana GAUT12 gene Proteins 0.000 description 4
- 101100282340 Arabidopsis thaliana GAUT2 gene Proteins 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 101150096231 lgt2 gene Proteins 0.000 description 4
- 101100282348 Arabidopsis thaliana GAUT10 gene Proteins 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 3
- 230000002596 correlated effect Effects 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000002156 mixing Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- 238000012935 Averaging Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000036039 immunity Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000011148 porous material Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000004513 sizing Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 101000911772 Homo sapiens Hsc70-interacting protein Proteins 0.000 description 1
- 101001139126 Homo sapiens Krueppel-like factor 6 Proteins 0.000 description 1
- 101000710013 Homo sapiens Reversion-inducing cysteine-rich protein with Kazal motifs Proteins 0.000 description 1
- 101000661807 Homo sapiens Suppressor of tumorigenicity 14 protein Proteins 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- RKTYLMNFRDHKIL-UHFFFAOYSA-N copper;5,10,15,20-tetraphenylporphyrin-22,24-diide Chemical compound [Cu+2].C1=CC(C(=C2C=CC([N-]2)=C(C=2C=CC=CC=2)C=2C=CC(N=2)=C(C=2C=CC=CC=2)C2=CC=C3[N-]2)C=2C=CC=CC=2)=NC1=C3C1=CC=CC=C1 RKTYLMNFRDHKIL-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010893 electron trap Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 108090000237 interleukin-24 Proteins 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 238000010374 somatic cell nuclear transfer Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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Abstract
과제
포토 캐리어의 생성, 축적, 전하 판독, 잔류 전하의 송출(리셋)이라는 일련의 동작을 효율적, 고속으로 행하고, 광의 청(靑)에 대한 감도를 열화시키지 않고서, 광에 의한 캐리어의 실리콘 계면에서의 트랩 영향을 막아, 고감도화와 화소의 미세화를 도모하는 것이 가능하고, 게다가 충분한 구동 능력을 갖는 고체 촬상 장치 및 카메라를 제공한다.
해결 수단
본 실시 형태의 고체 촬상 장치(1)는, 신호 판독 구동시의 전원 공급은 Y(종)방향으로 인접하는 화소 트랜지스터(130)를 경유하여 공급한다. 그리고, 본 고체 촬상 장치(1)는, 리셋은 횡방향으로 접속된 드레인 라인(LDRN)으로 구동 펄스(RsrD)를 공급한다.
포토 캐리어의 생성, 축적, 전하 판독, 잔류 전하의 송출(리셋)이라는 일련의 동작을 효율적, 고속으로 행하고, 광의 청(靑)에 대한 감도를 열화시키지 않고서, 광에 의한 캐리어의 실리콘 계면에서의 트랩 영향을 막아, 고감도화와 화소의 미세화를 도모하는 것이 가능하고, 게다가 충분한 구동 능력을 갖는 고체 촬상 장치 및 카메라를 제공한다.
해결 수단
본 실시 형태의 고체 촬상 장치(1)는, 신호 판독 구동시의 전원 공급은 Y(종)방향으로 인접하는 화소 트랜지스터(130)를 경유하여 공급한다. 그리고, 본 고체 촬상 장치(1)는, 리셋은 횡방향으로 접속된 드레인 라인(LDRN)으로 구동 펄스(RsrD)를 공급한다.
Description
본 발명은, 광전변환 소자를 갖는 고체 촬상 장치 및 카메라에 관한 것이다.
고체 촬상 장치, 예를 들면 CCD 이미지 센서나 CMOS 이미지 센서에서는, 수광부의 광전변환 소자인 포토 다이오드 중의 결정 결함이나, 수광부와 그 위의 절연막과의 계면에서 계면 준위가 암전류의 발생원이 되는 것이 알려져 있다.
그 중, 계면 준위에 기인한 암전류의 발생을 억제하는 수법으로서는, 매입형 포토 다이오드 구조가 유효하다.
이 매입형 포토 다이오드는, 예를 들면 n형 반도체 영역을 형성하고, 이 n형 반도체 영역의 표면 즉 절연막과의 계면 부근에, 암전류 억제를 위한 얕게 불순물 농도가 진한 p형 반도체 영역(정공 축적 영역)을 형성하여 구성된다.
그 매입형 포토 다이오드의 제작 방법으로서는, p형 불순물이 되는 B나 BF2를 이온 주입하고, 어닐 처리하여, 포토 다이오드를 구성하는 n형 반도체 영역과 절연막과의 계면 부근에 p형 반도체 영역을 제작하는 것이 일반적이다.
또한, CMOS 이미지 센서에서는, 각 화소가, 포토 다이오드와 판독, 리셋, 증폭 등의 각종의 트랜지스터를 포함하여 형성된다. 포토 다이오드에 의해 광전변환된 신호는, 이들의 트랜지스터에 의해 처리된다. 각 화소의 상부에는 다층의 금속 배선을 포함하는 배선층이 형성된다. 배선층상에는, 포토 다이오드에 입사하는 광의 파장을 규정하는 컬러 필터나, 포토 다이오드에 광을 집광하는 온 칩 렌즈가 형성된다.
이와 같은 CMOS 이미지 센서로서는, 여러가지의 특징을 갖는 디바이스 구조가 제안되어 있다.
구체적으로는, 광전변환 소자 구조에 CCD적인 특징을 채용한 전하 변조 디바이스(CMD : Charge Modulation Device, 특허 문헌 1, 2, 3 참조), 벌크 전하 변조 디바이스(BCMD : Bulk Charge Modulation Device, 특허 문헌 4 참조)가 제안되어 있다.
또한, 플로팅 웰형 증폭기(FWA : Floating Well Amplifier, 특허 문헌 5, 6 참조)가 제안되어 있다. FWA는, 극대점에 축적되는 포토 홀의 전하량에 응하여 표면에 채널이 형성되고, 이 표면의 전하량에 의해 소스·드레인 전류가 변화하고, 그 결과 신호 전하에 응한 판독이 가능해진다.
또한, 수광부와 신호 검출부를 나누어서 인접하여 배치한 임계치 변조형 이미지 센서(VMIS : Vth Modulation Image Sensor, 특허 문헌 7, 8, 9, 10 참조) 등의 각종 디바이스가 제안되어 있다.
또한, 특허 문헌 11에는, 다음과 같은 고체 촬상 소자가 제안되어 있다.
이 고체 촬상 소자는, 입사광에 의해 광전변환을 행하고, 광전변환에 의해 얻어진 신호 전하를 축적하고, 축적한 신호 전하의 전하량에 응하여 신호 전압을 출력하는 기능을 겸비하는 수광 소자를 갖고 있다. 이 수광 소자는, 평면적으로 보아 같은 개소에서 신호 전하가 축적되기 쉽고, 또한, 표면 채널 전류가 흐르기 쉬워지는 포텐셜 분포를 갖고 있다.
이들의 CMOS 이미지 센서는, 기본적으로 디바이스의 앞면측부터 광을 조사하는 전면(前面) 조사형의 고체 촬상 장치이다.
이에 대해, 포토 다이오드나 각종의 트랜지스터를 형성한 실리콘 기판의 이면을 연마함에 의해 박막화하고, 기판 이면측에서 광을 입사시켜서 광전변환하는 이면(배면) 조사형의 고체 촬상 장치가 제안되어 있다(특허 문헌 12 참조).
그런데, 상술한 전면 조사형의 CMD나 BCMD, FWA, VMIS 등에서는, 기판을 오버플로우로서 이용하고 있기 때문에, 이면(배면) 조사가 불가능하고, 또한 리셋 전압도 높았다.
전면 조사형의 CMD나 BCMD, FWA, VMIS 등에서는, 수광부는, 픽업 트랜지스터의 옆에 배치하기 때문에, 개구율이 저하된다는 불이익이 있다.
또한, 기존의 포토 게이트 구조에서는, 박막 게이트를 통하여 수광하기 때문에, 청(靑) 감도가 저하된다는 불이익이 있다.
또한, BCMD와 같이, 전면 조사형으로 n-층상에 포토 게이트형 MOS형 트랜지스터를 형성한 경우, 광조사에 의한 캐리어 생성이 반도체 표면 근처에서 행하여진다. 이 때문에, 반도체-절연막 계면에 존재하는 트랩에 캐리어가 포획되어, 축적 캐리어가 리셋 전압을 인가해도 곧바로는 배출되지 않아, 디바이스 특성에 영향을 준다는 불이익이 있다.
또한, VMIS와 같이, 전면 조사형으로, 수광 포토 다이오드 영역과 신호 검출 트랜지스터를 인접 배치하는 경우에는, 수광에 의해 생성한 전하의 축적과 변조 조작은 다이내믹한 동작이 아니라, 시간적으로 다른 시간에 행하여지기 때문에, 고속 신호 처리에 불리해진다.
마찬가지로, 전면 조사형으로, 수광 포토 다이오드 영역과 신호 검출 트랜지스터를 인접 배치하는 경우에는, 신호 검출부의 상부에 차광막을 마련하는 등의 궁리가 필요해지고, 소자 제조 프로세스가 복잡하게 되는 등의 불이익이 있다.
또한, 전면 조사형의 BCMD형 이미지 센서에서는, 포토 게이트 전극하의 채널 영역 전역(全域)이 전하 축적층이 된다. 이 때문에, 전면 조사형의 BCMD형 이미지 센서에서는, 전류 전압 특성 (ID -VDD)특성이 포화 특성이 되지 않고, 삼극관 특성이 되어 버려, 소스 팔로워형으로 사용하는 경우, 사용하기 어렵다는 불이익이 있다.
그리고, 상기한 전면 조사형의 CMOS 이미지 센서에서는, 화소의 상부의 배선에 의해 광이 차단되어, 각 화소의 감도가 저하되고, 또한, 이들의 배선에서 반사된 광이 인접 화소셀에 입사하면, 혼색 등의 원인이 된다는 불이익이 있다.
특허 문헌 11에 개시된 고체 촬상 소자에서는, 싱글 웰로 1트랜지스터를 실현하기 위해, 2층 게이트 구조를 이용하고 있는데, 이것에서는, 소자 분리 영역에 특수한 세공(細工)이 필요해지고, 소자 제조 프로세스가 복잡하게 되는 등의 불이익이 있다.
또한, 이 고체 촬상 소자도 전면 조사형이기 때문에, 상술한 전면 조사형의 청 감도의 저하나 혼색 등의 문제를 갖고 있다.
특허 문헌 12에 개시된 이면 조사형의 고체 촬상 장치의 경우, 정공 축적 영역은 기판의 표면측 및 이면측에 형성되는데, 이온 주입에 의한 얕고 진한 p형 반도체 영역의 형성에는 한계가 있다.
이 때문에, 암전류의 억제를 위해 p형 반도체 영역의 불순물 농도를 더욱 올리려고 하면, p형 반도체 영역이 깊어진다. p형 반도체 영역이 깊어지면, 포토 다이오드의 pn 접합이 전송 게이트로부터 떨어지기 때문에, 전송 게이트에 의한 판독 능력이 저하될 우려가 있다.
본 발명은, 포토 캐리어의 생성, 축적, 전하 판독, 잔류 전하의 송출(리셋)이라는 일련의 동작을 효율적, 고속으로 행하고, 광의 청에 대한 감도를 열화시키지 않고서, 광에 의한 캐리어의 실리콘 계면에서의 트랩 영향을 막아, 고감도화와 화소의 미세화를 도모하는 것이 가능하고, 게다가 충분한 구동 능력을 갖는 고체 촬상 장치 및 카메라를 제공하는 것에 있다.
본 발명의 제 1의 관점의 고체 촬상 장치는, 광이 조사되는 제 1 기판면측과 소자가 형성되는 제 2 기판면측을 갖는 기판에 형성되고, 1화소셀마다 또는 복수 화소셀을 단위로 하여 인접 셀군과 소자 분리층에 의해 분리된 복수의 화소셀이 행렬형상으로 배열된 화소부와, 상기 화소셀의 행 배열에 대응하여 배열된 복수의 제 1의 구동 라인과, 인접하는 2행의 화소셀끼리에서 공유되는 제 2의 구동 라인과, 상기 화소셀의 열 배열에 대응하여 배열된 신호 라인으로서, 제 1의 신호 라인과 제 2의 신호 라인으로 분할된 신호 라인과, 상기 신호 라인에 판독된 상기 화소셀의 판독 신호를 처리하는 신호 판독 처리계와, 상기 제 1의 신호 라인 및 상기 제 2의 신호 라인을 전원 또는 상기 신호 판독 처리계에 접속하는 전환부를 가지며, 상기 화소셀은, 상기 제 1 기판면측부터의 광을 수광하고, 수광한 광의 광전변환 기능 및 전하 축적 기능을 포함하고, 당해 전하 축적 기능에 의한 축적 전하를 검출하고, 임계치 변조 기능을 갖는 트랜지스터가 형성되고, 상기 트랜지스터는, 판독 트랜지스터로서의 기능과, 리셋 트랜지스터로서의 기능과, 선택 트랜지스터로서의 기능을 포함하고, 소스 및 드레인, 당해 소스 및 드레인 사이의 채널 형성 영역상에 형성되는 게이트 전극을 가지며, 상기 화소셀의 행방향으로 인접하는 2개의 화소셀의 드레인 또는 소스가 공유되고, 한쪽의 화소셀의 소스 또는 드레인이 상기 제 1의 신호 라인에 접속되고, 다른쪽의 화소셀의 소스 또는 드레인이 상기 제 2의 신호 라인에 접속되고, 상기 화소셀의 트랜지스터는, 게이트 전극이 대응하는 상기 제 1의 구동 라인에 접속되고, 상기 행방향으로 인접하는 2개의 화소셀은, 상기 공유하는 드레인 또는 소스가 대응하는 제 2의 구동 라인에 접속되어 있다.
본 발명의 제 2의 관점의 카메라는, 기판의 제 1 기판면측부터 광을 수광하는 고체 촬상 장치와, 상기 고체 촬상 장치의 상기 제 1 기판면측에 입사광을 유도하는 광학계와, 상기 고체 촬상 장치의 출력 신호를 처리하는 신호 처리 회로를 가지며, 상기 고체 촬상 장치는, 광이 조사되는 제 1 기판면측과 소자가 형성되는 제 2 기판면측을 갖는 기판에 형성되고, 1화소셀마다 또는 복수 화소셀을 단위로 하여 인접 셀군과 소자 분리층에 의해 분리된 복수의 화소셀이 행렬형상으로 배열된 화소부와, 상기 화소셀의 행 배열에 대응하여 배열된 복수의 제 1의 구동 라인과, 인접하는 2행의 화소셀끼리에서 공유되는 제 2의 구동 라인과, 상기 화소셀의 열 배열에 대응하여 배열된 신호 라인으로서, 제 1의 신호 라인과 제 2의 신호 라인으로 분할된 신호 라인과, 상기 신호 라인에 판독된 상기 화소셀의 판독 신호를 처리하는 신호 판독 처리계와, 상기 제 1의 신호 라인 및 상기 제 2의 신호 라인을 전원 또는 상기 신호 판독 처리계에 접속하는 전환부를 포함하고, 상기 화소셀은, 상기 제 1 기판면측부터의 광을 수광하고, 수광한 광의 광전변환 기능 및 전하 축적 기능을 포함하고, 당해 전하 축적 기능에 의한 축적 전하를 검출하고, 임계치 변조 기능을 갖는 트랜지스터가 형성되고, 상기 트랜지스터는, 판독 트랜지스터로서의 기능과, 리셋 트랜지스터로서의 기능과, 선택 트랜지스터로서의 기능을 포함하고, 소스 및 드레인, 당해 소스 및 드레인 사이의 채널 형성 영역상에 형성되는 게이트 전극을 가지며, 상기 화소셀의 행방향으로 인접하는 2개의 화소셀의 드레인 또는 소스가 공유되고, 한쪽의 화소셀의 소스 또는 드레인이 상기 제 1의 신호 라인에 접속되고, 다른쪽의 화소셀의 소스 또는 드레인이 상기 제 2의 신호 라인에 접속되고, 상기 화소셀의 트랜지스터는, 게이트 전극이 대응하는 상기 제 1의 구동 라인에 접속되고, 상기 행방향으로 인접하는 2개의 화소셀은, 상기 공유하는 드레인 또는 소스가 대응하는 제 2의 구동 라인에 접속되어 있다.
본 발명에 의하면, 포토 캐리어의 생성, 축적, 전하 판독, 잔류 전하의 송출(리셋)이라는 일련의 동작을 효율적, 고속으로 행할 수 있다.
또한, 광의 청에 대한 감도를 열화시키지 않고서, 광에 의한 캐리어의 실리콘 계면에서의 트랩 영향을 막아, 고감도화와 화소의 미세화를 도모할 수 있다.
또한, 다화소화시(多畵素化時)에 구동 능력 부족이 되는 것을 억제할 수 있고, 충분한 구동 능력을 얻을 수 있다.
도 1은 본 실시 형태에 관한 고체 촬상 장치의 개략 구성을 도시하는 블록도.
도 2는 실시 형태에 관한 고체 촬상 장치의 화소부 기본 구조를 도시하는 도면.
도 3은 본 실시 형태에 관한 화소셀의 등가 회로를 도시하는 도면.
도 4는 전면 조사형 BMCD의 경우에 대해, 입사광의 파장이 트랜지스터의 배치와 어떤 관계가 되는지를 도시하는 도면.
도 5는 전면 조사형인 경우에서, 투명 전극/게이트 실리콘 산화막/실리콘 단결정이 형성하는 에너지 밴드 상태의 개략을 도시하는 도면.
도 6은 도 2에서 도시되는 장치의 전위 상태 변화에 수반하는 각 영역에서의 반도체 기판면과 수직 방향의 반도체 기판 내의 전자에 대한 전위의 변화를 도시하는 도면.
도 7은 도 2에서의 a-a'선에서의 포텐셜 분포의 한 예를 도시하는 도면.
도 8은 리플렉터를 갖는 화소셀의 간략 단면도.
도 9는 통상의 베이어 배열의 정방 배치를 45도 회전시켜서 배열한 구조를 도시하는 도면.
도 10은 게이트를 X방향(횡방향) 스트라이프로 공통으로 한 레이아웃 예를 도시하는 도면.
도 11은 드레인측을 핀치로 한 레이아웃 예를 도시하는 도면.
도 12는 본 실시 형태에 관한 화소부에서의 화소셀의 레이아웃의 다른 예를 도시하는 도면.
도 13은 도 12의 a-a'선 및 b-b'선에서의 간략 단면도.
도 14는 막두께가 다른 화소셀에 리플렉터를 마련한 예를 도시하는 도면.
도 15는 콘택트 공유형 화소부의 화소셀 배열예를 도시하는 도면.
도 16은 도 15의 레이아웃을 채용하여 칼럼 회로를 공유하는 신호 처리계와 화소부를 간략화한 등가 회로를 도시하는 도면.
도 17은 비교예로서 전원 및 리셋 라인이 X(횡)방향으로 배선된 공통 라인으로 단화소 구동을 행하는 경우를 도시하는 도면.
도 18은 본 실시 형태에 관한 고체 촬상 장치의 드레인 접지형인 경우의 인접 화소셀과 신호 판독계의 특징 부분을 발췌하여 도시하는 도면.
도 19는 본 실시 형태에 관한 고체 촬상 장치의 소스 접지형인 경우의 인접 화소셀과 신호 판독계의 특징 부분을 발췌하여 도시하는 도면.
도 20은 도 15와 같은 정방 배열시의 신호 출력순을 도시하는 도면.
도 21은 도 15와 같은 정방 배열을 45도 회전시킨 지그재그(ZigZag) 배열을 도시하는 도면.
도 22는 도 21의 레이아웃을 채용하여 칼럼 회로를 공유하는 신호 처리계와 화소부를 간략화한 등가 회로를 도시하는 도면.
도 23은 도 15와 같은 정방 배열을 45도 회전시킨 다른 지그재그(ZigZag) 배열을 도시하는 도면.
도 24는 도 23의 레이아웃을 채용하여 칼럼 회로를 공유하는 신호 처리계와 화소부를 간략화한 등가 회로를 도시하는 도면.
도 25는 도 21과 같은 지그재그 배열시의 신호 출력순을 도시하는 도면.
도 26은 도 23과 같은 지그재그 배열시의 신호 출력순을 도시하는 도면.
도 27은 정방 배열을 채용한 경우의 리플렉터의 형성예에 관해 설명하기 위한 도면.
도 28은 리플렉터와 배선 공유 레이아웃의 제 1 예를 도시하는 도면.
도 29는 리플렉터와 배선 공유 레이아웃의 제 2 예를 도시하는 도면.
도 30은 리플렉터와 배선 공유 레이아웃의 제 3 예를 도시하는 도면.
도 31은 드레인 접지형인 경우의 프리 라인 세트의 기본 개념을 도시하는 도면.
도 32는 소스 접지형인 경우의 프리 라인 세트의 기본 개념을 도시하는 도면.
도 33은 본 실시 형태에 관한 하드 리셋 기능에 대응한 신호 처리계를 개념적으로 도시하는 도면.
도 34는 역γ 보정 회로를 포함하는 신호 처리계의 기본 개념을 도시하는 등가 회로도.
도 35는 프리 라인 리셋 방식의 레벨 다이어그램과 2칼럼 공유와 2×2화소 타이밍을 정리하여 도시하는 도면.
도 36은 복수 화소를 어레이형상으로 배열하여 복수 화소로 1출력 신호로 하는 구성예를 도시하는 평면도.
도 37은 복수 화소를 어레이형상으로 배열하여 복수 화소 단위로 소자 분리를 행함으로써 1출력 신호로 하는 구성예를 도시하는 평면도.
도 38은 복수 화소를 어레이형상으로 배열하여 복수 화소 단위로 소자 분리를 행함으로써 1출력 신호로 하는 구성예를 도시하는 단면도.
도 39는 복수 화소를 어레이형상으로 배열하여 복수 화소 단위로 소자 분리를 행함으로써 1출력 신호로 하는 다른 구성예를 도시하는 평면도.
도 40은 도 37의 a-a'선 및 b-b'선에서의 간략 단면도.
도 41은 비파괴 판독에 의한 와이드 다이내믹 레인지(Wide D-Range) 시퀀스예를 도시하는 도면.
도 42는 비파괴 판독에 의한 저속 라이브 뷰(Live View) 시퀀스예를 도시하는 도면.
도 43은 본 발명의 실시 형태에 관한 고체 촬상 소자가 적용되는 카메라 시스템의 구성의 한 예를 도시하는 도면.
도 2는 실시 형태에 관한 고체 촬상 장치의 화소부 기본 구조를 도시하는 도면.
도 3은 본 실시 형태에 관한 화소셀의 등가 회로를 도시하는 도면.
도 4는 전면 조사형 BMCD의 경우에 대해, 입사광의 파장이 트랜지스터의 배치와 어떤 관계가 되는지를 도시하는 도면.
도 5는 전면 조사형인 경우에서, 투명 전극/게이트 실리콘 산화막/실리콘 단결정이 형성하는 에너지 밴드 상태의 개략을 도시하는 도면.
도 6은 도 2에서 도시되는 장치의 전위 상태 변화에 수반하는 각 영역에서의 반도체 기판면과 수직 방향의 반도체 기판 내의 전자에 대한 전위의 변화를 도시하는 도면.
도 7은 도 2에서의 a-a'선에서의 포텐셜 분포의 한 예를 도시하는 도면.
도 8은 리플렉터를 갖는 화소셀의 간략 단면도.
도 9는 통상의 베이어 배열의 정방 배치를 45도 회전시켜서 배열한 구조를 도시하는 도면.
도 10은 게이트를 X방향(횡방향) 스트라이프로 공통으로 한 레이아웃 예를 도시하는 도면.
도 11은 드레인측을 핀치로 한 레이아웃 예를 도시하는 도면.
도 12는 본 실시 형태에 관한 화소부에서의 화소셀의 레이아웃의 다른 예를 도시하는 도면.
도 13은 도 12의 a-a'선 및 b-b'선에서의 간략 단면도.
도 14는 막두께가 다른 화소셀에 리플렉터를 마련한 예를 도시하는 도면.
도 15는 콘택트 공유형 화소부의 화소셀 배열예를 도시하는 도면.
도 16은 도 15의 레이아웃을 채용하여 칼럼 회로를 공유하는 신호 처리계와 화소부를 간략화한 등가 회로를 도시하는 도면.
도 17은 비교예로서 전원 및 리셋 라인이 X(횡)방향으로 배선된 공통 라인으로 단화소 구동을 행하는 경우를 도시하는 도면.
도 18은 본 실시 형태에 관한 고체 촬상 장치의 드레인 접지형인 경우의 인접 화소셀과 신호 판독계의 특징 부분을 발췌하여 도시하는 도면.
도 19는 본 실시 형태에 관한 고체 촬상 장치의 소스 접지형인 경우의 인접 화소셀과 신호 판독계의 특징 부분을 발췌하여 도시하는 도면.
도 20은 도 15와 같은 정방 배열시의 신호 출력순을 도시하는 도면.
도 21은 도 15와 같은 정방 배열을 45도 회전시킨 지그재그(ZigZag) 배열을 도시하는 도면.
도 22는 도 21의 레이아웃을 채용하여 칼럼 회로를 공유하는 신호 처리계와 화소부를 간략화한 등가 회로를 도시하는 도면.
도 23은 도 15와 같은 정방 배열을 45도 회전시킨 다른 지그재그(ZigZag) 배열을 도시하는 도면.
도 24는 도 23의 레이아웃을 채용하여 칼럼 회로를 공유하는 신호 처리계와 화소부를 간략화한 등가 회로를 도시하는 도면.
도 25는 도 21과 같은 지그재그 배열시의 신호 출력순을 도시하는 도면.
도 26은 도 23과 같은 지그재그 배열시의 신호 출력순을 도시하는 도면.
도 27은 정방 배열을 채용한 경우의 리플렉터의 형성예에 관해 설명하기 위한 도면.
도 28은 리플렉터와 배선 공유 레이아웃의 제 1 예를 도시하는 도면.
도 29는 리플렉터와 배선 공유 레이아웃의 제 2 예를 도시하는 도면.
도 30은 리플렉터와 배선 공유 레이아웃의 제 3 예를 도시하는 도면.
도 31은 드레인 접지형인 경우의 프리 라인 세트의 기본 개념을 도시하는 도면.
도 32는 소스 접지형인 경우의 프리 라인 세트의 기본 개념을 도시하는 도면.
도 33은 본 실시 형태에 관한 하드 리셋 기능에 대응한 신호 처리계를 개념적으로 도시하는 도면.
도 34는 역γ 보정 회로를 포함하는 신호 처리계의 기본 개념을 도시하는 등가 회로도.
도 35는 프리 라인 리셋 방식의 레벨 다이어그램과 2칼럼 공유와 2×2화소 타이밍을 정리하여 도시하는 도면.
도 36은 복수 화소를 어레이형상으로 배열하여 복수 화소로 1출력 신호로 하는 구성예를 도시하는 평면도.
도 37은 복수 화소를 어레이형상으로 배열하여 복수 화소 단위로 소자 분리를 행함으로써 1출력 신호로 하는 구성예를 도시하는 평면도.
도 38은 복수 화소를 어레이형상으로 배열하여 복수 화소 단위로 소자 분리를 행함으로써 1출력 신호로 하는 구성예를 도시하는 단면도.
도 39는 복수 화소를 어레이형상으로 배열하여 복수 화소 단위로 소자 분리를 행함으로써 1출력 신호로 하는 다른 구성예를 도시하는 평면도.
도 40은 도 37의 a-a'선 및 b-b'선에서의 간략 단면도.
도 41은 비파괴 판독에 의한 와이드 다이내믹 레인지(Wide D-Range) 시퀀스예를 도시하는 도면.
도 42는 비파괴 판독에 의한 저속 라이브 뷰(Live View) 시퀀스예를 도시하는 도면.
도 43은 본 발명의 실시 형태에 관한 고체 촬상 소자가 적용되는 카메라 시스템의 구성의 한 예를 도시하는 도면.
이하에, 본 발명의 실시 형태에 관해, 도면에 관련지어서 설명한다.
또한, 설명은 이하의 순서로 행한다.
1. 고체 촬상 장치의 개략 구성
2. 디바이스 구조
3. 리플렉터 구성
4. 콘택트 공유형 화소부의 화소셀 배열예
5. 카메라
<1. 고체 촬상 장치의 개략 구성>
도 1은, 본 실시 형태에 관한 고체 촬상 장치의 개략 구성을 도시하는 블록도이다.
본 고체 촬상 장치(1)는, 도 1에 도시하는 바와 같이, 센싱부로서의 화소부(2), 행방향(Y방향) 제어 회로(3), 열방향(X방향) 제어 회로(4), 및 타이밍 제어 회로(5)를 갖는다.
화소부(2)는, 후에 상세히 기술하는 바와 같이, 복수의 화소셀(2A)이 예를 들면 매트릭스형상(행렬형상)으로 배치되어 구성된다.
본 실시 형태의 화소부(2)의 화소셀(2A)은, 이면(배면) 조사로, 더블 웰 구조, 임계치 변조(CMD) 방식의 이미지 센서로서 구성되어 있다.
그리고, 본 실시 형태의 화소부(2)는, 더블 웰 구조를 채용하고, 축적 전하와 채널 전류가 동일 캐리어이다.
또한, 화소부(2)는, 판독 트랜지스터와 리셋 트랜지스터와 선택 트랜지스터의 기능을 1트랜지스터에서 공유하는 1트랜지스터 아키텍처(구조)를 갖는다.
또한, 화소부(2)에서는, 화소 배열에 있어서, 동일행에 배열된 화소셀(2A)이 공통의 행선(行線)(H0, H1, …)에 접속되고, 동일렬에 배열된 화소셀(2A)이 공통의 열선(列線)(V0, V1, …)에 접속되어 있다.
고체 촬상 장치(1)에서는, 화소부(2)의 신호를 순차적으로 판독하기 위해, 내부 클록을 생성하는 타이밍 제어 회로(5), 행 어드레스나 행 주사를 제어하는 행방향(Y방향) 제어 회로(3), 그리고 열 어드레스나 열 주사를 제어하는 열방향(X방향) 제어 회로(4)가 배치된다.
행방향(Y방향) 제어 회로(3)는, 타이밍 제어 회로(5)의 타이밍 제어 펄스를 받아서, 소정의 행선(H0, H1, …)을 구동한다.
열방향(X방향) 제어 회로(4)는, 타이밍 제어 회로(5)의 타이밍 제어 펄스를 받아서, 소정의 열선(V0, V1, …)에 판독되는 신호를 받아서 소정의 처리를 행한다.
여기서 처리의 처리에는, CDS(Correlated Double Sampling) 상관 이중 샘플링 처리나 아날로그·디지털 변환 처리 등을 포함한다.
이 열방향 제어 회로(4)에서의 화소셀(2A)로부터의 신호 판독 처리에 관한 구성, 기능에 관해서는 후에 상세히 기술한다.
<2. 디바이스 구조>
이하에, 본 실시 형태에 관한 고체 촬상 장치의 화소부의 구체적인 디바이스 구조에 관해 설명한다.
도 2의 (A), (B)는, 본 실시 형태에 관한 고체 촬상 장치의 화소부의 기본 구조를 도시하는 도면으로서, 도 2의 (A)는 평면도이고, 도 2의 (B)는 도 2의 (A)에서의 a-a'선에서의 간략 단면도이다.
고체 촬상 장치(1)는, 도 2에 도시하는 바와 같이, 기판(100)의 제 1 기판면(101)측(이면측)으로부터 광을 입사시키고, 제 2 기판면(102)측(전면측)에 MOS형 트랜지스터가 형성되는 소자 영역부(EAP)를 형성한 이면(배면) 조사형 디바이스로서 형성되어 있다. 기판(100)은 실리콘 기판에 의해 형성된다.
기판(100)은, 이면부터 광을 입사할 수 있도록, 실리콘 웨이퍼를 박막화함에 의해 형성된다. 기판(100)의 두께는, 고체 촬상 장치(1)의 종류에도 따르지만, 예를 들면 가시 광용의 경우에는 2 내지 6㎛이고, 근적외광용에서는 6 내지 10㎛이 된다.
이와 같이, 기판(100)은, 광이 조사되는 제 1 기판면(101)측과 소자가 형성되는 제 2 기판면(102)측을 가지며, 인접 셀과 소자 분리층에 의해 분리된 복수의 화소셀(Cel(2A))이 형성되어 있다.
본 실시 형태에서, 기판(100)은, 1화소셀마다 또는 복수 화소셀을 단위로 하여 인접 셀군과 소자 분리층에 의해 분리된 복수의 화소셀(2A(Cel))이 형성된다.
화소셀(Cel)은, 제 1 기판면(101)측에 형성된 제 1 도전형 웰(이하, 제 1 웰이라고 한다)(110)과, 제 1 웰(110)보다 제 2 기판면(102)측에 형성된 제 2 도전형 웰(이하, 제 2 웰이라고 한다)(120)을 갖고 있다.
본 실시 형태에서, 제 1 도전형은 n형이고, 제 2 도전형은 p형이다.
n형의 제 1 웰(110)은, 제 1 기판면(101)측부터의 광을 수광하는 수광부로서 기능하고, 수광한 광의 광전변환 기능 및 전하 축적 기능을 갖는다.
제 2 웰(120)은, 제 1 웰(110)의 수광부에서의 축적 전하를 검출하고, 임계치 변조 기능을 갖는 MOS형의 트랜지스터(130)가 형성되어 있다.
제 1 웰(110)의 측벽에는 그들을 둘러싸도록 제 1 도전형(본 실시 형태에서는 n형)의 역(逆)의 도전형의 제 2 도전형인 p형 소자 분리층(도전층)(140)이 형성되고, 기판(100)의 광입사면인 제 1 기판면(101)에 p+층(150)이 형성되어 있다.
p+층(150)의 광입사면측에는, 예를 들면 산화 실리콘으로 이루어지는 절연막이나 보호막(151)이 형성되어 있다. 그리고, 보호막(151) 위에는, 소망하는 파장 영역의 광만을 통과시키는 컬러 필터(152)가 형성되어 있다. 또한, 컬러 필터(152)상에는, 입사광을 제 1 웰(110)의 수광부에 집광시키는 마이크로 렌즈(153)가 형성되어 있다.
p형의 제 2 웰(120)에는, 그 중앙부에 n+층으로 이루어지는 소스 영역(121) 및 드레인 영역(122)이 소정 간격을 두고 형성되어 있다. 소스 영역(121)과 드레인 영역(122) 사이에는, 채널 형성 영역(123)이 형성된다.
또한, 제 2 웰(120)에서의 제 1 웰(110)과 겹쳐지지 않는 영역(단부측 영역)에는, p+층으로 이루어지는 웰(기판) 콘택트 영역(124, 125, 126, 127)이 형성되어 있다.
또한, 소스 영역(121), 드레인 영역(122), 웰 콘택트 영역(124 내지 127)이 형성된 기판(100)의 제 2 기판면(102)의 표면에 소정의 프로세스에 의해 산화 실리콘 등의 절연막(160)이 선택적으로 형성되어 있다.
그리고, 기판(100)의 제 2 기판면(102)측에서 소스 영역(121)과 드레인 영역(122) 사이의 채널 형성 영역(123)상에 절연막(160)을 통하여 트랜지스터(130)의 게이트 전극(131)이 형성되어 있다.
또한, 소스 영역(121)상의 절연막(160)의 일부를 개구하여 소스 영역(121)과 접속되는 트랜지스터(130)의 소스 전극(132)이 형성되어 있다.
마찬가지로, 드레인 영역(122)상의 절연막(160)의 일부를 개구하여 드레인 영역(122)과 접속되는 트랜지스터(130)의 드레인 전극(133)이 형성되어 있다.
또한, 웰 콘택트 영역(124 내지 127)상의 절연막의 일부를 개구하여 웰 콘택트 영역(124 내지 127)과 접속되어서 웰 콘택트 전극(170)이 형성되어 있다. 웰 콘택트 전극(170)의 레벨은, 예를 들면 접지 전위(GND)(0V)나 -1.2V 등으로 설정된다.
이상의 구성에 있어서, 절연 게이트형 전계 효과 트랜지스터(MOS 트랜지스터라고 한다)에 의한 트랜지스터(130)가 형성되어 있다.
트랜지스터(130)는, 제 2 기판면(102)측의 제 2 웰(120)에 형성된 소스 영역(121), 드레인 영역(122), 채널 형성 영역(123), 제 2 기판면(102)의 표면측에 형성된 게이트 전극(131), 소스 전극(132), 및 드레인 전극(133)을 갖는다.
또한, 도 2에서, S는 트랜지스터(130)의 소스를, D는 트랜지스터(130)의 드레인을, G는 트랜지스터(130)의 게이트를, 각각 나타내고 있다.
이와 같이, 본 실시 형태의 각 화소셀(Cel(2A))은, 이면(배면) 조사이고, 더블 웰 구조, 임계치 변조(CMD) 방식의 이미지 센서로서 구성되어 있다.
도 3은, 본 실시 형태에 관한 화소셀의 등가 회로를 도시하는 도면이다.
화소셀(2A(Cel))은, 도 3에 도시하는 바와 같이, 제 1 웰(110)에 형성된 광전변환 및 전하 축적 소자부(111), 및 제 2 웰(120) 및 제 2 기판면(120)측의 전극에 의해 형성되는 하나의 트랜지스터(130)에 의해 구성된다.
이와 같이, 본 실시 형태에 관한 화소셀(Cel)은, 이면 조사이고, 더블 웰 구조를 가지며, 축적 전하와 채널 전류가 동일 캐리어이다.
또한, 화소셀(Cel)은, 판독 트랜지스터와 리셋 트랜지스터와 선택 트랜지스터의 기능을 1트랜지스터에서 공유하는 1트랜지스터 아키텍처(구조)를 갖는다.
즉, 본 실시 형태에서, 이면 조사이며 더블 웰(Double-Well) 구조를 채용하고, 싱글 웰(Single-Well) 변조 방식을 채용하고 있지 않다. 그 이유를 이하에 나타낸다.
싱글 웰 변조 방식을 채용하면, 리니어리티 개선을 위한 포켓 임플랜테이션이 필요해지고, 이에 의해 축적 면적을 감소시키기 때문에 화소 미세화시에 포화 전하(Qs)를 취할 수가 없게 된다.
싱글 웰 구조에서는, 변조도·변환 효율이 높아도, 결함에 대해 약하고, 리니어리티(묘족(描足))의 화소 편차가 다발(多發)하기 쉽고, 발생한 경우에는 보정이 곤란하다.
또한, 판독 중에 피닝(Pinning)이 벗어나기 때문에, 칼럼 디지털 CDS와 궁합이 나쁘다. 아날로그 CDS로 한 경우는, 용량의 면적 비대로 미세화에 장해가 된다.
이면 조사와 조합하여도 리셋 트랜지스터가 필요하여 2트랜지스터 구성이 됨으로써 미세화에 불리하다.
이에 대해, 본 실시 형태에서는, 이면 조사이고, 더블 웰 구조를 가지며, 축적 전하와 채널 전류가 동일 캐리어이고, 소자 분리가 독립한 캐리어로 끝난다.
그 결과, 본 실시 형태에서는, 트랜지스터 구조가 링일 필요가 없어지고, 통상 트랜지스터와 같은 드레인(D)/게이트(G)/소스(S)의 이른바 일방향의 구조로 구성하는 것이 가능하게 되어 있다.
또한, 본 실시 형태에서는, 신호 캐리어를 트랜지스터(130)의 드레인에 배출시키는 구조를 채용하고 있다.
이에 의해, 1트랜지스터로 판독(픽업) 트랜지스터와 리셋 트랜지스터와 선택 트랜지스터를 공유하는, 완전한 1트랜지스터로, 래터럴 리셋 구조가 실현되어 있다.
즉, 본 실시 형태의 화소셀 구조에 의하면, 2층 게이트 구조가 아니라, 1층 게이트 구조로 끝나기 때문에, 소자 분리 영역에 특수한 세공이 불필요하다.
또한, 인접 화소셀과, 드레인 공유나 소스 공유나 게이트 공유가 가능하고, 레이아웃 효율을 비약적으로 높혀서, 화소 미세화가 가능해진다.
또한, 트랜지스터의 드레인에 의한 래터럴 리셋을 채용하고 있기 때문에, 드레인을 횡배선으로 하는 것과, 공유 화소 단위로 다른 배선으로 함으로써, 칼럼 공유가 가능하게 되어 칼럼 회로의 슈링크를 할 수 있다.
또한, 트랜지스터의 게이트상에 빈 스페이스가 생김으로써, 여기에 배선의 메탈 등을 이용한 리플렉터 구조를 마련하는 것이 가능해진다. 그 결과, 실리콘(Si) 기판을 투과한 광을 반사시켜서 재차 Si중에서 광전변환시켜서, 예를 들면 근적외 감도(感度)를 올릴 수 있다.
또한, 기존 구조에서는, 수광 기간중에 게이트를 오프 하여, 실리콘(Si) 기판 표면을 피닝시킴으로써, 계면에서 발생한 암전류를 홀(Hole)과 재결합시키고 있었기 때문에, 완전하게 재결합하지 않는 성분이 암전류 얼룩이나 백점 결함이 되어 문제로 되어 있다.
이에 대해, 본 구조에서는, 더블 웰이기 때문에, Si 표면에서 발생하는 암전류 전자를, 채널로부터 드레인에 배출시킬 수 있고, 계면에서 발생하는 암전류나 백점을 완전하게 셧아웃할 수 있는 이점이 있다.
그 결과, 칼럼 판독시에 게이트를 온 하여도, 암전류나 백점이 문제가 되지 않기 때문에, 신호의 비파괴 판독이 가능해진다.
화소 미세화를 실현하는 배열 구조나, 리플렉터를 갖게 한 구성, 신호 판독 처리계의 구성 및 기능, 신호의 비파괴 판독 처리에 관해서는 후에 상세히 기술한다.
여기서, 상기 구성을 갖는 화소셀에서의 동작에 관해 설명한다.
이면측인 제 1 기판면(이면)(101)부터 화소셀 내에 광을 입사시켜서, 화소셀 내의 n형의 제 1 웰(110) 내에서 주로 광전 효과에 의해 전자·홀 쌍이 발생되고, 생긴 홀이 셀의 벽면을 형성하는 p형 소자 분리층(140)을 통하여 외부에 배출된다.
전자만이 n형의 제 1 웰(110)에 축적되고, MOS 트랜지스터로서의 트랜지스터(130)의 소스·드레인 사이의 게이트 영역 반도체 표면 부근에 형성되는 전위 우물 내에 축적된다. 그리고, 트랜지스터(130)를 통하여, 축적 전하의 신호가 증폭되어 검출되고, 축적 전하가 적절히 배출되어, 혼색이나 포화 전하량의 제어가 행하여진다.
또한, 고체 촬상 장치(1)의 센서의 반도체층의 두께는 2 내지 10㎛ 정도이고, 광의 파장 범위에서 광전변환의 양자효율이 충분 발휘되는 정도의 두께가 되어 있다.
이에 대해, 전면 조사형인 경우, 통상, 반도체 기판의 두께는 소자가 갈라지기 어려운 두께(∼ 수백㎛)로 유지할 필요가 있고, 그 때문에, 소자의 기판을 통하여 소스·드레인 사이의 리크 전류가 무시할 수 없고, 문제가 되는 경우가 있다.
이에 대해, 본 실시 형태에서는, 소자의 두께를 충분히 얇게 하고 있기 때문에, 기판을 통하여서의 리크 전류를 줄일 수 있고, 이 문제도 회피하고 있다.
이상, 본 실시 형태에 관한 고체 촬상 장치(1)의 구성 및 기능에 관해 설명하였다.
이하에, 본 실시 형태에 관한 고체 촬상 장치(1)에 관해 더욱 상세히 고찰한다.
도 4는, 전면 조사형 BMCD의 경우에 대해, 입사광의 파장이 트랜지스터의 배치와 어떤 관계가 되는지를 도시하는 도면이다.
도 4의 전면 조사형 BMCD(10)는, 기판 앞면측에 절연막(11), 투명 전극(12), 차광 전극(13) 등이 형성되어 있다. 또한, 14는 래터럴 드레인, 15는 게이트 절연막, 16은 실리콘 기판을 나타내고 있다.
도 4의 전면 조사의 경우, 트랜지스터가 설치되어 있는 측부터 광이 진입한다. 그 때, 래터럴 드레인 영역(14)은 차광 전극(13)으로 덮여 있고, 그 이외의 개구부로부터 절연막(11)이나 투명 전극(12), 게이트 절연막(15) 등을 투과하여, 실리콘 기판(16) 내에 광이 침입하는 구조로 되어 있다.
파장이 긴 적색광이나 근적외광(LIR)은 실리콘의 표면부터 비교적 내부까지 들어가지만, 청색광(LB)나 근외광은 그다지 깊이까지 들어가지 않는 장소에서 광전변환이 행하여진다. 또한, 파장이 짧은 광은 표면의 절연 다층막을 통과할 때에, 산란이나 흡수 또한 층계면에서의 반사 등에 의해, 에너지의 손실을 받기 쉽다.
이에 대해, 도 2의 본 실시 형태에 의한 이면 조사의 경우는, 트랜지스터(130)가 배치되지 않은 측부터 광이 실리콘 기판(100) 내에 침입하는 구조로 되어 있고, 파장이 긴 광의 대부분은 트랜지스터 부근에 도달하지만, 파장이 짧은 광은 극히 일부밖에 도달하지 않는다.
입사광의 파장도 포함하여 양자효율(量子效率)을 최대로 하기 위해, 소스·드레인의 확산층이나 웰 층을 어떻게 하면 좋은가라는 점에 관해서는, 여러가지 제안되어 있다.
그러나, 실리콘 산화막(절연막)을 통과하는 광이 트랜지스터 특성에 영향을 미칠 가능성에 관한 논의는 적다. 본 실시 형태에서는, 이 점에 대해 언급하여, 정성적(定性的)이기는 하지만 그 메커니즘을 어느 정도 명확하게 한다.
도 5는, 전면 조사형인 경우에서, 투명 전극/게이트 실리콘 산화막(SiO2)/실리콘(Si) 단결정이 형성하는 에너지 밴드 상태의 개략을 도시하는 도면이다.
게이트 산화막은 제법이나 처리에 의해 성질이 현저하게 상위한 경우가 있고, 그다지 제어되어 있지 않은 경우에는, 산화막중에 전자나 홀을 포획하는 트랩이 잔존한다. 도면에서는 실리콘 산화막의 전도대(傳導帶)의 아래, 2.0eV의 위치에 전자를 포획하는 트랩이 존재하는 경우를 나타내고 있다.
실리콘 열산화막의 경우, 밴드 갭은 약 8.0eV이고, 투명 전극으로서 ITO를 사용하는 경우는, 일함수는 약 4.3 내지 4.7eV이기 때문에, 열산화막의 에너지 갭의 한가운데보다 조금 아래에 투명 전극의 페르미 레벨이 위치하게 된다.
지금, 입사광중의 청색광 성분, 예를 들면 파장(λ)=450㎚에 관해 주목하여 보면, 아인슈타인의 광량자의 식 E=hν에 의해, E=2.76eV에 상당한다. 이 에너지는 도시하는 바와 같이, 투명 전극의 페르미 레벨로부터 측정한 산화막중의 전자 트랩의 에너지 레벨의 위치와 거의 동등하다.
이 때, 실리콘 기판에 대해 투명 게이트 전극에 비교적 큰 부(負)의 전압을 인가하고 있면, 광전 효과에 의해 금속 표면(투명 전극)으로부터 튀어나간 전자가, 산화막중에 여기(勵起)하여 트랩에 포획된다.
트랩에 포획된 전자는 전계에 의해 재방출되고, 호핑 전도에 의해 실리콘 단결정의 전도대에 흘러 들어가, 투명 게이트 전극과 실리콘 사이를 약한 도통 상태로 하여 트랜지스터 특성이나 신호량에 편차를 생기게 한다.
본 실시 형태의 이면 조사에서는, 에너지가 큰 파장이 짧은 광은, 트랜지스터 영역에 도달할 때까지 대부분 실리콘 기판 내에서 포토 캐리어 생성에 그 에너지를 소비하여 버리기 때문에, 전면 조사와 같은 결점이 없는 것이, 큰 특징으로 되어 있다.
도 6은, 도 2에서 도시되는 장치의 전위 상태 변화에 수반하는 각 영역에서의 반도체 기판면과 수직 방향의 반도체 기판 내의 전자에 대한 전위의 변화를 도시하는 도면이다.
어느 상태에서도, 웰 콘택트 전극(170)의 전압(VGND)은 0V로 설정된다.
(i) 게이트 판독
트랜지스터(130)의 게이트 전압(VG)을 1.0V, 드레인 전압(VD)을 1.8V로 하면, 소스 전압(VS)은 1.6V 내지 1.4V 정도이고, 축적 전하(전자)는 감소하고, 소스로부터 드레인에 흐르는 채널 전자 전류가 그 만큼 변조되고, 감소한다. 이 전류 변화분을 측정하면, 축적 전자의 전하 변화량을 알 수 있다.
(ⅱ) 게이트 축적(비판독 상태)
트랜지스터(130)의 게이트 전압(VG)을 0V, 드레인 전압(VD)을 1.8V로 하면, 소스 전압(VS)은 1.2V 또는 그 이하이고, 트랜지스터(130)의 소스·드레인 사이의 게이트 영역에서의 반도체 표면 부근에 형성된 전위 우물 내에 전자가 축적된다.
(ⅲ) 게이트 축적(비리셋 상태, 하드 리셋)
트랜지스터(130)의 게이트 전압(VG)을 0V 내지 -1.0V, 드레인 전압(VD)을 1.8V로 하면, 소스 전압(VS)은 하이 임피던스(Hi-Z 또는 LD)이고, 축적된 전자가 오버플로우(OF)하는 상태가 된다. 즉, 화소셀(Cel)을 포화시킨다. 이 때 신호를 보존한다.
(ⅳ) 리셋
트랜지스터(130)의 게이트 전압(VG)을 0 내지 -1.0V, 드레인 전압(VD)을 3.0V 이상, 예를 들면 3.7V로 하면, 소스 전압(VS)은 하이 임피던스(Hi-Z 또는 LD)이고, 축적 우물 내에 존재하는 전자를, 드레인 전극을 통하여 외부에 배출시킨다.
이와 같이, 본 실시 형태에서는, 화소 신호 리셋으로서, 드레인 전압(VD), 경우에 따라서는 게이트 전압을 포함하여 변조함으로써(도 6의 예에서는 드레인-게이트 사이의 전위차를 크게 하여), 드레인 전극에 축적한 신호 전하(전자)를 배출시킨다.
또한, 본 실시 형태에서는, 저조도시에 변조도(變調度), 변환 효율이 높아지도록, 이른바 감마(γ)특성을 갖게 하고 있다.
그리고, 본 실시 형태에서는, γ특성을 고(高)다이내믹 레인지(DR)에 활용하고 있다.
여기서, 이 화소셀의 γ특성에 관해 설명한다.
도 7은, 도 2의 (A)에서의 a-a'선에서의 포텐셜 분포의 한 예를 도시하는 도면이다.
더블 웰의 특징의 하나로서, 도 7에 도시하는 바와 같이, 센서 축적 영역이 브로드한 포텐셜 형상으로 된다. 이 때문에, 더블 웰의 특징의 하나는, 신호량에 의해 용량이 변화하고, 비선형성(γ특성)을 갖는 것이다.
싱글 웰 구조에서는 리니어리티(묘족(描足))가 비선형성이고 소(小)신호시에 신호가 결락(缺落)한다.
이에 대해, 더블 웰 구조에서는, 소신호시에 게인 업하는 γ특성의 경우는, 역(逆)γ 보정이 가능한데다가 저조도시의 게인이 -가 되기 때문에, 신호와 동시에 노이즈도 압축되기 때문에 저노이즈화가 가능하게 된다.
이와 같이, 본 실시 형태에서는, γ특성을 적극적으로 활용하여, 도 2에 도시하는 바와 같이, 소신호를 모으는 n형으로 깊은 감마 포켓(180)을 마련하고 있다.
이 감마 포켓(180)에서, 신호 캐리어와 신호 전류가 1점 집중하고, 소신호 변조도가 향상한다.
또한, 후단의 신호 처리를 행하는 DSP에서 역감마 보정하여, 전(全) 노이즈 압축을 실현하는 것이 가능하다.
또한, 도 7에 도시하는 바와 같이, 화소셀(Cel)은 대신호시에 용량이 증대하는 구조를 가지며, γ특성에 의한 고다이내믹 레인지(DR)로 하고 있다.
이상, 본 실시 형태에 관한 화소셀의 구성 및 기능에 관해 설명하였다.
이하, 화소부(2)의 리플렉터를 갖는 구성, 화소셀의 배열 등에 관해 설명한다.
<3. 리플렉터 구성>
도 8의 (A) 및 (B)는 리플렉터를 갖는 화소셀의 간략 단면도이다.
또한, 화소부(2)에서는, 복수의 화소셀(Cel)이 매트릭스형상으로 배열된다. 또한, 베이어 배열을 채용하고 있다.
도 8의 (A) 및 (B)에 도시하는 화소셀은, p형 소자 분리층(도전층)(140A)이 제 1 웰(110) 및 제 2 웰(120)의 측벽에 형성되어 있다. 화소셀은, 이 p형 소자 분리층(140A) 내에 트랜지스터(130)를 형성한 n+층으로 이루어지는 소스 영역(141), 드레인 영역(142)이 형성되어 있다. 화소셀은, 웰 콘택트 영역(143)이 소스 영역(141)측 또는 드레인 영역(142)측에 형성된다. 이 예에서는, 소스 영역측에 형성되어 있다.
그리고, p형 소자 분리층(140A)에 대향한 위치에 게이트 콘택트 전극(190)이 형성되어 있다.
또한, 소자 분리층(140A)을 제외한 화소셀(Cel)의 게이트 전극(131)의 앞면측(광이 조사되지 않는 측)에 리플렉터(200)가 형성되어 있다.
본 실시 형태에서는, 인접 화소셀과, 드레인 또는 소스 또는 기판(웰) 또는 게이트의 콘택트를, 일부 또는 복수 공유함으로써 레이아웃 효율을 올릴 수 있다.
즉, 1트랜지스터로 구성할 수 있는 것은, 드레인, 소스, 게이트, 웰의 콘택트가 소자 분리상의 사방에 배치되고, 게이트가 화소 전체를 차지한 구조가 되어, 트랜지스터의 랜덤 노이즈가 비약적으로 저감한다.
예를 들면, 드레인 콘택트 및 소스 콘택트는, X, Y방향중, Y방향(종방향, 행방향)으로 인접하는 화소셀끼리에서 공유되고, 게이트 콘택트 및 웰 콘택트는 X방향(횡방향, 열방향)으로 인접하는 화소셀에서 공유된다.
이와 같이, 드레인 콘택트, 소스 콘택트, 게이트 콘택트, 및 웰(기판) 콘택트가, 게이트의 4방향에 배치하는 것이 가능하다.
그 결과, 본 실시 형태에서는, 도 9에 도시하는 바와 같이, 이른바 지그재그(ZigZag) 배열에서도 겸용할 수 있는 레이아웃을 채용하는 것이 가능하게 되어 있다.
도 9의 예는, 통상의 베이어 배열의 정방(正方) 배치를 45도 회전시켜서 배열한 구조로 되어 있다.
도 10은, 게이트를 X방향(횡방향) 스트라이프로 공통으로 한 레이아웃 예를 도시하는 도면이다.
도 10에서는, 도면 중에 설정한 직교 좌표계의 X방향을 가로(수평, 열)방향, Y방향을 세로(수직, 행)방향으로 한다.
도 10에서, SCNT는 소스 콘택트를, DCNT는 드레인 콘택트를, GCNT는 게이트 콘택트를, WCNT는 웰 콘택트를, 각각 나타내고 있다.
도 10에 도시하는 바와 같이, 게이트를 가로스트라이프로 공통으로 하고, 소스측 또는 드레인측에 웰(기판) 콘택트(WCNT)를 취하는 레이아웃으로 하여, 리플렉터(200)를 만들기 쉽게 하는 것이 가능하다.
이 경우, 웰(기판) 콘택트(WCNT)는, X(수평)방향에서 1개 걸러도 상관없다.
또한, 드레인측인지 소스측인지는, 내압(耐壓)이나 레이아웃에 의해 정하면 좋다.
소스측에 기판 콘택트를 취하면 전위차가 줄어들기 때문에 미세화가 하기 쉬워지는 이점이 있다.
도 11은, 드레인측을 핀치로 한 레이아웃 예를 도시하는 도면이다.
웰(기판) 콘택트(WCNT)를 드레인측으로 하는 경우는, 내압 확보를 위해 드레인 폭을 줄여서, 이른바 핀치로 한다.
이에 의해, 소스측의 채널이 넓어짐으로써, 소스측이 깊어지고, 신호가 고이는 부분과 변조가 걸리기 쉬운 부분이 일치하여 고(高)변조 특성을 얻을 수 있다.
도 12는, 본 실시 형태에 관한 화소부에서의 화소셀의 레이아웃의 다른 예를 도시하는 도면이다. 또한, 도 13의 (A)는 도 12의 a-a'선에서의 간략 단면도, 도 13(B)는 도 12의 b-b'선에서의 간략 단면도이다.
도 12의 레이아웃 예에서는, 웰(기판) 콘택트(WCNT)가 기판(100)의 제 2 기판면(102)측이 아니라, 제 1 기판면(101)(이면)측에 형성되어 있다. 게이트 전극(131)은, 제 2 기판면(102)측의 p형 소자 분리층(140A)을 포함하는 화소셀 전체에 걸쳐서 형성되어 있다.
이 경우, 도시하지 않은 혼색 방지용 차광막과 배선을 겸용하는 것이 가능하다.
이와 같은 구성을 채용함에 의해, 리플렉터(200)의 배선이 대칭형이 되어, 내압의 면에서 유리하다.
여기서, 리플렉터(200)에 관해 더욱 상세히 기술한다.
이면 조사이고, 더블 웰 구조를 채용하는 본 실시 형태에 관한 화소셀(Cel)은, 트랜지스터(130)의 게이트 전극(131)상에 빈 공간이 생기기 때문에, 여기에 배선의 메탈 등을 이용한 리플렉터 구조를 형성할 수 있다.
이 리플렉터(200)에 의해 실리콘 기판(100)을 투과한 광을 반사시켜서 재차 실리콘 기판(100)의 제 1 웰(110)중에서 광전변환시켜서, 예를 들면 근적외 감도를 올릴 수 있다.
이 경우, 도 14의 (A)에 도시하는 바와 같이, 기판은 비교적 두껍고(6㎛ 내지 10㎛ 정도), 리플렉터(200)에 의한 근적외광의 반사 이용에 의해, 예를 들면 암흑시 감시 카메라에의 응용이 가능해진다.
또한, 도 14의 (B)에 도시하는 바와 같이, 적극적으로 기판(100)의 두께를 얇게 하여 G 내지 R광을 반사하는 두께로 하면, 반분 정도의 기판 두께로 해결되기 때문에 화소 사이즈를 더욱 반분으로 줄이는 것이 가능해지고, 혼색을 방지하는 것이 가능해진다.
통상 가시광에는 실리콘 기판은 2㎛ 내지 3㎛의 두께가 필요하고, 광 입사각은 25도 정도까지 수광하여야 하고, 어스펙트로 1 : 2 정도가 한계였기 때문에 1㎛ 내지 1.5㎛ 정도가 화소 사이즈의 한계라고 말하여지고 있다.
그러나, 본 실시 형태와 같이, 리플렉터(200)를 이용하면 반분의 실리콘 기판 두께 1㎛ 내지 1.5㎛로 해결되기 때문에, 화소 사이즈도 서브미크론 화소가 가능해진다.
또한, 이 경우, 전극에 가시 광투과율이 높은 ITO막을 이용하는 것이 바람직하다.
그리고, 본 실시 형태에서는, 리플렉터(200)가 메탈계의 배선(Al 등)으로 된다. 이 구성예에 관해서는 후에 기술한다.
또한, 구체적인 설명은 행하지 않지만, 리플렉터가 비도전성의 절연막 등으로 구성된 것도 있다.
다음에, 칼럼 회로를 공유하여 다운-사이징을 도모하는 것이 가능한 구성에 관해 설명한다.
이 경우, 화소부(2)에서의 화소셀의 매트릭스형상(행렬형상) 배열에 있어서, 열중에서 드레인 콘택트를 2개 이상의 그룹으로 나눔으로써 열방향(X방향) 제어 회로(4)에서의 칼럼 회로를 공유하여 다운-사이징을 도모한다.
<4.콘택트 공유형 화소부의 화소셀 배열예>
도 15의 (A), (B)는, 콘택트 공유형 화소부의 화소셀 배열예를 도시하는 도면으로서, 도 15의 (A)는 화소셀의 레이아웃의 예를 도시하는 도면이고, 도 15의 (B)는 도 15의 (A)에 대응한 패턴 레이아웃을 도시하는 도면이다.
또한, 도 16은 도 15의 레이아웃을 채용하여 칼럼 회로를 공유하는 신호 처리계와 화소부를 간략화한 등가 회로를 도시하는 도면이다.
또한, 이하에서는, 선택된 트랜지스터의 게이트에는 신호(Sel)가 공급되는 것으로 한다.
또한, 이하의 설명에서는 콘택트 공유형의 화소부의 화소셀 배열예에 관해 설명하지만, 배선에 의해 소스나 드레인을 접속하여 공유하도록 구성하는 것도 가능하다.
예를 들면, 도 1에 도시하는 바와 같은 소스, 드레인이 화소셀마다 독립하고 있어도, 배선으로 행방향으로 인접하는 화소셀의 드레인이나 소스를 접속하여 공유하도록 구성하는 것도 가능하다.
이 예에서는, 수직 방향(Y방향) 2라인에서 드레인을 공유하고 있다.
도 15의 (A)의 예에서는, 선택하여 도시한 16개의 셀(Cel)이 매트릭스형상으로 배열되어 있다.
기본적으로 베이어 배열이 채용되어 있다.
1행1열째에 G(녹, Gr)의 화소셀(Cel11)이 배열되고, 1행2열째에 B(청)의 화소셀(Cel12)이 배열, 2행1열째에 R(적)의 화소셀(Cel21)이 배열되고, 2행2열째에 G(Gb)의 화소셀(Cel22)이 배열되어 있다.
마찬가지로, 1행3열째에 G(Gr)의 화소셀(Cel13)이 배열되고, 1행4열째에 B의 화소셀(Cel14)이 배열, 2행3열째에 R의 화소셀(Cel23)이 배열되고, 2행2열째에 G(Gb)의 화소셀(Cel24)이 배열되어 있다.
3행1열째에 G의 화소셀(Cel31)이 배열되고, 3행2열째에 B의 화소셀(Cel32)이 배열, 4행1열째에 R의 화소셀(Cel41)이 배열되고, 4행2열째에 G(Gb)의 화소셀(Cel42)이 배열되어 있다.
마찬가지로, 3행3열째에 G(Gr)의 화소셀(Cel33)이 배열되고, 3행4열째에 B의 화소셀(Cel34)이 배열, 4행3열째에 R의 화소셀(Cel43)이 배열되고, 4행4열째에 G(Gb)의 화소셀(Cel44)이 배열되어 있다.
그리고, 화소셀 배열의 각 열에서, 인접하는 홀수행과 짝수행의 화소셀끼리가 드레인 콘택트(DCNT)를 공유하고 있다.
도 15의 예에서는, 화소셀(Cel11과 Cel21)이 드레인 콘택트(DCNT)를 공유하고, 화소셀(Cel31과 Cel41)이 드레인 콘택트(DCNT)를 공유하고 있다.
마찬가지로, 화소셀(Cel12와 Cel22)이 드레인 콘택트(DCNT)를 공유하고, 화소셀(Cel32와 Cel42)이 드레인 콘택트(DCNT)를 공유하고 있다.
화소셀(Cel13과 Cel23)이 드레인 콘택트(DCNT)를 공유하고, 화소셀(Cel33과 Cel43)이 드레인 콘택트(DCNT)를 공유하고 있다.
화소셀(Cel14와 Cel24)이 드레인 콘택트(DCNT)를 공유하고, 화소셀(Cel34와 Cel44)이 드레인 콘택트(DCNT)를 공유하고 있다.
도 15의 예에서는, 드레인 콘택트(DCNT)를 공유하는 1행째의 화소셀(Cel11 내지 Cel14) 및 2행째의 화소셀(Cel21 내지 Cel24)에 의해 그룹(GRP1)이 형성되어 있다.
마찬가지로, 드레인 콘택트(DCNT)를 공유하는 3행째의 화소셀(Cel31 내지 Cel34) 및 4행째의 화소셀(Cel41 내지 Cel44)에 의해 그룹(GRP2)이 형성되어 있다.
그리고, 인접하는 그룹 사이의 각 열에서 인접하는 화소셀끼리에서 소스 콘택트(SCNT)를 공유하고 있다.
도 15의 예에서는, 그룹(GRP1)의 화소셀(Cel21)과 그룹(GRP2)의 화소셀(Cel31)이 소스 콘택트(SCNT)를 공유하고 있다.
그룹(GRP1)의 화소셀(Cel22)과 그룹(GRP2)의 화소셀(Cel32)이 소스 콘택트(SCNT)를 공유하고 있다.
그룹(GRP1)의 화소셀(Cel23)과 그룹(GRP2)의 화소셀(Cel33)이 소스 콘택트(SCNT)를 공유하고 있다.
그룹(GRP1)의 화소셀(Cel24)과 그룹(GRP2)의 화소셀(Cel34)이 소스 콘택트(SCNT)를 공유하고 있다.
또한, 도 15의 (B)에서, LGND1 내지 5, …은 웰 콘택트(WCNT)에 접속되는 그라운드 라인을, LSGN1 내지 4, …은 소스 콘택트(SCNT)에 접속되는 신호 라인을, 각각 나타내고 있다.
도 15의 (B)에서, LGT1 내지 3, …은 게이트 콘택트에 접속되는 게이트 라인을, LDRN1 내지 4, …은 드레인 콘택트에 접속되는 드레인 라인을, 각각 나타내고 있다.
본 실시 형태에서, 게이트 라인이 제 1의 구동 라인에 상당하고, 드레인 라인이 제 2의 구동 라인에 상당한다.
그라운드 라인(LGND) 및 신호 라인(LSGN)은 Y방향(행방향)으로 열마다가 배선되어 있다.
또한, 게이트 라인(LGT)은 X방향(열방향)으로 행마다 배선되어 있다.
또한, 드레인 라인(LDRN)은 X방향(열방향)으로 그룹마다 1개씩 배선되어 있다.
이 그라운드 라인(LGND), 신호 라인(LSGN), 게이트 라인(LGT), 및 드레인 라인(LDRN)은 배선의 적층 구조에 의해 형성된다.
예를 들면 그라운드 라인(LGND)은 최하층의 제 1 메탈 배선(1MT)에 의해 형성된다.
신호 라인(LSGN)은 2번째로 하층의 제 2 메탈 배선(2MT)에 의해 형성된다.
게이트 라인(LGT), 및 드레인 라인(LDRN)은 양자 사이에 절연막을 통하여 절연성을 유지하고 최상층의 제 3 메탈 배선(3MT)에 의해 형성된다
본 실시 형태에서는, 각 그룹(GRP1 내지 GRP3)에서, 드레인 콘택트를 공유하는 화소셀에서는, 서로 게이트 콘택트(GCNT)와 웰(기판) 콘택트(WCNT)가 X방향(열방향)에서 역방향이 되도록 형성되어 있다.
그리고, 홀수열과 짝수열에서 그 방향이 또한 반대가 되도록 형성되어 있다.
구체적으로는, 그룹(GRP1)에서, 1열째의 화소셀(Cel11)의 게이트 콘택트(GCNT)는 X방향의 도면 중 좌측에 형성되고, 웰 콘택트(WCNT)는 X방향의 도면 중 우측에 형성되어 있다.
1열째의 화소셀(Cel21)의 게이트 콘택트(GCNT)는 X방향의 도면 중 우측에 형성되고, 웰 콘택트(WCNT)는 X방향의 도면 중 좌측에 형성되어 있다.
그리고, 화소셀(Cel11)의 트랜지스터(130)의 게이트가 게이트 콘택트(GCNT)를 통하여 게이트 라인(LGT1(y-2))에 접속되고, 웰 콘택트(WCNT)가 2열째에 배선된 그라운드 라인(LGND2)에 접속되어 있다.
화소셀(Cel21)의 트랜지스터(130)의 게이트가 게이트 콘택트(GCNT)를 통하여 게이트 라인(LGT2(y-1))에 접속되고, 웰 콘택트(WCNT)가 1열째에 배선된 그라운드 라인(LGND1)에 접속되어 있다.
2열째의 화소셀(Cel12)의 게이트 콘택트(GCNT)는 X방향의 도면 중 우측에 형성되고, 웰 콘택트(WCNT)는 X방향의 도면 중 좌측에 형성되어 있다.
2열째의 화소셀(Cel22)의 게이트 콘택트(GCNT)는 X방향의 도면 중 좌측에 형성되고, 웰 콘택트(WCNT)는 X방향의 도면 중 우측에 형성되어 있다.
그리고, 화소셀(Cel12)의 트랜지스터(130)의 게이트가 게이트 콘택트(GCNT)를 통하여 게이트 라인(LGT1(y-2))에 접속되고, 웰 콘택트(WCNT)가 2열째에 배선된 그라운드 라인(LGND2)에 접속되어 있다.
화소셀(Cel22)의 트랜지스터(130)의 게이트가 게이트 콘택트(GCNT)를 통하여 게이트 라인(LGT2(y-1))에 접속되고, 웰 콘택트(WCNT)가 3열째에 배선된 그라운드 라인(LGND3)에 접속되어 있다.
3열째의 화소셀(Cel13)의 게이트 콘택트(GCNT)는 X방향의 도면 중 좌측에 형성되고, 웰 콘택트(WCNT)는 X방향의 도면 중 우측에 형성되어 있다.
1열째의 화소셀(Cel23)의 게이트 콘택트(GCNT)는 X방향의 도면 중 우측에 형성되고, 웰 콘택트(WCNT)는 X방향의 도면 중 좌측에 형성되어 있다.
그리고, 화소셀(Cel13)의 트랜지스터(130)의 게이트가 게이트 콘택트(GCNT)를 통하여 게이트 라인(LGT1(y-2))에 접속되고, 웰 콘택트(WCNT)가 4열째에 배선된 그라운드 라인(LGND4)에 접속되어 있다.
화소셀(Cel23)의 트랜지스터(130)의 게이트가 게이트 콘택트(GCNT)를 통하여 게이트 라인(LGT2(y-1))에 접속되고, 웰 콘택트(WCNT)가 3열째에 배선된 그라운드 라인(LGND3)에 접속되어 있다.
4열째의 화소셀(Cel14)의 게이트 콘택트(GCNT)는 X방향의 도면 중 우측에 형성되고, 웰 콘택트(WCNT)는 X방향의 도면 중 좌측에 형성되어 있다.
2열째의 화소셀(Cel24)의 게이트 콘택트(GCNT)는 X방향의 도면 중 좌측에 형성되고, 웰 콘택트(WCNT)는 X방향의 도면 중 우측에 형성되어 있다.
그리고, 화소셀(Cel14)의 트랜지스터(130)의 게이트가 게이트 콘택트(GCNT)를 통하여 게이트 라인(LGT1(y-2))에 접속되고, 웰 콘택트(WCNT)가 4열째에 배선된 그라운드 라인(LGND4)에 접속되어 있다.
화소셀(Cel24)의 트랜지스터(130)의 게이트가 게이트 콘택트(GCNT)를 통하여 게이트 라인(LGT2(y-1))에 접속되고, 웰 콘택트(WCNT)가 5열째에 배선된 그라운드 라인(LGND5)(도시 생략)에 접속되어 있다.
그룹(GRP1)에서, 1행째의 각 트랜지스터(130)의 드레인과 2행째의 인접하는 각 트랜지스터(130)의 드레인이 드레인 콘택트(DCNT)를 통하여 드레인 라인(LDRN1(y-2))에 공통으로 접속되어 있다.
즉, 그룹(GRP1)의 1행째의 전 셀의 전 트랜지스터(130)의 드레인과 2행째의 전 셀의 전 트랜지스터는 X방향으로 배선된 1개의 드레인 라인(LDRN1(y-2))에 공통으로 접속되어 있다.
그룹(GRP2)에서, 1열째의 화소셀(Cel31)의 게이트 콘택트(GCNT)는 X방향의 도면 중 좌측에 형성되고, 웰 콘택트(WCNT)는 X방향의 도면 중 우측에 형성되어 있다.
1열째의 화소셀(Cel41)의 게이트 콘택트(GCNT)는 X방향의 도면 중 우측에 형성되고, 웰 콘택트(WCNT)는 X방향의 도면 중 좌측에 형성되어 있다.
그리고, 화소셀(Cel31)의 트랜지스터(130)의 게이트가 게이트 콘택트(GCNT)를 통하여 게이트 라인(LGT3(y))에 접속되고, 웰 콘택트(WCNT)가 2열째에 배선된 그라운드 라인(LGND2)에 접속되어 있다.
화소셀(Cel41)의 트랜지스터(130)의 게이트가 게이트 콘택트(GCNT)를 통하여 게이트 라인(LGT5(y+1))에 접속되고, 웰 콘택트(WCNT)가 1열째에 배선된 그라운드 라인(LGND1)에 접속되어 있다.
2열째의 화소셀(Cel32)의 게이트 콘택트(GCNT)는 X방향의 도면 중 우측에 형성되고, 웰 콘택트(WCNT)는 X방향의 도면 중 좌측에 형성되어 있다.
2열째의 화소셀(Cel42)의 게이트 콘택트(GCNT)는 X방향의 도면 중 좌측에 형성되고, 웰 콘택트(WCNT)는 X방향의 도면 중 우측에 형성되어 있다.
그리고, 화소셀(Cel32)의 트랜지스터(130)의 게이트가 게이트 콘택트(GCNT)를 통하여 게이트 라인(LGT3(y))에 접속되고, 웰 콘택트(WCNT)가 2열째에 배선된 그라운드 라인(LGND2)에 접속되어 있다.
화소셀(Cel42)의 트랜지스터(130)의 게이트가 게이트 콘택트(GCNT)를 통하여 게이트 라인(LGT4(y+1))에 접속되고, 웰 콘택트(WCNT)가 3열째에 배선된 그라운드 라인(LGND3)에 접속되어 있다.
3열째의 화소셀(Cel33)의 게이트 콘택트(GCNT)는 X방향의 도면 중 좌측에 형성되고, 웰 콘택트(WCNT)는 X방향의 도면 중 우측에 형성되어 있다.
1열째의 화소셀(Cel43)의 게이트 콘택트(GCNT)는 X방향의 도면 중 우측에 형성되고, 웰 콘택트(WCNT)는 X방향의 도면 중 좌측에 형성되어 있다.
그리고, 화소셀(Cel33)의 트랜지스터(130)의 게이트가 게이트 콘택트(GCNT)를 통하여 게이트 라인(LGT3(y))에 접속되고, 웰 콘택트(WCNT)가 4열째에 배선된 그라운드 라인(LGND4)에 접속되어 있다.
화소셀(Cel43)의 트랜지스터(130)의 게이트가 게이트 콘택트(GCNT)를 통하여 게이트 라인(LGT4(y+1))에 접속되고, 웰 콘택트(WCNT)가 3열째에 배선된 그라운드 라인(LGND3)에 접속되어 있다.
4열째의 화소셀(Cel34)의 게이트 콘택트(GCNT)는 X방향의 도면 중 우측에 형성되고, 웰 콘택트(WCNT)는 X방향의 도면 중 좌측에 형성되어 있다.
2열째의 화소셀(Cel44)의 게이트 콘택트(GCNT)는 X방향의 도면 중 좌측에 형성되고, 웰 콘택트(WCNT)는 X방향의 도면 중 우측에 형성되어 있다.
그리고, 화소셀(Cel34)의 트랜지스터(130)의 게이트가 게이트 콘택트(GCNT)를 통하여 게이트 라인(LGT3(y))에 접속되고, 웰 콘택트(WCNT)가 4열째에 배선된 그라운드 라인(LGND4)에 접속되어 있다.
화소셀(Cel44)의 트랜지스터(130)의 게이트가 게이트 콘택트(GCNT)를 통하여 게이트 라인(LGT4(y+1))에 접속되고, 웰 콘택트(WCNT)가 5열째에 배선된 그라운드 라인(LGND5)(도시 생략)에 접속되어 있다.
그룹(GRP2)에서, 3행째의 각 트랜지스터(130)의 드레인과 4행째의 인접하는 각 트랜지스터(130)의 드레인이 드레인 콘택트(DCNT)를 통하여 드레인 라인(LDRN2(y2))에 공통으로 접속되어 있다.
즉, 그룹(GRP2)의 3행째의 전 셀의 전 트랜지스터(130)의 드레인과 4행째의 전 셀의 전 트랜지스터는 X방향으로 배선된 1개의 드레인 라인(LDRN2(y))에 공통으로 접속되어 있다.
그룹(GRP3)에서, 1열째의 화소셀(Cel51)의 게이트 콘택트(GCNT)는 X방향의 도면 중 좌측에 형성되고, 웰 콘택트(WCNT)는 X방향의 도면 중 우측에 형성되어 있다.
1열째의 화소셀(Cel61)의 게이트 콘택트(GCNT)는 X방향의 도면 중 우측에 형성되고, 웰 콘택트(WCNT)는 X방향의 도면 중 좌측에 형성되어 있다.
그리고, 화소셀(Cel51)의 트랜지스터(130)의 게이트가 게이트 콘택트(GCNT)를 통하여 게이트 라인(LGT5(y+2))에 접속되고, 웰 콘택트(WCNT)가 2열째에 배선된 그라운드 라인(LGND2)에 접속되어 있다.
화소셀(Cel61)의 트랜지스터(130)의 게이트가 게이트 콘택트(GCNT)를 통하여 게이트 라인(LGT6(y+3))에 접속되고, 웰 콘택트(WCNT)가 1열째에 배선된 그라운드 라인(LGND1)에 접속되어 있다.
2열째의 화소셀(Cel52)의 게이트 콘택트(GCNT)는 X방향의 도면 중 우측에 형성되고, 웰 콘택트(WCNT)는 X방향의 도면 중 좌측에 형성되어 있다.
2열째의 화소셀(Cel62)의 게이트 콘택트(GCNT)는 X방향의 도면 중 좌측에 형성되고, 웰 콘택트(WCNT)는 X방향의 도면 중 우측에 형성되어 있다.
그리고, 화소셀(Cel52)의 트랜지스터(130)의 게이트가 게이트 콘택트(GCNT)를 통하여 게이트 라인(LGT5(y+2))에 접속되고, 웰 콘택트(WCNT)가 2열째에 배선된 그라운드 라인(LGND2)에 접속되어 있다.
화소셀(Cel62)의 트랜지스터(130)의 게이트가 게이트 콘택트(GCNT)를 통하여 게이트 라인(LGT6(y+3))에 접속되고, 웰 콘택트(WCNT)가 3열째에 배선된 그라운드 라인(LGND3)에 접속되어 있다.
3열째의 화소셀(Cel53)의 게이트 콘택트(GCNT)는 X방향의 도면 중 좌측에 형성되고, 웰 콘택트(WCNT)는 X방향의 도면 중 우측에 형성되어 있다.
1열째의 화소셀(Cel63)의 게이트 콘택트(GCNT)는 X방향의 도면 중 우측에 형성되고, 웰 콘택트(WCNT)는 X방향의 도면 중 좌측에 형성되어 있다.
그리고, 화소셀(Cel53)의 트랜지스터(130)의 게이트가 게이트 콘택트(GCNT)를 통하여 게이트 라인(LGT5(y+2))에 접속되고, 웰 콘택트(WCNT)가 4열째에 배선된 그라운드 라인(LGND4)에 접속되어 있다.
화소셀(Cel63)의 트랜지스터(130)의 게이트가 게이트 콘택트(GCNT)를 통하여 게이트 라인(LGT6(y+3))에 접속되고, 웰 콘택트(WCNT)가 3열째에 배선된 그라운드 라인(LGND3)에 접속되어 있다.
4열째의 화소셀(Cel54)의 게이트 콘택트(GCNT)는 X방향의 도면 중 우측에 형성되고, 웰 콘택트(WCNT)는 X방향의 도면 중 좌측에 형성되어 있다.
2열째의 화소셀(Cel64)의 게이트 콘택트(GCNT)는 X방향의 도면 중 좌측에 형성되고, 웰 콘택트(WCNT)는 X방향의 도면 중 우측에 형성되어 있다.
그리고, 화소셀(Cel54)의 트랜지스터(130)의 게이트가 게이트 콘택트(GCNT)를 통하여 게이트 라인(LGT5(y+2))에 접속되고, 웰 콘택트(WCNT)가 4열째에 배선된 그라운드 라인(LGND4)에 접속되어 있다.
화소셀(Cel64)의 트랜지스터(130)의 게이트가 게이트 콘택트(GCNT)를 통하여 게이트 라인(LGT6(y+3))에 접속되고, 웰 콘택트(WCNT)가 5열째에 배선된 그라운드 라인(LGND5)(도시 생략)에 접속되어 있다.
그룹(GRP3)에서, 5행째의 각 트랜지스터(130)의 드레인과 6행째의 인접하는 각 트랜지스터(130)의 드레인이 드레인 콘택트(DCNT)를 통하여 드레인 라인(LDRN3(y+2))에 공통으로 접속되어 있다.
즉, 그룹(GRP3)의 5행째의 전 셀의 전 트랜지스터(130)의 드레인과 6행째의 전 셀의 전 트랜지스터는 X방향으로 배선된 1개의 드레인 라인(LDRN3(y+2))에 공통으로 접속되어 있다.
그리고, 전술한 바와 같이, 인접하는 그룹 사이의 각 열에서 인접하는 화소셀끼리에서 소스 콘택트(SCNT)를 공유하고 있다.
도 15 및 도 16의 예에서는, 그룹(GRP1)의 화소셀(Cel21)과 그룹(GRP2)의 화소셀(Cel31)이 소스 콘택트(SCNT)를 공유하고 있다.
그룹(GRP1)의 화소셀(Cel22)과 그룹(GRP2)의 화소셀(Cel32)이 소스 콘택트(SCNT)를 공유하고 있다.
그룹(GRP1)의 화소셀(Cel23)과 그룹(GRP2)의 화소셀(Cel33)이 소스 콘택트(SCNT)를 공유하고 있다.
그룹(GRP1)의 화소셀(Cel24)과 그룹(GRP2)의 화소셀(Cel34)이 소스 콘택트(SCNT)를 공유하고 있다.
그룹(GRP2)의 화소셀(Cel41)과 그룹(GRP3)의 화소셀(Cel51)이 소스 콘택트(SCNT)를 공유하고 있다.
그룹(GRP2)의 화소셀(Cel42)과 그룹(GRP3)의 화소셀(Cel52)이 소스 콘택트(SCNT)를 공유하고 있다.
그룹(GRP2)의 화소셀(Cel43)과 그룹(GRP3)의 화소셀(Cel53)이 소스 콘택트(SCNT)를 공유하고 있다.
그룹(GRP2)의 화소셀(Cel44)과 그룹(GRP3)의 화소셀(Cel54)이 소스 콘택트(SCNT)를 공유하고 있다.
다음에, 신호 라인과 판독 신호 처리계에 관해 도 16에 관련지어서 설명한다.
도 16에 도시하는 바와 같이, 신호 라인(LSGN1 내지 4, …)은, 각 열에서 톱 판독과 보텀 판독을 위해 2개의 신호 라인으로서 Y방향으로 배선되어 있다.
1열째는 신호(LSGN1)가, 제 1의 신호 라인(LSGN1-T) 및 제 2의 신호 라인(LSGN1-B)으로 분할되어 배선되어 있다.
2열째는 신호 라인(LSGN2)이, 제 1의 신호 라인(LSGN2-T) 및 제 2의 신호 라인(LSGN2-B)으로 분할되어 배선되어 있다.
3열째는 신호 라인(LSGN3)이, 제 1의 신호 라인(LSGN3-T) 및 제 2의 신호 라인(LSGN3-B)으로 분할되어 배선되어 있다.
4열째는 신호 라인(LSGN4)이, 제 1의 신호 라인(LSGN4-T) 및 제 2의 신호 라인(LSGN4-B)으로 분할되어 배선되어 있다.
렬 배열에 대응하여, 제 1의 스위치로서의 톱 스위치(TSW401, TSW402, TSW403, TSW404, …) 및 제 2의 스위치로서의 보텀 스위치(BSW411, BSW412, BSW413, BSW414, …)가 배치되어 있다.
또한, 각 열 배열에 대응하여 제 1의 칼럼 회로로서의 톱측 칼럼 회로(400-1, 400-2, 400-3, 4004, …), 및 , 제 2의 칼럼 회로로서의 보텀측 칼럼 회로(410-1, 41-2, 41-3, 41-4, …)가 배치되어 있다.
제 1의 스위치로서 톱 스위치(TSW401, TSW402, TSW403, TSW404, …) 및 제 2의 스위치로서의 보텀 스위치(BSW411, BSW412, BSW413, BSW414, …)에 의해 전환부가 형성된다.
1열째의 신호 라인(LSGN1-T, LSGN1-B)에는, Y(종)방향으로 인접하는 드레인 콘택트를 공유하는 2개의 화소셀(Cel)의 트랜지스터(130)의 소스가 접속되는 소스 콘택트(SCNT)가 교대(각각)로 접속되어 있다.
도 16의 예에서는, 신호 라인(LSGN1-T)에는, 1행1열째의 트랜지스터(130)의 소스가 접속된 소스 콘택트(SCNT), 5행1열째의 트랜지스터(130)의 소스가 접속된 소스 콘택트(SCNT)가 접속되어 있다.
신호 라인(LSGN1-B)에는, 2행1열째의 트랜지스터(130)의 소스가 접속된 소스 콘택트(SCNT), 6행1열째의 트랜지스터(130)의 소스가 접속된 소스 콘택트(SCNT)가 접속되어 있다.
신호 라인(LSGN2-T)에는, 1행2열째의 트랜지스터(130)의 소스가 접속된 소스 콘택트(SCNT), 5행2열째의 트랜지스터(130)의 소스가 접속된 소스 콘택트(SCNT)가 접속되어 있다.
신호 라인(LSGN2-B)에는, 2행2열째의 트랜지스터(130)의 소스가 접속된 소스 콘택트(SCNT), 6행2열째의 트랜지스터(130)의 소스가 접속된 소스 콘택트(SCNT)가 접속되어 있다.
신호 라인(LSGN3-T)에는, 1행3열째의 트랜지스터(130)의 소스가 접속된 소스 콘택트(SCNT), 5행3열째의 트랜지스터(130)의 소스가 접속된 소스 콘택트(SCNT)가 접속되어 있다.
신호 라인(LSGN3-B)에는, 2행3열째의 트랜지스터(130)의 소스가 접속된 소스 콘택트(SCNT), 6행3열째의 트랜지스터(130)의 소스가 접속된 소스 콘택트(SCNT)가 접속되어 있다.
신호 라인(LSGN4-T)에는, 1행4열째의 트랜지스터(130)의 소스가 접속된 소스 콘택트(SCNT), 5행4열째의 트랜지스터(130)의 소스가 접속된 소스 콘택트(SCNT)가 접속되어 있다.
신호 라인(LSGN3-B)에는, 2행4열째의 트랜지스터(130)의 소스가 접속된 소스 콘택트(SCNT), 6행4열째의 트랜지스터(130)의 소스가 접속된 소스 콘택트(SCNT)가 접속되어 있다.
스위치(SW401)는, 단자(a)가 1열째의 신호 라인(LSGN1-T)의 일단부에 접속되고, 단자(b)가 전원 전압(VDD)의 전원(SVDD)에 접속되고, 단자(c)가 칼럼 회로(400-1)의 반전 입력단자(-)에 접속되어 있다.
스위치(SW411)는, 단자(a)가 1열째의 신호 라인(LSGN1-B)의 일단부에 접속되고, 단자(b)가 전원 전압(VDD)의 전원(SVDD)에 접속되고, 단자(c)가 칼럼 회로(410-1)의 반전 입력단자(-)에 접속되어 있다.
스위치(SW402)는, 단자(a)가 2열째의 신호 라인(LSGN2-T)의 일단부에 접속되고, 단자(b)가 전원 전압(VDD)의 전원(SVDD)에 접속되고, 단자(c)가 칼럼 회로(400-2)의 반전 입력단자(-)에 접속되어 있다.
스위치(SW412)는, 단자(a)가 2열째의 신호 라인(LSGN2-B)의 일단부에 접속되고, 단자(b)가 전원 전압(VDD)의 전원(SVDD)에 접속되고, 단자(c)가 칼럼 회로(410-2)의 반전 입력단자(-)에 접속되어 있다.
스위치(SW403)는, 단자(a)가 3열째의 신호 라인(LSGN3-T)의 일단부에 접속되고, 단자(b)가 전원 전압(VDD)의 전원(SVDD)에 접속되고, 단자(c)가 칼럼 회로(400-3)의 반전 입력단자(-)에 접속되어 있다.
스위치(SW413)는, 단자(a)가 3열째의 신호 라인(LSGN3-B)의 일단부에 접속되고, 단자(b)가 전원 전압(VDD)의 전원(SVDD)에 접속되고, 단자(c)가 칼럼 회로(410-3)의 반전 입력단자(-)에 접속되어 있다.
스위치(SW404)는, 단자(a)가 4열째의 신호 라인(LSGN4-T)의 일단부에 접속되고, 단자(b)가 전원 전압(VDD)의 전원(SVDD)에 접속되고, 단자(c)가 칼럼 회로(400-4)의 반전 입력단자(-)에 접속되어 있다.
스위치(SW414)는, 단자(a)가 4열째의 신호 라인(LSGN4-B)의 일단부에 접속되고, 단자(b)가 전원 전압(VDD)의 전원(SVDD)에 접속되고, 단자(c)가 칼럼 회로(410-4)의 반전 입력단자(-)에 접속되어 있다.
칼럼 회로(400-1 내지 400-4, …)는, 용량 결합형 칼럼 차동 앰프로서 형성되고, 콤퍼레이터(401), 스위치(402), 커패시터(C401), 및 정전류 부하 회로(I401)를 갖는다.
스위치(SW401 내지 SW404, …)의 단자(c)에는 정전류 부하 회로(I401)가 접속되고, 그 접속점은 커패시터(C401)를 통하여 콤퍼레이터(401)에 접속되어 있다.
콤퍼레이터(401)는, 반전 입력단자(-)가 커패시터(C401)에 접속되고, 비반전 입력(+)에는 참조 전위가 주어진다. 참조 전위로서는, 예를 들면 램프(PAMP) 파형이 주어진다.
콤퍼레이터(401)의 반전 입력단자(-)와 출력과의 사이에는 리셋용 스위치(402)가 접속되어 있다. 스위치(402)는, 예를 들면 MOS 트랜지스터에 의해 형성된다.
칼럼 회로(410-1 내지 410-4, …)는, 용량 결합형 칼럼 차동 앰프로서 형성되고, 콤퍼레이터(411), 스위치(412), 커패시터(C411), 및 정전류 부하 회로(I411)를 갖는다.
스위치(SW411 내지 SW414, …)의 단자(c)에는 정전류 부하 회로(I411)가 접속되고, 그 접속점은 커패시터(C411)를 통하여 콤퍼레이터(411)에 접속되어 있다.
콤퍼레이터(411)는, 반전 입력단자(-)가 커패시터(C411)에 접속되고, 비반전 입력(+)에는 참조 전위가 주어진다. 참조 전위로서는, 예를 들면 램프(PAMP) 파형이 주어진다.
콤퍼레이터(411)의 반전 입력단자(-)와 출력과의 사이에는 리셋용 스위치(412)가 접속되어 있다. 스위치(412)는, 예를 들면 MOS 트랜지스터에 의해 형성된다.
본 실시 형태에서는, 이상의 화소 배열 구조에서, 단화소(單畵素) 구동이 아니라, Y방향(행방향)으로 인접하는 2화소에서 드레인 및 소스를 공유하는 구조의 특징을 활용하여, 드레인을 공유하는 Y(종, 행)방향으로 인접 화소셀 트랜지스터를 경유하여 공급한다.
리셋은, X(횡, 열)방향으로 접속된 1개의 드레인 라인(LDRN)에 의해 구동 펄스를 공급한다.
환언하면, 전원 전압 공급과 리셋을 동일한 드레인 단자로 행하는 촬상 소자에 있어서, 신호 판독 구동시의 전원 공급은 종방향으로 인접하는 화소 트랜지스터를 경유하여 공급하고, 리셋은 횡방향으로 접속된 드레인 배선으로 구동 펄스를 공급한다.
도 17은, 비교예로서 전원 및 리셋 라인이 X(횡)방향으로 배선된 공통 라인으로 단화소 구동을 행하는 경우를 도시하는 도면이다.
도 17에서는, 이해를 용이하게 하기 위해, 도 16의 회로와 같은 회로 구성 부분은 동일 부호로써 나타내고 있다.
비교예의 경우는, 신호 판독 구동에, 전원 및 리셋 라인이 X(횡)방향으로 배선된 공통 라인에 의해 행하여지기 때문에, 다화소화시에 배선 저항에 의한 IR 드롭이 발생하고, 구동 능력 부족이 될 우려가 있다.
이에 대해, 본 실시 형태의 고체 촬상 장치는, 신호 판독 구동시의 전원 공급은 Y(종)방향으로 인접하는 화소 트랜지스터를 경유하여 공급한다. 그리고, 본 고체 촬상 장치는, 리셋은 횡방향으로 접속된 드레인 배선으로 구동 펄스를 공급하기 때문에, IR 드롭의 발생이 억제되고, 구동 능력 부족에 빠지는 일이 없고, 충분한 구동 능력을 유지하는 것 가능하다.
도 18은, 본 실시 형태에 관한 고체 촬상 장치의 드레인 접지형인 경우의 인접 화소셀과 신호 판독계의 특징 부분을 발췌하여 도시하는 도면이다.
도 18의 고체 촬상 장치는, 한 예로서 도 16의 그룹(GRP2)의 셀(Cel31 및 Cel41)과, 그 신호 판독계를 발췌하여 나타내고 있다.
본 실시 형태에서는, 드레인 및 소스를 상하 인접 화소셀과 레이아웃 공유하는 구조의 특징을 살려서, 다음과 같이 신호 판독이 행하여진다.
드레인을 공유하는 2개의 셀중, 셀(Cel31)을 Y(종, 열)방향의 인접 화소셀(Cel41)을 판독 화소로 하는 경우, 인접 화소셀(Cel31)의 소스 출력에 스위치(SW401)를 통하여 전원(SVDD)을 접속한다.
그리고, 그 Y(종)방향의 인접 화소셀(Cel31)의 게이트(131(Sel.y))에는 드레인·소스 사이가 온 하도록 오버드라이브 전압을 건다.
이에 의해, 인접 화소셀(Cel31)을 통하여 판독 화소셀(Cel41)에 전원(SVDD)에 접속되기 때문에, 1화소마다 Y(종)방향에서 전원 전압(VDD)이 공급된다.
이 때문에, 수평 방향의 리셋 드라이버(RDRV)로부터 공급하는 경우에 발생하는 전압 드롭을 없앨 수 있다.
드레인을 공유하는 2개의 셀중, 셀(Cel41)을 Y(종, 열)방향의 인접 화소셀(Cel31)을 판독 화소로 하는 경우, 인접 화소셀(Cel41)의 소스 출력에 스위치(SW501)를 통하여 전원(SVDD)을 접속한다.
그리고, 그 Y(종)방향의 인접 화소셀(Cel41)의 게이트(131(Sel.y+1))에는 드레인·소스 사이가 온 하도록 오버드라이브 전압을 건다.
이에 의해, 인접 화소셀(Cel41)을 통하여 판독 화소셀(Cel31)에 전원(SVDD)에 접속되기 때문에, 1화소마다 Y(종)방향에서 전원 전압(VDD)이 공급된다.
이 때문에, 수평 방향의 리셋 드라이버(RDRV)로부터 공급하는 경우에 발생한 전압 드롭을 없앨 수 있다.
이와 같이, Y방향의 인접 화소셀로부터 전원 전력을 공급함으로써, 리셋 드라이버(RDRV)로부터의 공급은 차단하여도, 동전위로 접속하고 있어도 상관없다.
단, 각 화소의 임계치(Vth) 편차에 의해 오버드라이브 양이 변하여 판독 화소마다 드레인 전압이 흐트러져, 출력 화상에 영향을 줄 가능성이 있다.
이 점에 관해서는, 리셋을 위해 수평 방향으로 배선으로 드레인이 연결되어 있음으로써, 수평 라인 내에서 드레인 전압이 일정하게 되도록 동작하기 때문에, 편차를 흡수하는 구조가 된다.
특히, 스폿(SPOT)적으로 고휘도 피사체를 촬상한 경우 등, 오버드라이브가 벗어날 우려가 있다. 그러나, 이 드레인의 수평(횡)방향의 일체적인 접속에 의해 전류 평균화의 효과로 주위의 화소의 구동 능력으로 보충할 수 있고, 고휘도 피사체 내성을 확보할 수 있다.
리셋 배선은 리셋 기능과 함께 전류 평균화의 역할을 담당한다.
오버드라이브시의 신호 전하의 보존은, 오버드라이브 전압을 인가시는, 채널 전위는 드레인 전압이 되고, 이 채널 포텐셜의 상태에서는, 축적 전하가 증가하는 방향이고, 신호 전하는 보존되게 된다.
이상은, 드레인 접지형인 경우이지만, 도 19에 도시하는 바와 같은, 소스 접지형에도 본 발명은 적용 가능하다.
도 19는, 본 실시 형태에 관한 고체 촬상 장치의 소스 접지형인 경우의 인접 화소셀과 신호 판독계의 특징 부분을 발췌하여 도시하는 도면이다.
소스 접지형에서는, 상기 드레인을 소스, 소스를 드레인, VDD를 VSS로 하고, 부하 회로를 정전류 부하 회로로부터 정저항 부하 회로(R401, R411) 등으로 치환함으로써 실현할 수 있다.
이상과 같이, 본 실시 형태에 의하면, 신호를 판독하는 방향과 같은 방향으로부터 전원 전력을 공급함으로써, IR 드롭의 영향을 받지 않도록 할 수가 있어서, 다화소화에 적합한다.
Y(종)방향의 인접 화소셀의 트랜지스터(130)를 전원 스위칭 트랜지스터로 이용함으로써, 새삼스럽게 스위칭 트랜지스터를 마련할 필요가 없고, 화소 미세화의 장해가 되지 않는다.
수평 리셋 배선과 공유함으로써, 화소마다의 온 전압 편차를 흡수할 수 있다.
이와 같은 구성에서는, 리셋을 홀수와 짝수로 나누어서 홀수의 D상(相)(Do), 홀수의 P상(相)(Po), 짝수의 D상(De), 짝수의 P상(Pe)의 순서로 샘플링하는 것이 가능하고, 가로, 세로 함께 디지털 가산(세로는 카운터 가산)으로, 임의의 동색(同色) 가산이 가능하다.
도 20의 (A) 및 (B)는, 도 15와 같은 정방 배열시의 신호 출력순을 도시하는 도면이다. 도 20의 (A)는 수평 칼럼 공유 없음의 경우를 나타내고, 도 20의 (B)는 도 16에 도시하는 바와 같이 수평 칼럼 공유의 경우를 나타내고 있다.
또한, 도 20의 (A), (B)에서는, 신호 출력 순서로 하기 위해, 레이아웃도와는 상하 반전시키고 있다.
또한, 이 예는, V행H열로서 그 각 행, 각 열에 번호를 붙이고, 출력 신호는 화소셀의 RGB별과 행렬 배열에 따른 번호를 붙이고 있다. 예를 들면 1행1열째의 신호는 R11, 1행2열째는 G12로 되어 있다
도 20의 (A)의 예의 경우에는, 보텀측도 톱측도 화소셀 배열에 따라서 순번대로 출력된다.
도 20의 (B)의 예의 경우에는, 시분할적으로 출력되어 간다.
예를 들면 보텀측에서 최초에 화소셀(G12, G14, …)의 신호를 판독하고, 톱측에서 화소셀(B22, B24)을 판독하고, 보텀측에서 2번째로 화소셀(R11, R13, …)의 신호를 판독하고, 톱측에서 화소셀(G21, G23)을 판독한다.
이와 같이, 동색마다 신호 판독을 행하는 것이 가능하여, 임의의 동색 가산이 가능해진다.
이상 설명한 바와 같이, 도 15 및 도 16에 도시하는 예에서는, 2라인 뛰어 Gb, Gr를 교대로 판독하고, 홀수 칼럼과 짝수 칼럼으로 나누어서 판독한다.
본 예에서는, 2라인에서 드레인 공유이기 때문에, 상하 칼럼 배열에 의한 패럴렐 처리(2배속)가 필요해진다. 게다가, 2라인마다 교대로 Gr/Gb 라인이 상하로부터 출력되기 때문에, 수직은, 디지털 가산(加算)이거나, 2/4 솎아냄(間引)으로 된다.
수평 리셋 드레인의 분리(예를 들면 홀수열과 짝수열)에 의해, 수평 2 이상의 칼럼 공유가 가능해진다(1/n 감속).
또한, 칼럼 슈링크가 가능하다.
또한, 색 코딩 동기(同期)로, 동일 열 신호 내에서 디지털 가산에 의한 임의의 동색 가산이 가능해진다.
도 21의 (A) 및 (B)는, 도 15와 같은 정방 배열을 45도 회전시킨 지그재그(ZigZag) 배열을 도시하는 도면이다. 도 21의 (A)는 화소셀의 레이아웃의 예를 도시하는 도면이고, 도 21의 (B)는 도 21의 (A)에 대응한 패턴 레이아웃을 도시하는 도면이다.
또한, 도 22는, 도 21의 레이아웃을 채용하여 칼럼 회로를 공유하는 신호 처리계와 화소부를 간략화한 등가 회로를 도시하는 도면이다.
지그재그(ZigZag) 배열은, 전극 이하의 구조는, 단순하게 45도 로테이션하여, 배선을 ZigZag 배열용으로 궁리함으로써, 실현 가능하다.
이 경우도 기본적인 동작은 도 15 및 도 16의 정방 배열의 경우와 마찬가지이고, 리셋을 홀수와 짝수로 나누어서 홀수의 D상(Do), 홀수의 P상(Po), 짝수의 D상(De), 짝수의 P상(Pe)의 순서로 샘플링하는 것이 가능하다. 그리고, 가로, 세로 함께 디지털 가산(세로는 카운터 가산)으로, 임의의 동색 가산이 가능하다.
도 23의 (A) 및 (B)는, 도 15와 같은 정방 배열을 45도 회전시킨 다른 지그재그(ZigZag) 배열을 도시하는 도면이다.
도 23의 (A)는 화소셀의 레이아웃의 예를 도시하는 도면이고, 도 23의 (B)는 도 23의 (A)에 대응하는 패턴 레이아웃을 도시하는 도면이다.
또한, 도 24는, 도 23의 레이아웃을 채용하여 칼럼 회로를 공유하는 신호 처리계와 화소부를 간략화한 등가 회로를 도시하는 도면이다.
도 21 및 도 22의 예는, 신호 판독의 형태도 도 15 및 도 16의 경우와 같은 형태로 하고 있지만, 도 23 및 도 24의 예에서는 보텀하는 열과 톱하는 열을 교대로 하는 형태를 취하고 있다.
이 경우도 기본적인 동작은 도 15 및 도 16의 정방 배열의 경우와 마찬가지이고, 리셋을 홀수와 짝수로 나누어서 홀수의 D상(Do), 홀수의 P상(Po), 짝수의 D상(De), 짝수의 P상(Pe)의 순서로 샘플링하는 것이 가능하다. 이 경우도, 가로, 세로 함께 디지털 가산(세로는 카운터 가산)으로, 임의의 동색 가산이 가능하다.
도 25의 (A) 및 (B)는, 도 21과 같은 지그재그 배열시의 신호 출력순을 도시하는 도면이다. 도 25의 (A)는 수평 칼럼 공유 없음의 경우를 나타내고, 도 25의 (B)는 도 22에 도시하는 바와 같이 수평 칼럼 공유의 경우를 나타내고 있다.
또한, 이 예는, V행H열로서 그 각 행, 각 열에 번호를 붙이고, 출력 신호는 화소셀의 RGB별과 행렬 배열에 따른 번호를 붙이고 있다.
도 25의 (A)의 예의 경우에는, 보텀측도 톱측도 화소셀 배열에 따라서 순번대로 출력된다.
도 25의 (B)의 예의 경우에는, 시분할적으로 출력되어 간다.
예를 들면 보텀측에서 최초에 화소셀(R11, R13, …)의 신호를 판독하고, 톱측에서 화소셀(G22, G24)를 판독하고, 보텀측에서 2번째로 화소셀(B11, B14, …)의 신호를 판독하고, 톱측에서 화소셀(G23, G25)을 판독한다.
이와 같이, 동색마다 신호 판독을 행하는 것이 가능하고, 임의의 동색 가산이 가능해진다.
도 26의 (A) 및 (B)는, 도 23과 같은 지그재그 배열시의 신호 출력순을 도시하는 도면이다. 도 26의 (A)는 수평 칼럼 공유 없음의 경우를 나타내고, 도 26의 (B)는 도 24에 도시하는 바와 같이 수평 칼럼 공유의 경우를 나타내고 있다.
또한, 이 예는, V행H열로서 그 각 행, 각 열에 번호를 붙이고, 출력 신호는 화소셀의 RGB별과 행렬 배열에 따른 번호를 붙이고 있다.
도 26의 (A)의 예의 경우에는, 보텀측도 톱측도 화소셀 배열에 따라서 순번대로 출력된다.
도 26의 (B)의 예의 경우에는, 시분할적으로 출력되어 간다.
예를 들면 보텀측에서 최초에 화소셀(R11, R13, R15, …)의 신호를 판독하고, 톱측에서 화소셀(G21, G23, G25)을 판독한다. 그리고, 보텀측에서 2번째로 화소셀(G22, G24, G26 …)의 신호를 판독하고, 톱측에서 화소셀(B12, B14, B16)을 판독한다.
이와 같이, 동색마다 신호 판독을 행하는 것이 가능하고, 임의의 동색 가산이 가능해진다.
이상, 화소셀 배열의 구체예에 관해 설명하였다.
여기서, 상술한 도 15의 (A), (B)의 정방 배열을 채용한 경우의 리플렉터의 형성예에 관해 기술한다.
본 실시 형태의 화소셀 배열에서는, 드레인 콘택트(DCNT), 소스 콘택트(SCNT), 게이트 콘택트(GCNT), 및 웰(기판) 콘택트(WCNT)가, 게이트의 4방향에 배치하는 것이 가능하다. 따라서 도 27의 (A)에 도시하는 바와 같이, 수광 영역 전체가 게이트 영역이 된다.
따라서 도 27의 (B)에 도시하는 바와 같이, 기본적으로 게이트 영역 전체에 겹치도록 리플렉터(200)를 형성하는 것이 가능하다.
한편, 도 15의 (A), (B)의 정방 배열을 채용한 경우, 리플렉터를 적층 구조의 어느 하나의 배선을 이용하여 형성하는 것도 가능하다.
이하, 제 1 예 내지 제 3 예에 관해 설명한다.
도 28은, 리플렉터와 배선 공유 레이아웃의 제 1 예를 도시하는 도면이다.
도 29는, 리플렉터와 배선 공유 레이아웃의 제 2 예를 도시하는 도면이다.
도 30은, 리플렉터와 배선 공유 레이아웃의 제 3 예를 도시하는 도면이다.
도 28의 제 1 예는, 도 15의 예와 달리, 게이트 라인(LGT)을 제 1 메탈 배선으로 하고, 드레인 라인(LDRN)을 제 2 메탈 배선으로 하고, 신호 라인(LSGN)과 그라운드 라인(LGND)을 제 3 메탈 배선으로 한 경우이다.
이 경우, 게이트 라인(LGT)의 제 1 메탈 배선을, 리플렉터(200)로서 이용한다.
리플렉터(200)는 게이트 영역에 대응하여 선택적으로 형성된다.
도 29의 제 2 예는, 도 15의 마찬가지로, 그라운드 라인(LGND)을 제 1 메탈 배선으로 하고, 신호 라인(LSGN)을 제 2 메탈 배선으로 하고, 게이트 라인(LGT)과 드레인 라인(LDRN)을 제 3 메탈 배선으로 한 경우이다.
이 경우, 그라운드 라인(LGND)의 제 1 메탈 배선을, 리플렉터(200)로서 이용한다.
도 30의 제 3 예는, 도 28의 예와 마찬가지로, 게이트 라인(LGT)을 제 1 메탈 배선으로 하고, 드레인 라인(LDRN)을 제 2 메탈 배선으로 하고, 신호 라인(LSGN)과 그라운드 라인(LGND)을 제 3 메탈 배선으로 한 경우이다.
이 경우, 게이트 라인(LGT)의 제 1 메탈 배선을, 리플렉터(200)로서 이용하는데, 스트라이프형상으로 하여 리플렉터(200)가 형성된다.
이상, 화소셀 구조, 배열, 리플렉터의 형성예에 관해 설명하였다.
이하에서는, 칼럼 회로측을 포함한 신호 처리계의 특징적인 구성, 기능에 관해 설명한다.
우선, 본 실시 형태에서는, 고체 촬상 장치(1)는, 칼럼 회로(400(410))의 콤퍼레이터(401(411))의 기준 레벨을, 앞 라인의 리셋 레벨을 이용하여 대광량(大光量) 내성을 향상시키는 프리 라인 세트 기능을 갖고 있다.
도 31의 (A) 및 (B)는, 드레인 접지형인 경우의 프리 라인 세트의 기본 개념을 도시하는 도면이다. 도 31의 (A)는 드레인 접지형의 등가 회로를, 도 31의 (B)는 타이밍 차트를 각각 나타내고 있다.
도 32의 (A) 및 (B)는, 소스 접지형인 경우의 프리 라인 세트의 기본 개념을 도시하는 도면이다. 도 32의 (A)는 소스 접지형의 등가 회로를, 도 32의 (B)는 타이밍 차트를 각각 나타내고 있다.
도 31의 (A)의 드레인 접지형의 등가 회로는 도 18의 회로와 등가이고, 도 32의 (A)의 소스 접지형의 등가 회로는 도 19의 회로와 등가이다.
이 경우, 콤퍼레이터(401(411))에서의 램프 파형(VRAMP)과의 비교 동작에 들어가는 전(D상 판독 전)에, 칼럼 회로(400(410))의 스위치(SW)(402(412))를 온 하여, 콤퍼레이터의 입출력을 접속하고 회로 리셋을 행한다.
이에 의해, 칼럼 회로(400(410))의 콤퍼레이터(401(411))의 기준 레벨을, 앞 라인의 리셋 레벨을 이용하여 대광량 내성을 향상시킨다.
기본적으로, 드레인 접지형과 소스 접지형의 동작은 마찬가지로 행하여진다.
타임 시퀀스 순서로 동작을 설명한다.
[시각(t1)]
커패시터(C401, C411)에 의한 용량 결합형 칼럼 차동 앰프의 경우, 기준 레벨 리셋이 필요해지고, 한 예로서, 1라인 전의 신호로 기준 레벨 리셋(프리 라인 리셋)한다.
[시각(t2)]
대상이 되는 화소셀(Cel31과 Cel41)에서는, 우선 화소셀(Cel41)의 신호를 판독하는 경우, 오버드레인부의 화소셀(Cel31)의 소스 라인을 스위치(SW401)를 통하여 전원(SVDD)측에 접속한다.
그리고, 화소셀(Cel31)의 트랜지스터(130-1)의 게이트(131(Sel.y))에 오버드라이브 고전압이 인가된다.
그 결과, 드레인 라인에는, 전원 전압(VDD)이 인가되고, 판독 화소셀(Cel41)의 드레인에 전원 전압이 공급된다.
판독 화소셀(Cel41)의 게이트(131(Sel.y+1))에는 신호 판독에 적합한 판독 전압(VreadOut)이 인가되고, 소스는 스위치(SW411)를 통하여 VSL 라인에 접속되어 정전류 부하 회로(I411)에 의해 신호 전압이 발생한다. 이것을 커패시터(C411)를 통하여 칼럼 차동 앰프인 콤퍼레이터(411)에서 받게 된다.
[시각(t3)]
다음에, 화소셀(Cel31)의 신호를 판독하는 경우는, 화소셀(Cel41과 Cel31)의 기능을 교체하여, 오버드레인부 화소셀(Cel41)의 소스 라인을, 스위치(SW411)를 통하여 전원(SVDD)측에 접속한다.
그리고, 화소셀(Cel41)의 게이트(131(Sel.y+1))에 오버드라이브 고전압이 인가된다.
그 결과, 드레인 라인에는, 전원 전압(VDD)이 인가되고, 판독 화소셀(Cel31)의 드레인에 전원 전압이 공급된다.
판독 화소셀(Cel31)의 게이트(131(Sel.y))에는 신호 판독에 적합한 판독 전압(VreadOut)이 인가되고, 소스는 스위치(SW401)를 통하여 VSL 라인에 접속되어 정전류 부하 회로(I401)에 의해 신호 전압이 발생한다. 이것을 커패시터(C401)를 통하여 칼럼 차동 앰프인 콤퍼레이터(401)에서 받게 된다.
[시각(t4)]
이와 같이, 교대로 신호 전압을 판독한 후, 공(空) 신호와의 CDS 차분을 취하기 위해, 드레인 공통 배선으로 수평 방향에서 리셋 드라이버(RDRV)에 의해 리셋 펄스를 인가한다.
그 리셋 펄스는, 신호(RstDy)에 의해 공급된다.
이 때, 화소셀(Cel31, Cel41)의 게이트(131(Sel.y/Sel.y+1))에는, 소스에 대해 오프가 되는 낮은 전압을 인가하여 둔다.
[시각(t5)]
시각(t2)과 같은 시퀀스로 화소셀(Cel41)의 공 신호를 판독하고, 후단의 신호 처리 등에서 영상 신호와의 차분을 연산함으로써, 디지털 CDS가 가능해진다.
[시각(t6)]
시각(t3)과 같은 시퀀스로 화소셀(Cel31)의 공 신호를 판독하고, 후단의 신호 처리 등에서 영상 신호와의 차분을 연산함으로써, 디지털 CDS가 가능해진다.
[시각(t7)]
최후에 다음 라인의 신호 스캔을 위해, 시각(t6)에서 공 신호 판독 직후에, 커패시터(C401)의 결합 용량을 리셋하기 위해 스위치(412)를 CP 펄스에 의해 온 하고, 시각(t1)과 같은 동작을 시킨다.
이하 같은 사이클로 2라인마다 교대로 신호 판독 구동을 행하여 간다.
또한, 본 실시 형태에서는, 화소 리셋 직전에 드레인으로부터 화소에 전하를 주입하여 포화 상태로 하고(하드 리셋하고)나서 리셋 동작시킴으로써, 잔상(殘像)을 경감하는 기능을 채용하고 있다.
도 33의 (A) 및 (B)는, 본 실시 형태에 관한 하드 리셋 기능에 대응한 신호 처리계를 개념적으로 도시하는 도면이다. 도 33의 (A)는 등가 회로를, 도 33의 (B)는 타이밍 차트를 각각 나타내고 있다.
이 경우, 신호 전송 라인과 칼럼 회로(410(400)) 사이에 배치된 스위치(SW411(SW401))와 커패시터(C411(C401))와의 사이에, 트랜지스터(Q411), 커패시터(C411), 전류원(I412, I413)이 배치되어 있다.
트랜지스터(Q411)는, 드레인이 전원 전위에 접속되고, 소스가 커패시터(C411(C401))에 접속되고, 그 접속점과 접지 라인과의 사이에 스위치(SW412)를 통하여 커패시터(C412)가 접속되어 있다.
전류원(I411)은, 트랜지스터(Q411)의 소스에 스위치(SW413)를 통하여 접속되고, 전류원(I413)은 트랜지스터(Q411)의 게이트에 접속되어 있다. 또한, 트랜지스터(Q411)의 게이트는 스위치(SW411)에 접속되어 있다.
하드 리셋은, 트랜지스터(130)의 게이트 전압(VG)을 0V 내지 -1.0V, 드레인 전압(VD)을 1.8V로 하면, 소스 전압(VS)은 하이 임피던스(Hi-Z 또는 LD)이고, 축적된 전자가 오버플로우(OF)하는 상태로 한다. 즉, 화소셀(Cel)을 포화시킨다. 이 때 신호를 보존한다.
계속된 리셋 동작에서는, 트랜지스터(130)의 게이트 전압(VG)을 0 내지 -1.0V, 드레인 전압(VD)을 3.0V 이상, 예를 들면 3.7V로 한다. 이 경우, 소스 전압(VS)은 하이 임피던스(Hi-Z 또는 LD)이고, 축적 우물 내에 존재하는 전자를, 드레인 전극을 통하여 외부에 배출시킨다.
이 경우, 샘플링 시간이 걸리는 신호측의 누설만을 회피하는데는 신호측만 아날로그 샘플링으로 하고, CDS를 디지털로 하는 등으로, 1개의 용량 추가로 큰 개선 효과를 얻을 수 있다.
예를 들면 D상을 아날로그, P상을 디지털의 샘플링의 조합으로, 소사이즈로 대광량 내성을 향상시키는 것이 가능해진다.
또한, 이 아날로그 SHD 및 디지털 CDS에 대응한 회로 구성은, 이른바 플로팅 디퓨전(FD) 구성의 화소셀에도 적용 가능하다.
또한, 본 실시 형태에서는, 화소셀에 γ특성을 적극적으로 갖게 하고 있다. 이에 대응하여, 화소셀의 트랜지스터(130)와 같은 구조의 백 게이트 단자를 갖는 트랜지스터를 이용하여 역γ 보정 회로를 구성하고 있다.
도 34는, 역γ 보정 회로를 포함하는 신호 처리계의 기본 개념을 도시하는 등가 회로도이다.
역γ 보정 회로(420)는, 백 게이트 단자를 갖는 트랜지스터(421), 커런트 미러를 구성하는 트랜지스터(422, 423), 스위치(SW421), 커패시터(C421), 및 전류원(I421, I422, I423)을 갖는다.
트랜지스터(421)의 소스와 전류원(I421)이 접속되고, 그 접속점이 스위치(SW401)에 접속되어 있다. 트랜지스터(421)의 드레인이 트랜지스터(422)의 소스에 접속되어 있다. 트랜지스터(422)의 게이트와 드레인끼리가 접속되고, 그 접속점이 전류원(I422), 트랜지스터(423)의 게이트, 및 스위치(SW421)에 접속되어 있다.
트랜지스터(423)의 드레인이 전원 전위에 접속되고, 소스가 전류원(I423)에 접속되고, 그 접속점이 트랜지스터(421)의 기판 및 커패시터(C401)에 접속되어 있다. 또한, 스위치(SW421)에는 커패시터(C421)가 접속되어 있다.
타이밍 차트는, 도 33의 (B)와 마찬가지이기 때문에 여기서는 나타내고 있지 않다.
역γ 보정 회로(420)에서 γ특성을 떨어뜨려서, 즉 γ특성의 비선형성을 선형으로 하여 아날로그/디지털 변환을 행한다.
이와 같이, 본 실시 형태에 관한 신호 처리계가 이상의 특징을 갖는다.
일반적인 칼럼 디지털 CDS/ADC는 1H(수평)기간을 사용하여 천천히 CDS/ADC를 하는 것으로, FD에 메모리한 신호를 상정하고 있다.
그러나 임계치 변조 방식에서는, CDS/ADC중에도 수광에 의한 신호 변화가 일어나기 때문에, 대광량이고 고속 전자 셔터를 이용한 때에는, 신호 오차 및 흑(黑) 들뜸이 발생할 우려가 있다.
일반적으로는, 고속 아날로그 CDS로 이것을 회피하고 있지만, 본 방식에서는, 셔터 속도와 신호량을 가미하여 흑레벨을 보정하거나 하는 것도 생각되지만, 실용적인 범위의 전자 셔터 속도에서는 특히 문제로는 되지 않는다고 생각된다.
샘플링 시간이 걸리는 신호측이 누설만을 회피하는데는, 상술한 바와 같이, 신호측만 아날로그 샘플링으로 하는 등으로, 1개의 용량 추가로 큰 개선 효과를 얻을 수 있다.
또한, 칼럼 디지털 CDS의 리셋에는, 앞 라인의 리셋 레벨을 이용하는 프리 라인 리셋 방식으로 대처할 수 있다.
도 35의 (A) 및 (B)는, 프리 라인 리셋 방식의 레벨 다이어그램과 2칼럼 공유와 2×2화소 타이밍을 정리하여 도시하는 도면이다.
도 35의 (A)는 동작 전압을, 도 35의 (B)는 2칼럼 공유에서의 정지 화상 시퀀스의 예를 나타내고 있다.
또한, 본 실시 형태에서는, 예를 들면 도 36에 도시하는 바와 같이, 화소셀(트랜지스터)을 어레이형상으로 배열하여, 복수 화소로 1출력 신호로 함으로써, 고 Qs· 저노이즈의 다이내믹 레인지(D-Range)를 달성할 수 있다.
1출력 신호로 하는 방법은, 고체 촬상 소자 내라도, 소자 외의 신호 처리 IC라도 상관없다. 소자 외의 신호 처리 IC로 행하는 경우는, 예를 들면 결함 화소의 보정을 할 수 있는 등의 이점이 있다.
또한, 본 실시 형태에서는, 예를 들면 도 37의 평면도 및 도 38의 (A)의 간략 단면도에 도시하는 바와 같이, 최종적으로 1출력이 되는 것을 전제로, 어레이형상으로 배열한 복수 화소 내에서 신호가 섞여 있어도 좋도록, 복수 화소 단위로 소자 분리를 행한다. 이에 의해, 센서 축적 영역이 더욱 확대하고 고다이내믹 레인지(D-Range)를 달성할 수 있다.
또한, 본 실시 형태에서는, 예를 들면 도 38(B)의 간략 단면도에 도시하는 바와 같이, 컬러 필터 코딩이 어레이형상으로 배열한 복수 화소 내에서 동색이 아니고, 예를 들면 원색의 B(Blue)+R(Red)로 하면, 보색인 마젠타(Magenta)가 된다.
그 결과, 이 경우, 캠코더 등에서 사용되고 있던 보색 신호 처리를 이용할 수 있게 되고, 색 재현은 원색과 같은 성능이면서 컬러 필터 재료의 공유화에 의한 양산성의 향상을 달성할 수 있다.
또한, 본 실시 형태에서는, 예를 들면 도 39 및 도 40의 (A), (B)에 도시하는 바와 같이, 인접 화소셀과, 드레인 또는 소스 또는 기판(웰) 또는 게이트의 콘택트를, 일부 또는 복수 공유하는 화소셀에서는 이하의 구성을 채용 가능하다.
즉, 복수 화소 단위로 소자 분리를 행하는 구조로 한 경우는, 리셋 드레인 아래의 소자 분리 p웰(p-well)을 없앨 수 있기 때문에 리셋 전압을 저감할 수 있는 효과를 얻을 수 있다.
또한, 본 실시 형태의 고체 촬상 장치(1)에서는, 화소로부터의 신호 판독시에, 화소 리셋을 하지 않고서 광전변환을 계속함으로써, 암전류 악화가 없는 비파괴 판독을 가능하게 하는 구성을 갖는다.
이 비파괴 판독에 의해, 예를 들면 고S/N의 와이드 다이내믹 레인지(Wide D-Range), 저속 노광이나 밸브 노광중의 라이브 뷰(Live View) 등을 실현하는 것이 가능하다.
또한, 이 비파괴 판독에 의해, 정지화 저속 노광, 동화의 비동기·동기에서의 동시 동작을 가능하게 하는, AE/AF 겸용이 가능, 고속 부분 스캔(SCAN)으로, 전 에어리어 랜덤하게 리얼타임 AE/AF를 가능하게 하는 등, 여러가지의 상태가 가능해진다.
도 41은, 비파괴 판독에 의한 와이드 다이내믹 레인지(Wide D-Range) 시퀀스예를 도시하는 도면이다.
도 41에서, 종방향이 신호 레벨을, 횡방향이 노광 시간을 나타내고 있다.
<스텝 ST1> :
리셋하고, 블랙 스캔(Black SCAN)을 행한다. 여기서는 임계치(Vth) 편차 화상이 받아들여진다.
<스텝 ST2> :
시각(t11)에서 제 1의 중간 스캔(SCAN#1)을 행한다. 여기서는, 고휘도 화상이 받아들여지고 Vth 차분이 얻어진다.
<스텝 ST3> :
시각(t12)에서 제 2의 중간 스캔(SCAN#2)을 행한다. 여기서는, 중휘도 화상이 받아들여지고 Vth 차분이 얻어진다.
<스텝 ST4> :
시각(t13)에서 파이널 스캔(Final SCAN)을 행하고 리셋을 행한다. 여기서는, 저휘도 화상이 받아들여진다(CDS).
그리고, 도시하지 않지만 스텝 ST5로서, 고휘도 화상과 중휘도 화상과 저휘도 화상의 화상 합성으로 와이드 다이내믹 레인지(Wide Dynamic Range)화가 도모된다.
(각 화상에 시간비를 걸어서, 레벨별로 합성하여 고DR 화상으로 한다)
도 43은, 비파괴 판독에 의한 저속 라이브 뷰(Live View) 시퀀스예를 도시하는 도면이다.
도 43에서, 종방향이 신호 레벨을, 횡방향이 노광 시간을 나타내고 있다.
<스텝 ST11> :
리셋하고, 블랙 스캔(Black SCAN)을 행한다. 여기서는 임계치(Vth) 편차 화상이 받아들여진다.
<스텝 ST12> :
제 1의 중간 스캔(SCAN#1)을 행한다. 여기서는, #1 화상 받아들임과 #0Vth 차분이 얻어지고, 예를 들면 모니터링 표시된다.
<스텝 ST13> :
제 2의 중간 스캔(SCAN#2)을 행한다. 여기서는, #2 화상 받아들임과 #1Vth 차분이 얻어지고, 예를 들면 모니터링 표시된다.
<스텝 ST14> :
파이널 스캔(Final SCAN)을 행한다. 여기서는, #n 화상 받아들임과 #nVth 차분이 얻어지고, 예를 들면 모니터링 표시된다.
<스텝 ST15> :
받아들임 스캔을 행하여 리셋을 행한다. 여기서는, 최종 화상 받아들임 CDS와 메모리에의 기록이 행하여진다.
<스텝 ST16> :
비동기의 경우는, 스텝 ST15(정지 화상)를 1/30s 환산하여 표시한다.
이와 같이, 비파괴 판독에 의해, 예를 들면 고S/N의 와이드 다이내믹 레인지(Wide D-Range), 저속 노광이나 밸브 노광중의 라이브 뷰(Live View) 등을 실현하는 것이 가능하다.
이상 설명한 바와 같이, 본 실시 형태에 의하면, 기판(100)은, 광이 조사되는 제 1 기판면(101)측과 소자가 형성되는 제 2 기판면(102)측을 가지며, 인접 셀과 소자 분리층에 의해 분리된 복수의 화소셀(Cel(2A))이 형성되어 있다.
화소셀(Cel)은, 제 1 기판면(101)측에 형성된 제 1 도전형(본 실시 형태에서는n형)웰(제 1 웰)(110)과, 제 1 웰(110)보다 제 2 기판면(102)측에 형성된 제 2 도전형(p형)웰(제 2 웰)(120)을 갖는다.
n형의 제 1 웰(110)은, 제 1 기판면(101)측부터의 광을 수광하는 수광부로서 기능하고, 수광한 광의 광전변환 기능 및 전하 축적 기능을 갖는다.
제 2 웰(120)은, 제 1 웰(110)의 수광부에서의 축적 전하를 검출하고, 임계치 변조 기능을 갖는 MOS형의 트랜지스터(130)가 형성되어 있다.
제 1 웰(110)(및 제 2 웰(120))의 측벽에는 그들을 둘러싸도록 제 1 도전형(본 실시 형태에서는 n형)의 역(逆)의 도전형의 제 2 도전형인 p형 소자 분리층(도전층)(140)이 형성되어 있기 때문에, 이하의 효과를 얻을 수 있다.
드레인(D)/게이트(G)/소스(S) 구조의 1트랜지스터로 화소를 구성할 수 있고, 로직(Logic) 프로세스와의 어울림이 좋기 때문에 공정수 증가가 최소로 끝난다.
드레인, 소스, 게이트, 웰의 콘택트를 공유할 수 있기 때문에 레이아웃 효율이 높고, 미세 화소를 실현할 수 있다.
게이트 면적이 크기 때문에, 트랜지스터 노이즈가 매우 적다.
또한, 화소 전체가 축적 영역이 되기 때문에, 포화 신호량이 크게 고다이내믹 레인지(DR)를 실현할 수 있다.
또한, 계면으로부터 발생하는 암전류가 드레인에 배출되기 때문에, 계면의 암전류 화상 결함이 발생하지 않는다.
또한, 게이트 ON/OFF에 관계없이 암전류 악화가 없는 비파괴 판독이 가능해진다.
또한, 수광부상이 전면(全面) 게이트가 되어, 리플렉터 탑재로 근적외 고감도나 초미세 화소를 실현을 할 수 있다.
또한, 역γ 보정 기능에 의해 저노이즈화할 수 있다.
또한, 단화소 구동의 경우는, 신호 판독 구동에, 전원 및 리셋 라인이 X(횡)방향으로 배선된 공통 라인에 의해 행하여지기 때문에, 다화소화시에 배선 저항에 의한 IR 드롭이 발생하고, 구동 능력 부족이 될 우려가 있다.
이에 대해, 본 실시 형태의 고체 촬상 장치(1)는, 신호 판독 구동시의 전원 공급은 Y(종)방향으로 인접하는 화소 트랜지스터를 경유하여 공급한다. 그리고, 본 고체 촬상 장치는, 리셋은 횡방향으로 접속된 드레인 배선으로 구동 펄스를 공급하기 대문에, IR 드롭의 발생이 억제되고, 구동 능력 부족에 빠지는 것이 없고, 충분한 구동 능력을 유지하는 것 가능하다.
이상과 같이, 본 실시 형태에 의하면, 신호를 판독한 방향과 같은 방향부터 전원 전력을 공급함으로써, IR 드롭의 영향을 받지 않도록 할 수가 있고, 다화소화에 적합한다.
Y(종)방향의 인접 화소셀의 트랜지스터(130)를 전원 스위칭 트랜지스터에 이용함으로써, 새삼스럽게 스위칭 트랜지스터를 설치할 필요가 없고, 화소 미세화의 장해가 되지 않는다.
수평 리셋 배선과 공유함으로써, 화소마다의 온 전압 편차를 흡수할 수 있다.
이상과 같은 특징을 갖는 고체 촬상 장치는, 디지털 카메라나 비디오 카메라의 촬상 디바이스로서 적용할 수 있다.
도 43은, 본 발명의 실시 형태에 관한 고체 촬상 소자가 적용되는 카메라 시스템의 구성의 한 예를 도시하는 도면이다.
<5. 카메라>
본 카메라 시스템(500)은, 도 43에 도시하는 바와 같이, 본 실시 형태에 관한 고체 촬상 장치(1)가 적용 가능한 촬상 디바이스(510)를 갖는다.
고체 촬상 장치(1)는, 이 촬상 디바이스(510)의 화소 영역에 입사광을 유도하는(피사체상을 결상하는) 광학계, 예를 들면 입사광(상광)을 촬상 면상에 결상시키는 렌즈(520)를 갖는다.
고체 촬상 장치(1)는, 촬상 디바이스(510)를 구동하는 구동 회로(DRV)(530)와, 촬상 디바이스(510)의 출력 신호를 처리하는 신호 처리 회로(PRC)(540)를 갖는다.
구동 회로(530)는, 촬상 디바이스(510) 내의 회로를 구동하는 스타트 펄스나 클록 펄스를 포함하는 각종의 타이밍 신호를 생성하는 타이밍 제너레이터(도시 생략)를 가지며, 소정의 타이밍 신호로 촬상 디바이스(510)를 구동한다.
또한, 신호 처리 회로(540)는, 촬상 디바이스(510)의 출력 신호에 대해 CDS(Correlated Double Sampling ; 상관 이중 샘플링) 등의 신호 처리를 시행한다.
신호 처리 회로(540)에서 처리된 화상 신호는, 예를 들면 메모리 등의 기록 매체에 기록된다. 기록 매체에 기록된 화상 정보는, 프린터 등에 의해 하드 카피된다. 또한, 신호 처리 회로(540)에서 처리된 화상 신호를 액정 디스플레이 등으로 이루어지는 모니터에 동화로서 투영된다.
상술한 바와 같이, 디지털 카메라 등의 촬상 장치에서, 촬상 디바이스(510)로서, 선술한 고체 촬상 장치(1)를 탑재함으로써, 고정밀한 카메라를 실현할 수 있다.
본 발명은, 상기한 실시 형태의 설명으로 한정되지 않는다.
예를 들면, 본 실시 형태에서 들은 수치나 재료는 한 예이고, 이것으로 한정되는 것이 아니다.
그 밖에, 본 발명의 요지를 일탈하지 않는 범위에서, 여러가지의 변경이 가능하다.
1 : 고체 촬상 장치
2 : 화소부
2A, Cel11 내지 Cel64 : 화소셀
3 : 행방향(Y방향) 제어 회로
4 : 열방향(X방향) 제어 회로
5 : 타이밍 제어 회로
100 : 기판
101 : 제 1 기판면
102 : 제 2 기판면
110 : 제 1 도전형 웰(제 1 웰)
120 : 제 2 도전형 웰(제 2 웰)
130 : 트랜지스터
131 : 게이트 전극
132 : 소스 전극
133 : 드레인 전극
140, 140A : 제 2 도전형 소자 분리층
150 : p+층
152 : 컬러 필터
153 : 마이크로 렌즈
160 : 절연막
170 : 웰(기판) 콘택트 전극
180 : 감마 포켓
190 : 게이트 콘택트 전극
200 : 리플렉터
DCNT : 드레인 콘택트
SCNT : 소스 콘택트
GCNT : 게이트 콘택트
WCNT : 웰(기판) 콘택트
400, 410 : 칼럼 회로
401, 411 : 콤퍼레이터
402, 412 : 스위치
C401, C411 : 커패시터
I401, I411 : 정전류 부하 회로
2 : 화소부
2A, Cel11 내지 Cel64 : 화소셀
3 : 행방향(Y방향) 제어 회로
4 : 열방향(X방향) 제어 회로
5 : 타이밍 제어 회로
100 : 기판
101 : 제 1 기판면
102 : 제 2 기판면
110 : 제 1 도전형 웰(제 1 웰)
120 : 제 2 도전형 웰(제 2 웰)
130 : 트랜지스터
131 : 게이트 전극
132 : 소스 전극
133 : 드레인 전극
140, 140A : 제 2 도전형 소자 분리층
150 : p+층
152 : 컬러 필터
153 : 마이크로 렌즈
160 : 절연막
170 : 웰(기판) 콘택트 전극
180 : 감마 포켓
190 : 게이트 콘택트 전극
200 : 리플렉터
DCNT : 드레인 콘택트
SCNT : 소스 콘택트
GCNT : 게이트 콘택트
WCNT : 웰(기판) 콘택트
400, 410 : 칼럼 회로
401, 411 : 콤퍼레이터
402, 412 : 스위치
C401, C411 : 커패시터
I401, I411 : 정전류 부하 회로
Claims (19)
- 광이 조사되는 제 1 기판면측과 소자가 형성되는 제 2 기판면측을 갖는 기판에 형성되고, 1화소셀마다 또는 복수 화소셀을 단위로 하여 인접 셀군과 소자 분리층에 의해 분리된 복수의 화소셀이 행렬형상으로 배열된 화소부와,
상기 화소셀의 행 배열에 대응하여 배열된 복수의 제 1의 구동 라인과,
인접하는 2행의 화소셀끼리에서 공유되는 제 2의 구동 라인과,
상기 화소셀의 열 배열에 대응하여 배열된 신호 라인으로서, 제 1의 신호 라인과 제 2의 신호 라인으로 분할된 신호 라인과,
상기 신호 라인에 판독된 상기 화소셀의 판독 신호를 처리하는 신호 판독 처리계와,
상기 제 1의 신호 라인 및 상기 제 2의 신호 라인을 전원 또는 상기 신호 판독 처리계에 접속하는 전환부를 가지며,
상기 화소셀은,
상기 제 1 기판면측부터의 광을 수광하고, 수광한 광의 광전변환 기능 및 전하 축적 기능을 포함하고, 당해 전하 축적 기능에 의한 축적 전하를 검출하고, 임계치 변조 기능을 갖는 트랜지스터가 형성되고,
상기 트랜지스터는,
판독 트랜지스터로서의 기능과, 리셋 트랜지스터로서의 기능과, 선택 트랜지스터로서의 기능을 포함하고, 소스 및 드레인, 당해 소스 및 드레인 사이의 채널 형성 영역상에 형성되는 게이트 전극을 가지며,
상기 화소셀의 행방향으로 인접하는 2개의 화소셀의 드레인 또는 소스가 공유되고, 한쪽의 화소셀의 소스 또는 드레인이 상기 제 1의 신호 라인에 접속되고, 다른쪽의 화소셀의 소스 또는 드레인이 상기 제 2의 신호 라인에 접속되고,
상기 화소셀의 트랜지스터는,
게이트 전극이 대응하는 상기 제 1의 구동 라인에 접속되고,
상기 행방향으로 인접하는 2개의 화소셀은,
상기 공유하는 드레인 또는 소스가 대응하는 제 2의 구동 라인에 접속되어 있는 것을 특징으로 하는 고체 촬상 장치. - 제 1항에 있어서,
상기 전환부는,
상기 행방향으로 인접하는 2개의 화소셀중, 상기 제 1의 신호 라인에 접속된 한쪽의 화소셀이 판독 화소셀인 경우,
상기 제 1의 신호 라인을 상기 신호 판독 처리계에 접속하고,
상기 제 2의 신호 라인을 전원측에 접속하고,
상기 다른쪽의 인접 화소셀의 상기 트랜지스터는,
게이트 전극에 드레인과 소스 사이가 온 하도록 오버드라이브 전압이 인가되고,
상기 한쪽의 화소셀의 트랜지스터는,
게이트 전극에 판독 전압이 인가되어,
상기 한쪽의 화소셀의 신호 전압의 판독 처리가 행하여지는 것을 특징으로 하는 고체 촬상 장치. - 제 1항에 있어서,
상기 전환부는,
상기 행방향으로 인접하는 2개의 화소셀중, 상기 제 2의 신호 라인에 접속된 다른쪽의 화소셀이 판독 화소셀인 경우,
상기 제 2의 신호 라인을 상기 신호 판독 처리계에 접속하고,
상기 제 1의 신호 라인을 전원측에 접속하고,
상기 한쪽의 인접 화소셀의 상기 트랜지스터는,
게이트 전극에 드레인과 소스 사이가 온 하도록 오버드라이브 전압이 인가되고,
상기 다른쪽의 화소셀의 트랜지스터는,
게이트 전극에 판독 전압이 인가되어,
상기 다른쪽의 화소셀의 신호 전압의 판독 처리가 행하여지는 것을 특징으로 하는 고체 촬상 장치. - 제 1항에 있어서,
상기 행방향으로 인접하는 2개의 화소셀중, 상기 제 1의 신호 라인에 접속된 한쪽의 화소셀 또는 상기 제 2의 신호 라인에 접속된 다른쪽의 화소셀을 판독 화소셀로 하여,
상기 전환부가,
상기 제 1의 신호 라인 또는 상기 제 2의 신호 라인을 상기 신호 판독 처리계에 접속하고,
상기 제 2의 신호 라인 또는 상기 제 1의 신호 라인을 전원측에 접속하고,
상기 다른쪽 또는 한쪽의 인접 화소셀의 상기 트랜지스터는,
게이트 전극에 드레인과 소스 사이가 온 하도록 오버드라이브 전압이 인가되고,
상기 한쪽 또는 다른쪽의 화소셀의 트랜지스터는,
게이트 전극에 판독 전압이 인가되어,
상기 한쪽의 화소셀 또는 상기 다른쪽의 화소셀의 신호 전압의 제 1의 판독 처리가 행하여지고,
상기 행방향으로 인접하는 2개의 화소셀중, 상기 제 2의 신호 라인에 접속된 다른쪽의 화소셀 또는 상기 제 1의 신호 라인에 접속된 한쪽의 화소셀을 판독 화소셀로 하여,
상기 전환부가,
상기 제 2의 신호 라인 또는 상기 제 1의 신호 라인을 상기 신호 판독 처리계에 접속하고,
상기 제 1의 신호 라인 또는 상기 제 2의 신호 라인을 전원측에 접속하고,
상기 한쪽 또는 다른쪽의 인접 화소셀의 상기 트랜지스터는,
게이트 전극에 드레인과 소스 사이가 온 하도록 오버드라이브 전압이 인가되고,
상기 다른쪽 또는 한쪽의의 화소셀의 트랜지스터는,
게이트 전극에 판독 전압이 인가되어,
상기 다른쪽의 화소셀 또는 상기 한쪽의 화소셀의 신호 전압의 제 2의 판독 처리가 행하여지는 것을 특징으로 하는 고체 촬상 장치. - 제 2항에 있어서,
상기 제 2의 구동 라인에 대해 신호 전압을 판독 후에 리셋 신호를 인가하는 드라이버를 가지며,
상기 행방향으로 인접하는 2개의 화소셀은,
상기 드라이버에 의한 리셋 기간중은, 각 트랜지스터의 게이트 전극에 오프가 되는 전압이 인가되는 것을 특징으로 하는 고체 촬상 장치. - 제 1항에 있어서,
상기 신호 판독 처리계는,
상기 화소셀 배열의 열 배열에 대응하여 배치되어, 상기 제 1의 신호 라인에 판독되는 신호를 처리하는 복수의 제 1의 칼럼 회로와,
상기 화소셀 배열의 열 배열에 대응하여 배치되어, 상기 제 2의 신호 라인에 판독되는 신호를 처리하는 복수의 제 2의 칼럼 회로를 포함하고,
상기 전환부는,
상기 제 1의 신호 라인을, 전원 또는 대응하는 상기 제 1의 칼럼 회로에 접속하는 복수의 제 1의 스위치와,
상기 제 2의 신호 라인을, 대응하는 상기 제 2의 칼럼 회로 또는 전원에 접속하는 복수의 제 2의 스위치를 포함하는 것을 특징으로 하는 고체 촬상 장치. - 제 1항에 있어서,
상기 화소셀은,
상기 제 1 기판면측에 형성된 제 1 도전형 웰과,
상기 제 2 기판면측에 형성된 제 2 도전형 웰을 가지며,
상기 제 1 도전형 웰은,
상기 제 1 기판면측부터의 광을 수광하고, 수광한 광의 광전변환 기능 및 전하 축적 기능을 가지며,
상기 제 2 도전형 웰은,
상기 제 1 도전형 웰에서의 축적 전하를 검출하고, 임계치 변조 기능을 갖는 트랜지스터가 형성되어 있는 것을 특징으로 하는 고체 촬상 장치. - 제 7항에 있어서,
축적 전하와 신호 전하가 동일 캐리어인 것을 특징으로 하는 고체 촬상 장치. - 제 1항에 있어서,
상기 화소셀은,
저조도시에 변조도가 높아지는 감마 특성을 포함하는 것을 특징으로 하는 고체 촬상 장치. - 제 9항에 있어서,
상기 화소셀은,
대신호시에 용량이 증대하는 구조를 가지며, 감마 특성에 의한 고다이내믹 레인지로 하는 기능을 갖는 것을 특징으로 하는 고체 촬상 장치. - 제 7항에 있어서,
상기 제 1 도전형 웰 및 상기 제 2 도전형 웰중 적어도 상기 제 1 도전형 웰의 측부에 제 2 도전형 분리층이 형성되어 있는 것을 특징으로 하는 고체 촬상 장치. - 제 11항에 있어서,
상기 제 2 도전형 웰 또는 제 2 도전형 분리층에는,
제 1 도전형 소스 영역 및 제 1 도전형 드레인 영역이 형성되고,
상기 기판의 상기 제 2 기판면측에서의 상기 소스 영역과 상기 드레인 사이의 상기 제 2 도전형 웰중의 채널 형성 영역상에 게이트 전극이 형성되어 있는 것을 특징으로 하는 고체 촬상 장치. - 제 7항에 있어서,
상기 제 2 기판면측의 트랜지스터의 게이트 전극 또는 상기 제 2 기판면측의 트랜지스터의 게이트 전극보다 앞면에 더 가까운 위치에 상기 기판을 투과한 광을 반사하여 당해 기판의 제 2 도전형 웰, 및 제 1 도전형 웰에 입사시키는 리플렉터를 갖는 것을 특징으로 하는 고체 촬상 장치. - 제 1항에 있어서,
화소 리셋 직전에 상기 드레인으로부터 화소에 전하를 주입하고 나서 리셋 동작시키는 것을 특징으로 하는 고체 촬상 장치. - 제 9항에 있어서,
상기 화소셀의 상기 트랜지스터와 동 구조의 백 게이트 단자를 갖은 트랜지스터를 이용하여 역감마 보정을 행하는 역γ 보정 회로를 갖는 것을 특징으로 하는 고체 촬상 장치. - 제 14항에 있어서,
상기 신호 판독 처리계는,
콤퍼레이터를 포함하고, 당해 콤퍼레이터의 기준 레벨로서, 1라인 전의 리셋 레벨을 이용하는 것을 특징으로 하는 고체 촬상 장치. - 제 14항에 있어서,
상기 신호 판독 처리계는,
D상 판독시는 아날로그, P상 판독시는 디지털의 샘플링을 행하는 기능을 갖는 것을 특징으로 하는 고체 촬상 장치. - 제 1항에 있어서,
상기 신호 판독 처리계는,
화소로부터의 신호 판독시에, 화소 리셋을 하지 않고서 광전변환을 계속하는 비파괴 판독을 행하는 기능을 갖는 것을 특징으로 하는 고체 촬상 장치. - 기판의 제 1 기판면측부터 광을 수광하는 고체 촬상 장치와,
상기 고체 촬상 장치의 상기 제 1 기판면측에 입사광을 유도하는 광학계와,
상기 고체 촬상 장치의 출력 신호를 처리하는 신호 처리 회로를 가지며,
상기 고체 촬상 장치는,
광이 조사되는 제 1 기판면측과 소자가 형성되는 제 2 기판면측을 갖는 기판에 형성되고, 1화소셀마다 또는 복수 화소셀을 단위로 하여 인접 셀군과 소자 분리층에 의해 분리된 복수의 화소셀이 행렬형상으로 배열된 화소부와,
상기 화소셀의 행 배열에 대응하여 배열된 복수의 제 1의 구동 라인과,
인접하는 2행의 화소셀끼리에서 공유되는 제 2의 구동 라인과,
상기 화소셀의 열 배열에 대응하여 배열된 신호 라인으로서, 제 1의 신호 라인과 제 2의 신호 라인으로 분할된 신호 라인과,
상기 신호 라인에 판독된 상기 화소셀의 판독 신호를 처리하는 신호 판독 처리계와,
상기 제 1의 신호 라인 및 상기 제 2의 신호 라인을 전원 또는 상기 신호 판독 처리계에 접속하는 전환부를 포함하고,
상기 화소셀은,
상기 제 1 기판면측부터의 광을 수광하고, 수광한 광의 광전변환 기능 및 전하 축적 기능을 포함하고, 당해 전하 축적 기능에 의한 축적 전하를 검출하고, 임계치 변조 기능을 갖는 트랜지스터가 형성되고,
상기 트랜지스터는,
판독 트랜지스터로서의 기능과, 리셋 트랜지스터로서의 기능과, 선택 트랜지스터로서의 기능을 포함하고, 소스 및 드레인, 당해 소스 및 드레인 사이의 채널 형성 영역상에 형성되는 게이트 전극을 가지며,
상기 화소셀의 행방향으로 인접하는 2개의 화소셀의 드레인 또는 소스가 공유되고, 한쪽의 화소셀의 소스 또는 드레인이 상기 제 1의 신호 라인에 접속되고, 다른쪽의 화소셀의 소스 또는 드레인이 상기 제 2의 신호 라인에 접속되고,
상기 화소셀의 트랜지스터는,
게이트 전극이 대응하는 상기 제 1의 구동 라인에 접속되고,
상기 행방향으로 인접하는 2개의 화소셀은,
상기 공유하는 드레인 또는 소스가 대응하는 제 2의 구동 라인에 접속되어 있는 것을 특징으로 하는 카메라.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2009-148120 | 2009-06-22 | ||
| JP2009148120A JP5458690B2 (ja) | 2009-06-22 | 2009-06-22 | 固体撮像装置およびカメラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120099569A KR20120099569A (ko) | 2012-09-11 |
| KR101627389B1 true KR101627389B1 (ko) | 2016-06-03 |
Family
ID=43386410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020117028005A KR101627389B1 (ko) | 2009-06-22 | 2010-06-04 | 고체 촬상 장치 및 카메라 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US8698932B2 (ko) |
| EP (1) | EP2448253B1 (ko) |
| JP (1) | JP5458690B2 (ko) |
| KR (1) | KR101627389B1 (ko) |
| CN (1) | CN102804754B (ko) |
| TW (1) | TWI455584B (ko) |
| WO (1) | WO2010150638A1 (ko) |
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- 2009-06-22 JP JP2009148120A patent/JP5458690B2/ja not_active Expired - Fee Related
-
2010
- 2010-06-04 CN CN201080026448.0A patent/CN102804754B/zh not_active Expired - Fee Related
- 2010-06-04 US US13/378,101 patent/US8698932B2/en active Active
- 2010-06-04 KR KR1020117028005A patent/KR101627389B1/ko active IP Right Grant
- 2010-06-04 WO PCT/JP2010/059537 patent/WO2010150638A1/ja active Application Filing
- 2010-06-04 EP EP10791956.5A patent/EP2448253B1/en not_active Not-in-force
- 2010-06-15 TW TW099119546A patent/TWI455584B/zh not_active IP Right Cessation
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| JP2008294175A (ja) | 2007-05-24 | 2008-12-04 | Sony Corp | 固体撮像装置およびカメラ |
| US20090153708A1 (en) | 2007-12-18 | 2009-06-18 | Sony Corporation | Solid-state imaging device and camera |
Also Published As
| Publication number | Publication date |
|---|---|
| US20120092536A1 (en) | 2012-04-19 |
| TWI455584B (zh) | 2014-10-01 |
| KR20120099569A (ko) | 2012-09-11 |
| CN102804754B (zh) | 2015-05-20 |
| EP2448253A1 (en) | 2012-05-02 |
| JP2011004370A (ja) | 2011-01-06 |
| US8698932B2 (en) | 2014-04-15 |
| CN102804754A (zh) | 2012-11-28 |
| TW201127035A (en) | 2011-08-01 |
| EP2448253B1 (en) | 2018-08-08 |
| JP5458690B2 (ja) | 2014-04-02 |
| WO2010150638A1 (ja) | 2010-12-29 |
| EP2448253A4 (en) | 2017-04-12 |
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