JPH06120473A

JPH06120473A - 固体撮像装置及びその駆動方法

Info

Publication number: JPH06120473A
Application number: JP4294015A
Authority: JP
Inventors: Kazuya Matsumoto; 一哉松本
Original assignee: Olympus Optical Co Ltd
Current assignee: Olympus Corp
Priority date: 1992-10-08
Filing date: 1992-10-08
Publication date: 1994-04-28

Abstract

(57)【要約】【目的】画素サイズを縮小化しても画素蓄積時のソー
ス電流の増大を阻止し、良好なブルーミング特性が得ら
れるＶＢＣＭＤを用いた固体撮像装置を提供する。【構成】高抵抗半導体基板１上に形成したエピタキシ
ャル層２上にソース領域４及びドレイン領域３を設け、
ソース領域４とドレイン領域３間にゲート絶縁膜５を介
してゲート電極６を配置して構成したＣＭＤを用いた固
体撮像装置において、ドレイン領域３の面積をソース領
域４より大にすると共に、前記ソース領域４の下を囲む
ように、該ソース領域４とは逆導電型のｐ型拡散層11を
形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、増幅度を低減させず
にＳ／Ｎを向上させた電荷変調素子を用いた固体撮像装
置及びその駆動方法に関する。

【０００２】

【従来の技術】電荷変調素子（Charge Modulation Devi
ce：以下ＣＭＤと略称する）を使用した固体撮像装置に
ついては、本発明者等により、特開昭６０−１４０７５
２号等にその技術についての開示がなされているが、図
８にその一構成例の断面構造を示す。同図において、１
は半導体基板、２はｎ^-エピタキシャル層、３はドレイ
ン（ソース）領域、４はソース（ドレイン）領域、５は
ゲート絶縁膜、６はゲート電極、７は保護絶縁膜、８は
ソース（ドレイン）電位を与えるためのAl−Si等の金属
よりなるソース（ドレイン）電極である。

【０００３】次に、このように構成されたＮチャンネル
ＣＭＤ固体撮像装置の動作について説明する。ゲート電
極６の上部より入射する光10は、絶縁膜７，ゲート電極
６，ゲート絶縁膜５を順次通過して半導体基板１内で正
孔電子対を生成する。この内の生成正孔は負電圧が印加
されたゲート電極６下の絶縁膜−半導体界面に蓄積され
る。蓄積正孔によりドレイン領域３とソース領域４間に
存在する電子に対する電位障壁が低下し、その結果蓄積
正孔により変調されたソース・ドレイン電流が流れる。
このソース・ドレイン電流を検出することにより、入射
光量に依存した信号電流が、非破壊的に得られることに
なる。

【０００４】図９の（Ａ），（Ｂ）は、従来のＣＭＤ固
体撮像装置における画素サイズを10μｍ×10μｍとした
場合において、信号読み出し時（ゲート電位：Ｖ_G＝−
1.５Ｖ）に飽和量の正孔がゲート電極下の蓄積領域に存
在する場合の電位分布、及び正孔が全く存在しない場合
の電位分布を示した図である。正孔蓄積領域は、図９の
（Ａ）において“Ａ”で示されており、またソース・ド
レイン電流を制御する電位鞍点は、図９の（Ｂ）におい
て“Ｐ”で示されている。従来の構成のＣＭＤにおいて
は、図９の（Ｂ）に示すように、電位鞍点Ｐは、ソース
領域とドレイン領域間の半導体バルク中に存在している
ことがわかる。以後このような電位分布形態をもつ従来
構成のＣＭＤをLateral Barrier ＣＭＤ、略してＬＢＣ
ＭＤと呼ぶことにする。

【０００５】図９の（Ｂ）に示すように、正孔が存在し
ない場合、Ａ点よりＰ点までの電位差は約0.９Ｖであ
り、一方、飽和正孔が存在する場合は図９の（Ａ）に示
すように、その電位差は約0.25Ｖになる。すなわち両者
の差である約0.７Ｖの電位差及びゲート電極下の正孔蓄
積領域面積により、最大正孔蓄積量が規定されているこ
ととなる。

【０００６】更に本件発明者は、特願平３−２０４６５
３号において、ＣＭＤの画素サイズが3.８μｍ×3.８μ
ｍ以下になった時に適応するVertical Barrier CMD、略
してＶＢＣＭＤと称するＣＭＤを提案した。次に、この
ＶＢＣＭＤの構成について説明する。図10の（Ａ）は、
ＶＢＣＭＤ画素の構成を示す断面図で、図10の（Ｂ）に
は比較のため従来のＬＢＣＭＤの断面構造を示してお
り、図８に示した従来の構成のＣＭＤ画素と同一又は対
応する部材には同一符号を付してその説明を省略する。
なお、図10の（Ａ），（Ｂ）とも、画素サイズは3.８μ
ｍ×3.８μｍである。図10の（Ａ）に示すＶＢＣＭＤ
は、ソース領域あるいはゲート部に対するドレイン電位
の影響を大きくするために、図10の（Ｂ）に示すＬＢＣ
ＭＤに比べて、ソース領域４が小面積となっている点、
及びそれと対照的にドレイン領域３がＬＢＣＭＤに比べ
て大面積となっている点を特徴としている。なお、図10
の（Ａ），（Ｂ）において他のプロセスパラメータはＶ
ＢＣＭＤとＬＢＣＭＤとで共通にしている。

【０００７】次に図10の（Ａ），（Ｂ）に示したＶＢＣ
ＭＤとＬＢＣＭＤの暗時ゲート電位−ソース電流特性を
図11に示す。縦軸がソース電流Ｉ_S、横軸がゲート電位
Ｖ_Gであり、曲線ａが10μｍ×10μｍのＬＢＣＭＤ、曲
線ｂが3.８μｍ×3.８μｍのＬＢＣＭＤ、曲線ｃが3.８
μｍ×3.８μｍのＶＢＣＭＤの暗時特性を示している。
これらの特性曲線から、３つのＣＭＤとも、ＣＭＤの蓄
積電位であるＶ_G＝−６Ｖでは、ソース電流は１ｐＡ以
下であり、良好なブルーミング抑圧比が得られることが
わかる。

【０００８】一方、読み出しゲート電位時（Ｖ_G＝−1.
５Ｖ）の暗時ソース電流値は、10μｍ×10μｍＬＢＣＭ
Ｄ，3.８μｍ×3.８μｍＬＢＣＭＤ，3.８μｍ×3.８μ
ｍＶＢＣＭＤのそれぞれについて、16.5μＡ，11.2μ
Ａ，20.0μＡの値が得られており、電流電圧特性につい
ては、ＣＭＤの画素サイズを10μｍ×10μｍより3.８μ
ｍ×3.８μｍに縮小しても、良好な特性が得られること
がわかる。

【０００９】図12の（Ａ），（Ｂ）は、それぞれ3.８μ
ｍ×3.８μｍＬＢＣＭＤの蓄積時（Ｖ_G＝−６Ｖ）及び
リセット時（Ｖ_G＝１Ｖ）の断面電位分布を示してい
る。この図から、ソース電流を制御する電位鞍点Ｐは、
10μｍ×10μｍのＬＢＣＭＤ［図９の（Ｂ）参照］と同
じく、ソース−ドレイン領域間の半導体バルク中に存在
していることがわかる（Lateral barrier mode）。また
リセット時（Ｖ_G＝１Ｖ）の電位分布は、ゲート電極直
下より、基板方向に単調に減少していることがわかる。

【００１０】これに対し、図13の（Ａ），（Ｂ）は、そ
れぞれ3.８μｍ×3.８μｍＶＢＣＭＤの蓄積時（Ｖ_G＝
−６Ｖ）及びリセット時（Ｖ_G＝１Ｖ）の断面電位分布
を示すものであり、同図（Ａ）からわかるように、ソー
ス電流を制御する電位鞍点Ｐはソース領域中心軸直下に
存在していることがわかる（Vertical barrier mod
e）。更に同図（Ｂ）からわかるように、正孔リセット
時（Ｖ_G＝１Ｖ）にも、ドレイン電位の影響による正孔
に対する電位バリヤーがソース領域直下においても存在
していることがわかる。

【００１１】次に分光感度について説明する。3.８μｍ
×3.８μｍＬＢＣＭＤでは、正孔蓄積時の受光部深さ
は、図12の（Ａ）から約1.０μｍとなっており、一方、
3.８μｍ×3.８μｍＶＢＣＭＤでは、図13の（Ａ）から
約1.５μｍとなっていることがわかる。10μｍ×10μｍ
ＬＢＣＭＤにおいては、その値は約1.６μｍであり、し
たがってＬＢＣＭＤにおいては、致命的ではないが、画
素サイズが10μｍ×10μｍから3.８μｍ×3.８μｍに縮
小されるにしたがって、受光部深さが約1.６μｍより約
1.０μｍに減少し、その結果赤感度が若干低下すること
になる。これに対し、ＬＢＣＭＤをＶＢＣＭＤに換える
ことにより、同じ画素サイズにおいて受光部深さは約1.
５μｍとなり、10μｍ×10μｍＬＢＣＭＤと同じレベル
の分光感度特性が得られることとなる。

【００１２】図14は、3.８μｍ×3.８μｍＶＢＣＭＤに
おける読み出しゲート電位時（Ｖ_G＝−1.５Ｖ）での蓄
積正孔数と出力電流［ソース電流（光照射時）−ソース
電流（暗時）］の関係を対数目盛で示した図であり、Ａ
の時点で出力電流は250 μＡとなり、それ以後の正孔の
蓄積に対しては、一定な出力を示している。すなわちＡ
点がＶ_G＝−1.５Ｖにおける最大蓄積可能正孔数となっ
ている。一方、Ｂ点は3.８μｍ×3.８μｍＬＢＣＭＤに
おける最大蓄積正孔数、Ｃ点は10μｍ×10μｍＬＢＣＭ
Ｄにおける最大蓄積正孔数を示している。Ｃ点とＢ点に
おける蓄積正孔数を比較することにより、ＬＢＣＭＤに
おいては、最大蓄積正孔数は、10μｍ×10μｍより3.８
μｍ×3.８μｍにＣＭＤ画素サイズが縮小されることに
より、約26％まで低下することがわかるが、Ａ点とＢ点
における蓄積正孔数を比較することにより、同じ画素サ
イズでＬＢＣＭＤをＶＢＣＭＤに変更することによっ
て、３倍近くまで飽和正孔量の増加が可能となることが
わかる。

【００１３】結局、ＣＭＤの画素サイズを、10μｍ×10
μｍから3.８μｍ×3.８μｍに縮小しても、ＶＢＣＭＤ
の採用により、飽和正孔数は10μｍ×10μｍＬＢＣＭＤ
の約80％程度にしか低下しないということが確認されて
いる。更に、10μｍ×10μｍのＬＢＣＭＤの飽和出力電
流は約35μＡであるという従来の結果を考えると、ＶＢ
ＣＭＤを採用することにより、飽和出力電流が約250 μ
Ａと大幅に増大することが判明した。これはＶＢＣＭＤ
においては、ドレイン電位が正孔蓄積に対するバリヤー
の役割を担っているため、飽和正孔量が蓄積されたとき
の、Ｐ点における電位、すなわち鞍点電位自体がＬＢＣ
ＭＤに比べて高い値を持つことによるものである。

【００１４】また電流変調度についても、10μｍ×10μ
ｍＬＢＣＭＤが、290 ｐＡ／holeであるのが、3.８μｍ
×3.８μｍＶＢＣＭＤでは、1100ｐＡ／holeと上昇して
いることがわかる。これは画素の微細化に際して、ソー
ス・ドレイン拡散層深さ等のプロセスパラメータを調整
し、両者で同様なソース電流−ゲート電位特性を得たこ
とに起因する（図11参照）。

【００１５】次にＶＢＣＭＤのリセット特性について説
明する。図13の（Ｂ）からわかるように、ＶＢＣＭＤに
おいては、Ｖ_G＝１Ｖとしたリセット動作時において
も、正孔に対する電位バリヤーがソース直下までドレイ
ン電位の影響により形成されている。このため、正孔を
基板に掃き出すリセット動作は実際上は不可能となる。

【００１６】そこで、ＶＢＣＭＤにおいては、リセット
時にドレイン電位Ｖ_Dを約０Ｖと低下させ、ドレイン電
位のリセット動作に対する影響をなくすことが必要とな
る。図15の（Ａ）は、Ｖ_G＝１Ｖ（リセットゲート電
位）において、ドレイン電位Ｖ_D＝０Ｖとした時の電位
分布を示す図であり、ゲート直下から基板方向にかけ
て、単調に電位が低下していることがわかる。この電位
分布から、蓄積正孔はドリフトメカニズムにより、高速
で基板に掃き出されることがわかる。したがって高速リ
セットが可能となる。

【００１７】リセット動作時に、ドレイン電位Ｖ_D＝０
Ｖとすると、リセット動作状態以外の画素もＶ_D＝０Ｖ
となる。図15の（Ｂ），（Ｃ）は、それぞれ正孔が存在
しない場合におけるＶ_D＝０Ｖとした時の、Ｖ_G＝−1.
５Ｖ及びＶ_G＝−６Ｖでの電位分布を示す図である。こ
れらの電位分布図におけるゲート直下の電位分布状況よ
り、Ｖ_D＝０Ｖにおいても、ゲート電位を適当な負電位
にしておけば、ＶＢＣＭＤには正孔保持能力がある。す
なわち、リセットされる画素以外のＣＭＤ画素の正孔
は、Ｖ_D＝０Ｖにしても破壊されない、つまり掃き出さ
れないことがわかる。またリセット時にＶ_D＝０Ｖ近く
にドレイン電位を低下させる動作においては、リセット
時の消費電力を減少させるという効果も得られる。なお
リセット動作時に、基板電位を負方向に引き下げること
により、引き下げない場合に比べ、より高いドレイン電
位においてもリセット動作が可能となる。

【００１８】また、ＶＢＣＭＤにおいて不要な過剰正孔
を基板に掃き出すオーバーフロー動作に要する時間は、
ＬＢＣＭＤと同程度であり、約100 nsec以内でその動作
が終了する。これは、ＬＢＣＭＤにおいても、オーバー
フロー動作だけは、電位バリアーを越える拡散機構がそ
の動作メカニズムとなっているからである。

【００１９】

【発明が解決しようとする課題】以上説明したように、
ＶＢＣＭＤはＬＢＣＭＤに比べ、多くの利点を有するも
のであるが、上記従来の技術の項では、画素サイズを3.
８μｍ×3.８μｍとしたＶＢＣＭＤについて説明を行っ
てきた。しかしながら、固体撮像装置の開発動向は、小
型化，高感度化，多画素化（高解像度化）を目指してお
り、単板からカラーカメラ対応の高解像度素子等を考慮
した場合は、現状より更に画素の縮小化が要求される。
また画素ピッチは従来と同一として、ＣＭＤ画素サイズ
を縮小し、ＣＭＤのゲート部にマイクロレンズ等を使用
し、画素に入射する光を集光するように構成すると、Ｃ
ＭＤの正孔蓄積容量が減少することから、その結果とし
て感度の向上が期待できる。

【００２０】以上のように多画素化（高解像度化），高
感度化という観点から、画素サイズはより一層の縮小化
が望まれるが、従来のＶＢＣＭＤのデバイスサイズを縮
小した場合、必然的にゲート長Ｌ［図10の（Ａ）参照］
も短くなる。ゲート長Ｌの縮小により、ソース領域とド
レイン領域間の距離が短くなり、ＣＭＤにおける正孔蓄
積時（Ｖ_G，約−６Ｖ）のソース電流が増大することと
なる。この結果、固体撮像装置としては、ブルーミング
抑圧特性の劣化という欠点が生じることとなる。

【００２１】本発明は、従来のＶＢＣＭＤを用いた固体
撮像装置において、画素サイズを縮小した場合に生じる
上記問題点を解消するためなされたもので、画素サイズ
が縮小されても、正孔蓄積時のソース電流の増大が阻止
され、良好なブルーミング抑圧特性が得られるＶＢＣＭ
Ｄを用いた固体撮像装置を提供することを目的とする。

【００２２】

【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、絶縁物又は高抵抗半導体基板上
に形成した半導体層の同一表面にソース領域及びドレイ
ン領域を設け、該ソース領域とドレイン領域間に光励起
によるキャリアを蓄積するゲート領域を備え、前記半導
体層の表面と平行にソース・ドレイン電流が流れるよう
に構成した電荷変調素子を用いた固体撮像装置におい
て、前記ソース領域及び前記ゲート領域に対する前記ド
レイン領域の面積比を大にして、光信号蓄積時又は光信
号読み出し時に、ソース・ドレイン電流を制御する電位
鞍点がソース領域中心軸下に存在し、前記電位鞍点下に
ドレイン電位の影響による蓄積電荷に対する電位障壁が
形成されるように構成し、且つ少なくとも前記ソース領
域下を囲むように、該ソース領域とは逆の導電型を有す
る拡散層を形成するものである。

【００２３】このように構成した固体撮像装置において
は、少なくともソース領域下を囲むように、該ソース領
域とは逆の導電型を有する拡散層を形成しているので、
従来の固体撮像装置におけるソース領域からドレイン領
域にかけての不純物の分布が、ＮチャネルＣＭＤの場
合、ｎ⁺−ｎ^-−ｎ⁺であったのが、本発明に係る固体
撮像装置においては、ｎ⁺−ｐ−ｎ^-−ｎ⁺となる。こ
のｐ型拡散層の存在により、ソース領域からｎ^-型半導
体層（チャネル層）に電子が流れる際の、電子電流に対
する付加的な障壁が加わることとなる。すなわち、ＶＢ
ＣＭＤを単純に縮小化して行った場合、ゲート長Ｌが小
さくなり、正孔蓄積時にも電子電流が流れ、ブルーミン
グ抑圧特性が劣化するが、本発明のように拡散層を追加
形成した場合、電子電流に対する電位障壁が高くなり、
デバイス寸法を縮小した際にも、正孔蓄積時は電子電流
が流れなくなり、ブルーミング抑圧特性の向上した固体
撮像装置を実現することができる。

【００２４】

【実施例】次に実施例について説明する。図１は、本発
明に係る固体撮像装置の第１実施例の１画素部分を示す
断面構成図である。ＶＢＣＭＤにおいても、ソース領域
深さがドレイン領域よりも浅い場合と、深い場合の２種
類が考えられる。この第１実施例は、ソース領域の方が
浅いＶＢＣＭＤに本発明を適用したものである。図１に
おいて、図８に示した従来のＣＭＤと同一又は対応する
部分には同一符号を付して、その説明を省略する。

【００２５】図１において、11が新たに形成されたｐ型
拡散層であり、ｎ⁺型ソース領域４を囲むように該ソー
ス領域４より深く形成されている。このｐ型拡散層11の
濃度は、デバイスのゲート長Ｌによっても異なるが、10
¹⁴〜10¹⁸cm^-3程度が望ましい。またソース領域４の端よ
りｐ型拡散層11の端までの距離ｄは、0.１〜0.５μｍ程
度が望ましい。このｐ型拡散層11は、ソース領域４の形
成方法と同じく、公知のホトリソグラフィー法を併用し
たイオン注入法，熱拡散法等により形成することができ
る。

【００２６】このように形成したｐ型拡散層11の存在に
より、ＣＭＤの蓄積動作時のオフ特性の向上が計れ、固
体撮像装置としてはブルーミング抑圧特性の向上が達成
される。

【００２７】図２は、図１に示した第１実施例の変形例
を示す断面構成図である。この変形例は、図１に示した
第１実施例のソース領域４を囲むように形成したｐ型拡
散層11に加えて、ゲート電極６の直下のエピタキシャル
層２に追加的にｐ型拡散層12を形成したものである。こ
の追加的なｐ型拡散層12の不純物濃度あるいは拡散深さ
は、ｐ型拡散層11の各パラメータに準ずる。この追加的
ｐ型拡散層12の存在により、印加ゲート電位が、図１に
示した第１実施例の場合に比べ、より確実にｐ型拡散層
11に伝達される効果が得られる。

【００２８】図３は、図１に示した第１実施例の他の変
形例を示す断面構成図である。この変形例は、ゲート電
極６及びソース領域４の下部に一様なｐ型拡散層13を形
成したものである。図２に示した変形例では、異なる２
種類のｐ型拡散層11，12を形成する必要があるが、この
変形例の構成では、１種類のｐ型拡散層13を形成するの
みで、図２に示した変形例と同様な効果が得られる。な
お、ｐ型拡散層13の不純物濃度あるいは拡散深さは、ｐ
型拡散層11のパラメータに準ずる。

【００２９】図４は、図１に示した第１実施例の更に他
の変形例を示す断面構成図である。この変形例は、図３
に示した変形例における一様なｐ型拡散層13が更に深く
形成され、ドレイン領域３の深さより深くｐ型拡散層14
を形成したものである。この変形例において、ｐ型拡散
層14をドレイン領域下部全面に形成させると、ｐ型拡散
層14に蓄積された正孔の画素間分離が不可能となる。し
たがって図４に示すように、各画素のｐ型拡散層14は、
互いに分離されるように形成する必要がある。

【００３０】次に第２実施例について説明する。この実
施例は、ソース領域４がドレイン領域３よりも深く形成
されているＶＢＣＭＤに本発明を適用したものである。
図５は、第２実施例の１画素部分を示す断面構成図であ
り、図６，図７は、それぞれ図５に示した第２実施例の
変形例を示しており、図１〜図４に示した第１実施例と
同一又は対応する部分には同一符号を付して示してい
る。そして図５に示した第２実施例のｐ型拡散層11の形
成状態は、図１に示した第１実施例のｐ型拡散層11に対
応しており、また図６，図７に示した変形例のｐ型拡散
層12，14の形成状態も、図２，図４に示した第１実施例
の変形例のｐ型拡散層に対応しており、それらの動作及
び効果は、第１実施例及びその変形例と同一である。

【００３１】次に、上記のように構成された本発明に係
る固体撮像装置のリセット動作について説明する。従来
のＶＢＣＭＤにおいては、先に述べたように、リセット
動作時は、ドレインバイアスをソースバイアス近くまで
下げる必要がある。例えば、読み出し動作時にドレイン
バイアスが３Ｖ、ソースバイアスが０Ｖの場合、リセッ
ト動作時は、ドレインバイアスを０Ｖ近くまで下げる必
要がある。なお、このリセット動作時にはゲート電位と
しては所望の正電圧が印加されている。

【００３２】これに対し、本発明に係る上記構成の固体
撮像装置におけるＶＢＣＭＤにおいても、リセット動作
時には、ドレイン電圧をソース電圧とほぼ等しい電位に
することが必要であり、またゲート電位には、正の電圧
を印加する必要もある。その結果、デバイス表面のソー
ス領域，ゲート電極下電子反転層，ドレイン領域は、ほ
ぼ同電位となる。

【００３３】ところで、ｐ型拡散層11，12，13，14の濃
度と厚さが、リセット時の表面電子蓄積層が形成された
時点で、完全空乏化されるような条件の場合、例えば、
ｐ型拡散層が一様な濃度である場合は、その濃度が10¹⁵
cm^-3のとき厚さが１μｍ以下、濃度が10¹⁶cm^-3のとき厚
さが約0.３μｍ以下の場合、リセット動作が完全に行わ
れ、残像は検知限界以下となる。

【００３４】一方、リセット動作時に、ｐ型拡散層が完
全空乏化されない場合は、残像が生じることとなる。こ
の場合、従来のＶＢＣＭＤでは、ドレイン電圧をソース
電圧付近まで下げていたのとは逆に、ソース電圧をドレ
イン電圧まで上昇させることにより、より完全なリセッ
ト動作が可能となる。例えば、読み出し動作時にドレイ
ン電圧が３Ｖ、ソース電圧が０Ｖとするならば、リセッ
ト動作時には、ソース電圧を３Ｖ付近まで上昇させる。
またゲート電位は、ドレイン（ソース）電圧より１Ｖ以
上高い４Ｖ程度を印加することにより、従来のＶＢＣＭ
Ｄのリセット動作時に比べて、ドレイン領域，ソース領
域及びゲート電極下電子反転層の表面電位を上昇させ、
デバイス表面から基板にかけての電位差を、従来のＶＢ
ＣＭＤより大きくすることが可能となる。この電位差の
増大により、ｐ型拡散層に蓄積された正孔は効果的に基
板に掃き出される。

【００３５】本発明によるこのリセット動作方法の採用
により、従来のＶＢＣＭＤのリセット動作方法、すなわ
ちドレイン電位をソース電位まで下げる方法では、完全
リセットが困難な条件のｐ型拡散層が形成された場合で
も、より完全なリセット動作が可能となる。更に従来例
の項で説明したように、本発明のＶＢＣＭＤにおいて
も、リセット動作時に、基板電位を負方向に引き下げる
ことにより、引き下げない場合に比べ、より適切なリセ
ット動作が可能となる。

【００３６】また、リセット動作時には、２次元ＣＭＤ
エリアセンサの場合、オーバーフロー状態にあるＣＭＤ
画素も存在する。このような場合に、本発明によるソー
ス電圧を上昇してリセット動作を行う方法を用いた場合
には、オーバーフロー状態にある画素の良好なオーバー
フロー動作を保持するためには、通常のオーバーフロー
電圧にソース電圧の上昇分だけ正方向の電位を加えた電
圧値を、新たなオーバーフロー電圧値として設定すれば
よい。

【００３７】上記実施例では、Ｎチャネル型ＶＢＣＭＤ
を用いた場合について説明を行ったが、不純物のタイプ
及び印加バイアスを反転させることにより、本発明は、
Ｐチャネル型ＶＢＣＭＤを用いた固体撮像装置にも適用
可能である。また、本発明は、ｐ型拡散層を形成してＶ
ＢＣＭＤの蓄積時のオフ特性を改善するものであるが、
同様な構成で、ＬＢＣＭＤのオフ特性を改善すること
も、勿論可能である。

【００３８】

【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、従来のＣＭＤ固体撮像装置より、高解
像度及び高感度を有し、且つ蓄積時のオフ特性を向上さ
せて良好なブルーミング耐性をもつ固体撮像装置を提供
することができる。

【図面の簡単な説明】

【図１】本発明に係る固体撮像装置の第１実施例の１画
素部分を示す断面構成図である。

【図２】第１実施例の変形例を示す断面構成図である。

【図３】第１実施例の他の変形例を示す断面構成図であ
る。

【図４】第１実施例の更に他の変形例を示す断面構成図
である。

【図５】第２実施例の１画素部分を示す断面構成図であ
る。

【図６】第２実施例の変形例を示す断面構成図である。

【図７】第２実施例の他の変形例を示す断面構成図であ
る。

【図８】従来のＬＢＣＭＤを用いた固体撮像装置の構成
例を示す断面図である。

【図９】図８に示した固体撮像装置のＬＢＣＭＤ画素の
電位分布を示す図である。

【図10】従来のＶＢＣＭＤ画素とＬＢＣＭＤ画素とを対
比して示す断面図である。

【図11】図10に示したＶＢＣＭＤ及びＬＢＣＭＤのゲー
ト電位−ソース電流特性を示す図である。

【図12】従来のＬＢＣＭＤの断面電位分布を示す図であ
る。

【図13】従来のＶＢＣＭＤの断面電位分布を示す図であ
る。

【図14】従来のＶＢＣＭＤにおける蓄積正孔数と出力電
流との関係を示す図である。

【図15】従来のＶＢＣＭＤの断面電位分布を示す図であ
る。

【符号の説明】

１基板２エピタキシャル層３ドレイン領域４ソース領域５ゲート絶縁膜６ゲート電極 11〜14 ｐ型拡散層

Claims

【特許請求の範囲】

【請求項１】絶縁物又は高抵抗半導体基板上に形成し
た半導体層の同一表面にソース領域及びドレイン領域を
設け、該ソース領域とドレイン領域間に光励起によるキ
ャリアを蓄積するゲート領域を備え、前記半導体層の表
面と平行にソース・ドレイン電流が流れるように構成し
た電荷変調素子を用いた固体撮像装置において、前記ソ
ース領域及び前記ゲート領域に対する前記ドレイン領域
の面積比を大にして、光信号蓄積時又は光信号読み出し
時に、ソース・ドレイン電流を制御する電位鞍点がソー
ス領域中心軸下に存在し、前記電位鞍点下にドレイン電
位の影響による蓄積電荷に対する電位障壁が形成される
ように構成し、且つ少なくとも前記ソース領域下を囲む
ように、該ソース領域とは逆の導電型を有する拡散層を
形成したことを特徴とする固体撮像装置。
【請求項２】前記拡散層が、前記ソース領域下及び前
記ゲート領域下に形成されていることを特徴とする請求
項１記載の固体撮像装置。
【請求項３】前記拡散層は、リセット動作時に完全空
乏化されるように、濃度と厚さが設定されていることを
特徴とする請求項１又は２記載の固体撮像装置。
【請求項４】前記請求項１〜３のいずれか１項に記載
の固体撮像装置において、ソース電位をドレイン電位付
近まで上昇させてリセット動作を行うことを特徴とする
固体撮像装置の駆動方法。