JPH04162672A - 固体撮像素子 - Google Patents
固体撮像素子Info
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- JPH04162672A JPH04162672A JP2287005A JP28700590A JPH04162672A JP H04162672 A JPH04162672 A JP H04162672A JP 2287005 A JP2287005 A JP 2287005A JP 28700590 A JP28700590 A JP 28700590A JP H04162672 A JPH04162672 A JP H04162672A
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- imaging device
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- 238000009792 diffusion process Methods 0.000 claims abstract description 21
- 238000006243 chemical reaction Methods 0.000 claims abstract 7
- 239000000758 substrate Substances 0.000 claims description 32
- 238000003384 imaging method Methods 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 11
- 238000005468 ion implantation Methods 0.000 claims description 9
- 238000003860 storage Methods 0.000 claims description 3
- 238000010408 sweeping Methods 0.000 claims description 2
- 230000003287 optical effect Effects 0.000 claims 3
- 238000000926 separation method Methods 0.000 claims 2
- 238000009825 accumulation Methods 0.000 abstract description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 241001655798 Taku Species 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000031700 light absorption Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、固体撮像素子に係わり、特にホトダイオード
の飽和電荷量を増加でき小型化に好適な固体撮像素子に
関する。
の飽和電荷量を増加でき小型化に好適な固体撮像素子に
関する。
従来の固体撮像素子について第２図を用いて説明する。
第２図は、特開昭６０−７９７７３号に開示された従来
のＣＣＤ型固体撮像素子の画素の断面図を示す。
のＣＣＤ型固体撮像素子の画素の断面図を示す。
図に示すように画素はＮ型Ｓｉ基板１４上に形成された
Ｐ型ウェル層１２中に設けられており、受光部はＮ型層
１３とその上部に絶縁膜８を介して設けられたセンサゲ
ート電極１０からなるＭＯＳダイオード型のホトダイオ
ード構造を採っており、また垂直走査素子はチャンネル
となるＮ型層２とその上部に絶縁膜８を介して設けられ
たゲート電極９からなる埋め込み型ＣＣＤ構造を採って
いる。
Ｐ型ウェル層１２中に設けられており、受光部はＮ型層
１３とその上部に絶縁膜８を介して設けられたセンサゲ
ート電極１０からなるＭＯＳダイオード型のホトダイオ
ード構造を採っており、また垂直走査素子はチャンネル
となるＮ型層２とその上部に絶縁膜８を介して設けられ
たゲート電極９からなる埋め込み型ＣＣＤ構造を採って
いる。
なお、７はホトダイオードと垂直ＣＣＤ分離用の高濃度
Ｐ型層、１１は遮光用ＡＱ膜である。受光部で光電変換
された信号電荷はホトダイオード１３に蓄えられた後、
読み出し及び転送兼用ゲート電極９に電圧を印加するこ
とにより垂直ＣＣＤのＮ型層２に読み出される。なお、
受光部で過剰に発生した信号電荷はＰ型ウェル層１２と
Ｎ型基板１４との間に、ある所定の電圧を印加すること
によりＮ型基板１４に掃き出される。
Ｐ型層、１１は遮光用ＡＱ膜である。受光部で光電変換
された信号電荷はホトダイオード１３に蓄えられた後、
読み出し及び転送兼用ゲート電極９に電圧を印加するこ
とにより垂直ＣＣＤのＮ型層２に読み出される。なお、
受光部で過剰に発生した信号電荷はＰ型ウェル層１２と
Ｎ型基板１４との間に、ある所定の電圧を印加すること
によりＮ型基板１４に掃き出される。
第３図に垂直ＣＣＤゲート電極９の駆動パルス波形の一
例を示す。ここで、ＶＨは信号電荷読み出し電圧、ＶＭ
とＶＬは信号電荷転送電圧である。
例を示す。ここで、ＶＨは信号電荷読み出し電圧、ＶＭ
とＶＬは信号電荷転送電圧である。
なお、センサゲート電極１０には一定の電圧が印加され
ていた。
ていた。
素子サイズの小型化・多画素化に伴って画素サイズは年
々小さくなっている。このような素子においては、特に
単位面積当り扱える電荷量が垂直ＣＣＤに比べて少ない
ホトダイオードにおいて、必要な飽和電荷量を確保する
ことが非常に困難となる。従来素子においてホトダイオ
ードの飽和電荷量を増やすために蓄積電位差を大きくと
ると、信号電荷の読み出しのためにより高い電圧が必要
になるという問題があった。
々小さくなっている。このような素子においては、特に
単位面積当り扱える電荷量が垂直ＣＣＤに比べて少ない
ホトダイオードにおいて、必要な飽和電荷量を確保する
ことが非常に困難となる。従来素子においてホトダイオ
ードの飽和電荷量を増やすために蓄積電位差を大きくと
ると、信号電荷の読み出しのためにより高い電圧が必要
になるという問題があった。
本発明の目的は、上記問題点を解決し、ホトダイオード
の飽和電荷量を増加するとともに暗電流を抑圧した固体
撮像素子を提供することにある。
の飽和電荷量を増加するとともに暗電流を抑圧した固体
撮像素子を提供することにある。
上記目的は、センサゲートをパルス駆動することにより
解決できるる。すなわち、信号電荷読み出し時にはゲー
ト下に正孔を蓄積するような低い電圧を、また信号電荷
蓄積時には上記電圧よりも高い電圧をセンサゲート電極
に印加することによって達成される。
解決できるる。すなわち、信号電荷読み出し時にはゲー
ト下に正孔を蓄積するような低い電圧を、また信号電荷
蓄積時には上記電圧よりも高い電圧をセンサゲート電極
に印加することによって達成される。
信号電荷読み出し時にはゲート下に正孔を蓄積するよう
な低い電圧を印加し、読み出し電圧を高くしなくても信
号電荷を読み出すことができる。
な低い電圧を印加し、読み出し電圧を高くしなくても信
号電荷を読み出すことができる。
同時に信号電荷蓄積時には上記電圧よりも高い電圧をセ
ンサゲート電極に印加し、ホトダイオードの飽和電荷量
を増加することができる。さらに、信号電荷読み出し時
にゲート電極界面に正孔を蓄積できるため、ホトダイオ
ードの暗電流を抑圧できる。
ンサゲート電極に印加し、ホトダイオードの飽和電荷量
を増加することができる。さらに、信号電荷読み出し時
にゲート電極界面に正孔を蓄積できるため、ホトダイオ
ードの暗電流を抑圧できる。
以下、本発明の詳細な説明する。
第１図は本発明を適用したインターラインＣＣＤ型固体
撮像素子の画素断面図並びにその駆動波形の一例を示し
たものである。１０がセンサゲート電極であり、φＳが
印加パルス波形である。
撮像素子の画素断面図並びにその駆動波形の一例を示し
たものである。１０がセンサゲート電極であり、φＳが
印加パルス波形である。
本実施例が上記の従来例と異なるところは、１つには信
号電荷読み出し時（ｔｘ〜ｔ、）にはゲート下に正孔を
蓄積するような電圧ＶＳＬをまた信号電荷蓄積時（ｔｉ
、〜ｔ４以外の期間）には上記電圧よりも高い電圧ＶＳ
Ｈをセンサゲート電極に印加したことである。これによ
り従来センサゲ−１−に印加される電圧が一定値（ＶＳ
Ｌ）であった場合に比べて蓄積電位差を大きくとれるの
でホトダイオードの飽和電荷量を増加することができる
。
号電荷読み出し時（ｔｘ〜ｔ、）にはゲート下に正孔を
蓄積するような電圧ＶＳＬをまた信号電荷蓄積時（ｔｉ
、〜ｔ４以外の期間）には上記電圧よりも高い電圧ＶＳ
Ｈをセンサゲート電極に印加したことである。これによ
り従来センサゲ−１−に印加される電圧が一定値（ＶＳ
Ｌ）であった場合に比べて蓄積電位差を大きくとれるの
でホトダイオードの飽和電荷量を増加することができる
。
また信号電荷読み出し時にはセンサゲート印加電圧を従
来例と同じ電圧ゲート下に正孔を蓄積するような電圧（
ＶＳＬ）とするため、信号電荷読み畠し電圧は従来通り
できる。さらにセンサゲート下の高濃度Ｐ型層７領域５
０が空乏化し暗電流が発生するのを防ぐため、センサゲ
ート電圧のハイレベルＶＳＨをセンサゲート下の高濃度
Ｐ型層７領域５０に正孔を蓄積するような電圧とするこ
とが必須である。
来例と同じ電圧ゲート下に正孔を蓄積するような電圧（
ＶＳＬ）とするため、信号電荷読み畠し電圧は従来通り
できる。さらにセンサゲート下の高濃度Ｐ型層７領域５
０が空乏化し暗電流が発生するのを防ぐため、センサゲ
ート電圧のハイレベルＶＳＨをセンサゲート下の高濃度
Ｐ型層７領域５０に正孔を蓄積するような電圧とするこ
とが必須である。
なお、第１図（ｂ）に示すように信号電荷読み出し開始
（ｔ＝ｔｌ）後にセンサゲート電圧を下げる（ｔ＝ｔｚ
）ことがホトダイオードのＮ型層１３に蓄えられた信号
電荷のＮ型基板１４への漏れを防ぐために必要である。
（ｔ＝ｔｌ）後にセンサゲート電圧を下げる（ｔ＝ｔｚ
）ことがホトダイオードのＮ型層１３に蓄えられた信号
電荷のＮ型基板１４への漏れを防ぐために必要である。
また信号電荷の読み出しをスムーズに行うために、信号
電荷読み出し完了（ｔ＝ｔｉ）後にセンサゲート電圧を
上げる（１＝１４）ことが望ましい。もう１つには垂直
ＣＣＤチャンネルとなるＮ型層２を覆うようにＰ型層１
５を設けたところである。これにより従来考慮されてい
なかった垂直ＣＣＤのＮ型層２に蓄えられた信号電荷の
Ｎ型基板１４への流出を抑えると共にウェル層１２深部
で発生した電荷が垂直ＣＣＤへ流れ込むことにより発生
するスミア現象を抑圧することができる。
電荷読み出し完了（ｔ＝ｔｉ）後にセンサゲート電圧を
上げる（１＝１４）ことが望ましい。もう１つには垂直
ＣＣＤチャンネルとなるＮ型層２を覆うようにＰ型層１
５を設けたところである。これにより従来考慮されてい
なかった垂直ＣＣＤのＮ型層２に蓄えられた信号電荷の
Ｎ型基板１４への流出を抑えると共にウェル層１２深部
で発生した電荷が垂直ＣＣＤへ流れ込むことにより発生
するスミア現象を抑圧することができる。
次に第１図（、）に示した本発明素子の他の駆動波形の
一例について第４図を用いて説明する。
一例について第４図を用いて説明する。
本駆動波形が第１図（ｂ）に示す駆動波形と異なるとこ
ろは、Ｎ型基板１４の電圧をパルス動作させたことであ
る。信号電荷読み出し開始（１＝ｔ１１）後からセンサ
ゲート電圧を下げる（１＝ｔＬ□）までの間に基板電圧
を下げる（１＝１１□）ことが、ホトダイオードのＮ型
層１３に蓄えられた信号電荷のＮ型基板１４への漏れを
防ぐために望ましい。また信号電荷の読み出しをスムー
ズに行うために、信号電荷読み出し完了（ｔ＝ｔ１４）
後からセンサゲート電圧を上げる（１＝１よＧ）までの
間に基板電圧製上げることが望ましい。
ろは、Ｎ型基板１４の電圧をパルス動作させたことであ
る。信号電荷読み出し開始（１＝ｔ１１）後からセンサ
ゲート電圧を下げる（１＝ｔＬ□）までの間に基板電圧
を下げる（１＝１１□）ことが、ホトダイオードのＮ型
層１３に蓄えられた信号電荷のＮ型基板１４への漏れを
防ぐために望ましい。また信号電荷の読み出しをスムー
ズに行うために、信号電荷読み出し完了（ｔ＝ｔ１４）
後からセンサゲート電圧を上げる（１＝１よＧ）までの
間に基板電圧製上げることが望ましい。
第５図に本発明を適用したインターラインＣＣＤ型固体
撮像素子の画素断面図を示す。本実施例が第２図に示す
従来例と異なるところは、１つにはセンサゲート電極１
８，１９の膜厚をホトダイオード部上で例えば５０ｎｍ
以下に薄く、また垂直ＣＣＤ部上で例えば２５０ｎｍ以
上に厚く形成した点である。これによりセントゲート電
極の抵抗をほとんど変えることなくゲート電極による光
の吸収を最小限に抑えることができる。２つめには、セ
ンサゲート１８下の絶縁膜１７の膜厚を垂直ＣＣＤゲー
ト電極９下の＃！縁膜１６の膜厚よりも薄く形成した点
である。これによりホトダイオードに蓄積可能な飽和電
荷量を増加することができる。３つめには垂直ＣＣＤチ
ャンネルとなるＮ型層２を覆うようにＰ型層１５を設け
たことである。
撮像素子の画素断面図を示す。本実施例が第２図に示す
従来例と異なるところは、１つにはセンサゲート電極１
８，１９の膜厚をホトダイオード部上で例えば５０ｎｍ
以下に薄く、また垂直ＣＣＤ部上で例えば２５０ｎｍ以
上に厚く形成した点である。これによりセントゲート電
極の抵抗をほとんど変えることなくゲート電極による光
の吸収を最小限に抑えることができる。２つめには、セ
ンサゲート１８下の絶縁膜１７の膜厚を垂直ＣＣＤゲー
ト電極９下の＃！縁膜１６の膜厚よりも薄く形成した点
である。これによりホトダイオードに蓄積可能な飽和電
荷量を増加することができる。３つめには垂直ＣＣＤチ
ャンネルとなるＮ型層２を覆うようにＰ型層１５を設け
たことである。
これにより従来考慮されていなかった垂直ＣＣＤのＮ型
層２に蓄えられた信号電荷のＮ型基板１４への流出を抑
えると共にウェル層１２深部で発生した電荷が垂直ＣＣ
Ｄへ流れ込むことにより発生するスミア現象を抑圧する
ことができる。
層２に蓄えられた信号電荷のＮ型基板１４への流出を抑
えると共にウェル層１２深部で発生した電荷が垂直ＣＣ
Ｄへ流れ込むことにより発生するスミア現象を抑圧する
ことができる。
本発明を適用したインターラインＣＣＤ型固体撮像素子
の画素断面図を第６図（ｅ）に示す。本実施例が第２図
に示す従来例と異なるところは、１つにはホトダイオー
ドと垂直ＣＣＤ分離用の高濃度Ｐ型層３３を垂直ＣＣＤ
ゲート電極２９形成後に形成したことである。これによ
り高濃度Ｐ型層３３を浅く形成できるので、高濃度Ｐ型
層３３内で発生した電荷が高濃度Ｐ型層３３内の非空乏
化領域を通して垂直ＣＣＤへ流れ込むことにより発生す
るスミア現象を抑圧することができる５２つめには、ホ
トダイオードとなるＮ型層３１並びに垂直ＣＣＤとなる
Ｎ型層２７とＰ型層２８を同一層をマスクとして形成し
たことである。これによりＮ型層２７．３１とＰ型層２
８を合わせずれなく形成できる。３つめには垂直ＣＣＤ
チャンネルとなるＮ型層２７を覆うようにＰ型層２８を
設けたことである。これにより従来考慮されていなかっ
た垂直ＣＣＤのＮ型層２７に蓄えられた信号電荷のＮ型
基板１４への流出を抑えると共にウェル層１２深部で発
生した電荷が垂直ＣＣＤへ流れ込むことにより発生する
スミア現象を抑圧することができる。
の画素断面図を第６図（ｅ）に示す。本実施例が第２図
に示す従来例と異なるところは、１つにはホトダイオー
ドと垂直ＣＣＤ分離用の高濃度Ｐ型層３３を垂直ＣＣＤ
ゲート電極２９形成後に形成したことである。これによ
り高濃度Ｐ型層３３を浅く形成できるので、高濃度Ｐ型
層３３内で発生した電荷が高濃度Ｐ型層３３内の非空乏
化領域を通して垂直ＣＣＤへ流れ込むことにより発生す
るスミア現象を抑圧することができる５２つめには、ホ
トダイオードとなるＮ型層３１並びに垂直ＣＣＤとなる
Ｎ型層２７とＰ型層２８を同一層をマスクとして形成し
たことである。これによりＮ型層２７．３１とＰ型層２
８を合わせずれなく形成できる。３つめには垂直ＣＣＤ
チャンネルとなるＮ型層２７を覆うようにＰ型層２８を
設けたことである。これにより従来考慮されていなかっ
た垂直ＣＣＤのＮ型層２７に蓄えられた信号電荷のＮ型
基板１４への流出を抑えると共にウェル層１２深部で発
生した電荷が垂直ＣＣＤへ流れ込むことにより発生する
スミア現象を抑圧することができる。
次に第６図（ａ）〜（ｅ）について説明する。この図は
、本発明の一実施例である第６図（ｅ）のＣＣＤ型固体
撮像素子の画素部の製造方法を示したものである。
、本発明の一実施例である第６図（ｅ）のＣＣＤ型固体
撮像素子の画素部の製造方法を示したものである。
Ｎ型シリコン基板１４からなる半導体基板表面にイオン
打込み・拡散によりＰ型ウェル層１２を形成され、基板
表面には酸化・デポジション工程により酸化膜２２及び
Ｓｉ、Ｎ、膜２３が形成されている（第６図（ａ））。
打込み・拡散によりＰ型ウェル層１２を形成され、基板
表面には酸化・デポジション工程により酸化膜２２及び
Ｓｉ、Ｎ、膜２３が形成されている（第６図（ａ））。
次にホトエツチング工程によりＳｉ、Ｎ、膜２４を加工
し、ホトレジスト工程により先ず受光部となる部分をホ
トレジスト２５で覆う（第６図（ｂ））。次にホトレジ
スト２５及びＳｉ、Ｎ４膜２４をマスクにしてイオン打
込み・拡散を行い、例えば先ずＰ型層２８を形成し、次
に同様にしてＮ型ｆｆｊ２７を形成する（第６図（Ｃ）
）。次に同じようにホトレジスト工程により垂直ＣＣＤ
部となる部分をホトレジスト２６で覆い（第６図（Ｃ）
）、ホトレジスト２６及びＳｉ３Ｎ４膜２４をマイクに
してイオン打込み・拡散を行い、Ｎ型層３１を形成する
（第６図（ｄ））。
し、ホトレジスト工程により先ず受光部となる部分をホ
トレジスト２５で覆う（第６図（ｂ））。次にホトレジ
スト２５及びＳｉ、Ｎ４膜２４をマスクにしてイオン打
込み・拡散を行い、例えば先ずＰ型層２８を形成し、次
に同様にしてＮ型ｆｆｊ２７を形成する（第６図（Ｃ）
）。次に同じようにホトレジスト工程により垂直ＣＣＤ
部となる部分をホトレジスト２６で覆い（第６図（Ｃ）
）、ホトレジスト２６及びＳｉ３Ｎ４膜２４をマイクに
してイオン打込み・拡散を行い、Ｎ型層３１を形成する
（第６図（ｄ））。
さらに、Ｐ型ウェル層１２上にゲート酸化膜２２を介し
て垂直ＣＣＤのゲート電極２９を形成した後、垂直ＣＣ
Ｄのゲート電極２９とホトレジスタ３０をマスクにして
（第６図（ｄ））イオン打込みを行い、高濃度Ｐ型層３
３を形成する。その後、ゲート酸化膜２２を介してセン
サゲート電極３１、．３２を形成する（第６図（ｅ））
。
て垂直ＣＣＤのゲート電極２９を形成した後、垂直ＣＣ
Ｄのゲート電極２９とホトレジスタ３０をマスクにして
（第６図（ｄ））イオン打込みを行い、高濃度Ｐ型層３
３を形成する。その後、ゲート酸化膜２２を介してセン
サゲート電極３１、．３２を形成する（第６図（ｅ））
。
本発明を適用したインターラインＣＣＤ型固体撮像素子
の画素断面図を第７図（ｅ）に示す。本実施例が第２図
に示す従来例と異なるところは、１つにはホトダイオー
ドとなるＮ型層４３を垂直ＣＯＤのゲート電極３９をマ
スクにして形成したことである。これによりホトダイオ
ードとなるＮ型層４３を画素部においてマスクなしで形
成することができる。なおこのためには、高濃度Ｐ型層
４０全体が垂直ＣＣＤゲート電極３９下に設けられてい
ることが望ましい。もう１つには垂直ＣＣＤチャンネル
となるＮ型層３７を覆うようにＰ型層３８を設けたこと
である。これにより従来考慮されていなかった垂直ＣＣ
ＤのＮ型層２７に蓄えられた信号電荷のＮ型基板１４へ
の流出を抑えると共にウェル層１２深部で発生した電荷
が垂直ＣＣＤへ流れ込むことにより発生するスミア現象
を抑圧することができる。
の画素断面図を第７図（ｅ）に示す。本実施例が第２図
に示す従来例と異なるところは、１つにはホトダイオー
ドとなるＮ型層４３を垂直ＣＯＤのゲート電極３９をマ
スクにして形成したことである。これによりホトダイオ
ードとなるＮ型層４３を画素部においてマスクなしで形
成することができる。なおこのためには、高濃度Ｐ型層
４０全体が垂直ＣＣＤゲート電極３９下に設けられてい
ることが望ましい。もう１つには垂直ＣＣＤチャンネル
となるＮ型層３７を覆うようにＰ型層３８を設けたこと
である。これにより従来考慮されていなかった垂直ＣＣ
ＤのＮ型層２７に蓄えられた信号電荷のＮ型基板１４へ
の流出を抑えると共にウェル層１２深部で発生した電荷
が垂直ＣＣＤへ流れ込むことにより発生するスミア現象
を抑圧することができる。
次に第７図（ａ）〜Ｃｅ）について説明する。この図は
、本発明の一実施例である第７図（ｅ）のＣＣＤ型固体
像撮素子の画素部の製造方法を示したものである。
、本発明の一実施例である第７図（ｅ）のＣＣＤ型固体
像撮素子の画素部の製造方法を示したものである。
Ｎ型シリコン基板１４からなる半導体基板表面にイオン
打込み・拡散によりＰ型ウェル層１２を形成され、基板
表面には酸化・デポジション工程により酸化膜２２及び
Ｓｉ、Ｎ４膜２３が形成されている（第７図（ａ））。
打込み・拡散によりＰ型ウェル層１２を形成され、基板
表面には酸化・デポジション工程により酸化膜２２及び
Ｓｉ、Ｎ４膜２３が形成されている（第７図（ａ））。
次にホトエツチング工程によりＳｉ、Ｎ、膜３５を加工
する（第７図（ｂ））。
する（第７図（ｂ））。
次にＳｉ、Ｎ、膜３５をマスクにしてイオン打込み、お
よび拡散を行い、Ｐ型層３８及びＮ型層３７を形成する
（第７図（Ｃ））。次にホトレジスト・イオン打込み・
拡散工程により高濃度Ｐ型層４ｏ形成後、Ｐ型ウェル層
１２上にゲート酸化膜２２を介して垂直ＣＣＤのゲート
電極３９を形成する（第７図（ｄ））。さらに、垂直Ｃ
ＣＤのゲート電極３９をマスクにしてイオン打込み・拡
散を行い、ホトダイオードとなるＮ型層４３を形成する
。その後、ゲート酸化膜２２を介してセンサゲート電極
４１．４２を形成する（第７図（ｅ））。
よび拡散を行い、Ｐ型層３８及びＮ型層３７を形成する
（第７図（Ｃ））。次にホトレジスト・イオン打込み・
拡散工程により高濃度Ｐ型層４ｏ形成後、Ｐ型ウェル層
１２上にゲート酸化膜２２を介して垂直ＣＣＤのゲート
電極３９を形成する（第７図（ｄ））。さらに、垂直Ｃ
ＣＤのゲート電極３９をマスクにしてイオン打込み・拡
散を行い、ホトダイオードとなるＮ型層４３を形成する
。その後、ゲート酸化膜２２を介してセンサゲート電極
４１．４２を形成する（第７図（ｅ））。
次に第１図（ａ）に示す本発明の一実施例のＣＣＤ型固
体撮像素子の駆動波形の一例について第８図及び第９図
を用いて説明する。本鮭動波形が第１図（ｂ）に示す駆
動波形と異なるところは、Ｓｉ基板電圧をパルス動作さ
せたところである。
体撮像素子の駆動波形の一例について第８図及び第９図
を用いて説明する。本鮭動波形が第１図（ｂ）に示す駆
動波形と異なるところは、Ｓｉ基板電圧をパルス動作さ
せたところである。
ここでＳｉ基板電圧ＶｓｕｂＨｚ をホトダイオードの
Ｎ型層２に蓄えられた信号電荷をＮ型基板１４へ完全に
掃き呂すような電圧に設定することにより、信号電荷の
蓄積時間Ｔ２ を変えることができ、動解像度の向上な
どが図れる。ところで、この場合のセンサゲート電圧は
信号電荷の掃き出しをスムーズに行うために第９図に示
すように、信号電荷掃き出しの期間低い電圧であること
が望ましい。
Ｎ型層２に蓄えられた信号電荷をＮ型基板１４へ完全に
掃き呂すような電圧に設定することにより、信号電荷の
蓄積時間Ｔ２ を変えることができ、動解像度の向上な
どが図れる。ところで、この場合のセンサゲート電圧は
信号電荷の掃き出しをスムーズに行うために第９図に示
すように、信号電荷掃き出しの期間低い電圧であること
が望ましい。
なお、信号電荷が垂直ＣＣＤに漏れないようにＳｉ基板
電圧を上げた後にセンサゲート電圧を下げることが望ま
しい。
電圧を上げた後にセンサゲート電圧を下げることが望ま
しい。
本発明を適用したインターラインＣＣＤ型固体撮像素子
の画素断面図を第１０図に示す。本実施例が第６図（ｅ
）に示す実施例と異なるところは、濃度の薄いウェル層
４５によりＰ型層２８を覆ったところである。これによ
りホトダイオード３１からの空乏層が大幅に延び、ウェ
ル層深部で発生した電荷が垂直ＣＣＤへ流れ込むことに
より発生するスミア現象を、効率的に抑圧することがで
きる。
の画素断面図を第１０図に示す。本実施例が第６図（ｅ
）に示す実施例と異なるところは、濃度の薄いウェル層
４５によりＰ型層２８を覆ったところである。これによ
りホトダイオード３１からの空乏層が大幅に延び、ウェ
ル層深部で発生した電荷が垂直ＣＣＤへ流れ込むことに
より発生するスミア現象を、効率的に抑圧することがで
きる。
以上の実施例において、ＣＣＤ型固体撮像素子を用いた
場合についての実施例を説明したが。
場合についての実施例を説明したが。
ＭＯ３型固体撮像素子等に本発明を実施しても本発明の
効果を発揮できることは明らかである。
効果を発揮できることは明らかである。
本発明によれば、信号電荷読み出し時にはゲート下に正
孔を蓄積するような電圧を、また信号電荷蓄積時には上
記電圧よりも高い電圧をセンサゲート電極に印加するこ
とにより、信号電荷読み出し電圧を増加することなく、
ホトダイオードの飽和電荷量を増加することができる。
孔を蓄積するような電圧を、また信号電荷蓄積時には上
記電圧よりも高い電圧をセンサゲート電極に印加するこ
とにより、信号電荷読み出し電圧を増加することなく、
ホトダイオードの飽和電荷量を増加することができる。
第１図（ａ）、第５図、第６図（ｅ）、第７図（ｅ）、
第１０図は本発明の一実施例の固体撮像素子の画素部の
断面図、第１図（ｂ）、第４図。 第８図、第９図は本発明を適用したインターラインＣＣ
Ｄ型固体撮像素子の駆動波形図、第２図は従来例の固体
撮像素子の画素部の断面図、第３図は従来例の垂直ＣＣ
Ｄの駆動波形図、第６図（ａ）乃至（ｄ）および第７図
（ａ）乃至（ｄ）は本発明の一実施例の画素部の製造工
程を示す断面図である。 ８．１６，１７，２０，２２，３０．４０・・・絶縁膜
、１３，３１．４３・・・ホトダイオードとなるＮ型層
、２，２７．３７−・・垂直ＣＣＤとなるＮ型層、７．
３３．４０−・・高濃度Ｐ型層、９，２９．３９・・・
垂直ＣＣＤゲート電極、１１．２１・・・遮光膜、１０
．１８，１９，３１，３２，４１．４２・・・センサゲ
ート電極、２５，２６，３０．３６・・ホトレジスト、
２３，２４．３５−３ｉ、Ｎ、膜、φＶ・・・垂直ＣＣ
Ｄゲート駈動駆動波形Ｓ・・・センサゲート駆動波形、
φ５ｔｌＢ・・・Ｓｉ基板駆動波形、Ｔ□・・・ｔｒ
ｔｘ ｔｚ ｉ４ 築２ 図 第 ３ 口 第４ 図 ′ｆＪ Δ 区 Ｓ ｚ 口 第 ７ 口 ３７ ’Ｊ−ＪＬ”Ｏｋ Ｚ ｈ 肩１３Ｆ３ｆ型漫 第７０ 拓 α ←ア、−−←−ｒｚ→ ￥Ｊ ｑ 図 ’ｆ、ｔθ 口
第１０図は本発明の一実施例の固体撮像素子の画素部の
断面図、第１図（ｂ）、第４図。 第８図、第９図は本発明を適用したインターラインＣＣ
Ｄ型固体撮像素子の駆動波形図、第２図は従来例の固体
撮像素子の画素部の断面図、第３図は従来例の垂直ＣＣ
Ｄの駆動波形図、第６図（ａ）乃至（ｄ）および第７図
（ａ）乃至（ｄ）は本発明の一実施例の画素部の製造工
程を示す断面図である。 ８．１６，１７，２０，２２，３０．４０・・・絶縁膜
、１３，３１．４３・・・ホトダイオードとなるＮ型層
、２，２７．３７−・・垂直ＣＣＤとなるＮ型層、７．
３３．４０−・・高濃度Ｐ型層、９，２９．３９・・・
垂直ＣＣＤゲート電極、１１．２１・・・遮光膜、１０
．１８，１９，３１，３２，４１．４２・・・センサゲ
ート電極、２５，２６，３０．３６・・ホトレジスト、
２３，２４．３５−３ｉ、Ｎ、膜、φＶ・・・垂直ＣＣ
Ｄゲート駈動駆動波形Ｓ・・・センサゲート駆動波形、
φ５ｔｌＢ・・・Ｓｉ基板駆動波形、Ｔ□・・・ｔｒ
ｔｘ ｔｚ ｉ４ 築２ 図 第 ３ 口 第４ 図 ′ｆＪ Δ 区 Ｓ ｚ 口 第 ７ 口 ３７ ’Ｊ−ＪＬ”Ｏｋ Ｚ ｈ 肩１３Ｆ３ｆ型漫 第７０ 拓 α ←ア、−−←−ｒｚ→ ￥Ｊ ｑ 図 ’ｆ、ｔθ 口
Claims (1)
- 【特許請求の範囲】 １、半導体基体上に設けられた半導体基体とは逆導電型
のウェル層内に形成した光電変換素子及びスイッチ素子
からなる画素のアレーと、この画素のアレーを走査する
水平及び垂直走査素子を有する固体撮像素子において、
該光電変換素子は該ウェル層上に形成された該半導体基
体と同導電型の第１の拡散層並びに該第１の拡散層上に
第１の絶縁膜を介して設けられた第１のゲート電極から
なり、該光電変換素子から該垂直走査素子への信号電荷
読み出し時には少なくとも該第１のゲート電極下に信号
電荷とは逆極性の電荷を蓄積するような第１の電圧を該
第１のゲート電極に印加し、かつ該垂直走査素子を覆う
ように形成された該ウェル層と同導電型の第２の拡散層
を有することを特徴とする固体撮像素子。 ２、特許請求の範囲第１項記載の固体撮像素子において
、光信号電荷蓄積時には、該第１の電圧と異なり信号電
荷量を増加させる第２の電圧を該第１のゲート電極に印
加することを特徴とする固体撮像素子。 ３、特許請求の範囲第２項記載の固体撮像素子において
、該光信号電荷読み出し時には該垂直走査素子の読み出
し用ゲート電極に第３の電圧を印加した後に第１の電圧
を該第１のゲート電極に印加することを特徴とする固体
撮像素子。 ４、特許請求の範囲第３項記載の固体撮像素子において
、該第３の電圧と第１の電圧印加の間に第４の電圧を該
半導体基体に印加することを特徴とする固体撮像素子。 ５、特許請求の範囲第２項記載の固体撮像素子において
、光信号電荷蓄積時に該第１のゲート電極に印加される
該第２の電圧は該光電変換素子と該垂直走査素子との分
離領域の該第１のゲート電極下に信号電荷とは逆極性の
電荷を蓄積するような電圧であることを特徴とする固体
撮像素子。 ６、特許請求の範囲第２項記載の固体撮像素子において
、該半導体基体に第５の電圧を印加することにより該光
電変換素子より信号電荷の掃き出しを行う機能を有し、
該半導体基体に第５の電圧を印加した後に第１の電圧を
該第１のゲート電極に印加することを特徴とする固体撮
像素子。 ７、特許請求の範囲第１項記載の固体撮像素子において
、該スイッチ素子は該半導体基体上に第２の絶縁膜を介
して設けた第２のゲート電極により成り、該第１の絶縁
膜厚が該第２の絶縁膜厚より薄いことを特徴とする固体
撮像素子。 ８、特許請求の範囲第１項記載の固体撮像素子において
、該スイッチ素子は該半導体基体上に第２の絶縁膜を介
して設けた第２のゲート電極により成り、該光電変換素
子と該垂直走査素子との分離領域として該ウェル層上に
該ウェル層と同導電型の第３の拡散層が形成され、該第
３の拡散層は該第２のゲート電極形成後に形成すること
を特徴とする固体撮像素子。 ９、特許請求の範囲第１項記載の固体撮像素子において
、該第２の拡散層上に該半導体基体と同導電型の第３の
拡散層を有し、該第１の拡散層、該第２の拡散層及び該
第３の拡散層を同一層をマスクとして形成することを特
徴とする固体撮像素子。 １０、特許請求の範囲第１項記載の固体撮像素子におい
て、該第１の拡散層は該画素のアレー部分ではマスクを
使わずイオン打ち込みを行うことにより形成してなるこ
とを特徴とする固体撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2287005A JPH04162672A (ja) | 1990-10-26 | 1990-10-26 | 固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2287005A JPH04162672A (ja) | 1990-10-26 | 1990-10-26 | 固体撮像素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04162672A true JPH04162672A (ja) | 1992-06-08 |
Family
ID=17711795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2287005A Pending JPH04162672A (ja) | 1990-10-26 | 1990-10-26 | 固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04162672A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008099174A (ja) * | 2006-10-16 | 2008-04-24 | Fujifilm Corp | 信号電荷の読出方法および固体撮像装置 |
| US8136014B2 (en) | 2006-09-25 | 2012-03-13 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
-
1990
- 1990-10-26 JP JP2287005A patent/JPH04162672A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8136014B2 (en) | 2006-09-25 | 2012-03-13 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
| US8239730B2 (en) | 2006-09-25 | 2012-08-07 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
| JP2008099174A (ja) * | 2006-10-16 | 2008-04-24 | Fujifilm Corp | 信号電荷の読出方法および固体撮像装置 |
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