JPWO2016104174A1 - 固体撮像装置および電子機器 - Google Patents

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Abstract

本開示は、感度の低下を抑制することができるようにする固体撮像装置および電子機器に関する。電流比較部は、画素に入射された光を受光して光電変換することで電圧を発生し、電圧から、電源線および接地線の一方である第１の電位線を基準として生成された電流と、電源線および接地線の他方である第２の電位線を基準として生成され、電流と比較するために参照される参照信号の電圧が変換された参照電流とを比較して、同一になったときに反転する比較結果を出力する。フィードバック部は、電流比較部による比較結果を用いた信号を、電流比較部における電流を生成する際のソース側に戻す。これにより、フィードバック部は、電流比較部におけるスタンバイ制御することができる。本開示は、例えば、撮像装置に用いられる固体撮像装置に適用することができる。

Description

本開示は、固体撮像装置および電子機器に関し、特に、感度の低下を抑制することができるようにした固体撮像装置および電子機器に関する。
非特許文献１においては、画素内に電流源と、コアとして2トランジスタの比較器とを有し、比較の結果を出力して、画素の外であるカラムのカウンタにおいてA/D変換を行う固体撮像装置が提案されていた。
Meng-Ting Chung, et.al, "A 0.5 V PWM CMOS Imager With 82 dB Dynamic Range and 0.055% Fixed-Pattern-Noise,"JSSC, IEEE Vol.48 pp.2522-2530
しかしながら、非特許文献１に記載の提案において、比較結果の検出は、カラム毎に行うため、１ラインずつ露光してスキャンを行う線順次の露光を行う必要があった。このため、線順次露光による感度低下が起こってしまう恐れがあった。
本開示は、このような状況に鑑みてなされたものであり、感度の低下を抑制することができるものである。
本技術の一側面の固体撮像装置は、画素に入射された光を受光して光電変換することで電圧を発生し、前記電圧から、電源線および接地線の一方である第１の電位線を基準として生成された電流と、前記電源線および接地線の他方である第２の電位線を基準として生成され、前記電流と比較するために参照される参照信号の電圧が変換された参照電流とを比較して、同一になったときに反転する比較結果を用いた信号を、前記電流を生成する際のソース側に戻す比較部、前記比較部による比較結果が反転したときの信号をデジタル値として記憶する記憶部とを前記画素毎に備える。
前記比較部は、入力される前記画素信号の電圧を変換して電流を生成する第１のトランジスタと、入力される前記参照信号の電圧を変換して参照電流を生成する第２のトランジスタとが直列に接続される反転回路を有することができる。
前記比較部は、前記反転回路による比較開始時には、前記比較結果を用いた信号として、ローレベルを戻し、前記比較部による比較結果が反転したときには、前記比較結果を用いた信号として、ハイレベルを戻す論理回路をさらに有することができる。
前記比較部は、前記比較結果信号が反転するときの遷移速度を高速化する正帰還回路をさらに有することができる。
前記光電変換部からの信号を転送する転送ゲートを前記画素毎にさらに備えることができる。
前記記憶部は、ダイナミックラッチである。
前記記憶部は、スタティックラッチである。
前記第１のトランジスタは、NMOS(Negative Channel MOS)で構成され、前記第２のトランジスタは、PMOS(Positive Channel MOS)で構成される。
前記第１のトランジスタは、PMOS(Positive Channel MOS)で構成され、前記第２のトランジスタは、NMOS(Negative Channel MOS)で構成される。
前記正孔を電荷とする場合、前記正帰還回路の極性は、電子を電荷とする場合の逆極性になる。
複数の半導体基板で構成されている。
本技術の一側面の電子機器は、画素に入射された光を受光して光電変換することで電圧を発生し、前記電圧から、電源線および接地線の一方である第１の電位線を基準として生成された電流と、前記電源線および接地線の他方である第２の電位線を基準として生成され、前記電流と比較するために参照される参照信号の電圧が変換された参照電流とを比較して、同一になったときに反転する比較結果を用いた信号を、前記電流を生成する際のソース側に戻す比較部、前記比較部による比較結果が反転したときの信号をデジタル値として記憶する記憶部とを前記画素毎に備える固体撮像装置と、前記固体撮像装置から出力される出力信号を処理する信号処理回路と、入射光を前記固体撮像装置に入射する光学系とを有する。
本技術の一側面においては、画素毎に、前記画素に入射された光を受光して光電変換することで電圧を発生し、前記電圧から、電源線および接地線の一方である第１の電位線を基準として生成された電流と、前記電源線および接地線の他方である第２の電位線を基準として生成され、前記電流と比較するために参照される参照信号の電圧が変換された参照電流とが比較されて、同一になったときに反転する比較結果を用いた信号が、前記電流を生成する際のソース側に戻される。そして、前記画素毎に、前記比較結果が反転したときの信号がデジタル値として記憶される。
本技術によれば、感度の低下を抑制することができる。
なお、本明細書に記載された効果は、あくまで例示であり、本技術の効果は、本明細書に記載された効果に限定されるものではなく、付加的な効果があってもよい。
本技術を適用した固体撮像装置の概略構成例を示すブロック図である。 画素の構成例を示すブロック図である。 比較器の詳細構成例を示すブロック図である。 画素の第１の実施の形態を示す回路図である。 第１の実施の形態に係る画素の動作を説明するタイミングチャートである。 比較器の詳細構成例を示すブロック図である。 画素の第２の実施の形態を示す回路図である。 第２の実施の形態に係る画素の動作を説明するタイミングチャートである。 画素の第３の実施の形態を示す回路図である。 第３の実施の形態に係る画素の動作を説明するタイミングチャートである。 画素の第４の実施の形態を示す回路図である。 第４の実施の形態に係る画素の動作を説明するタイミングチャートである。 ラッチ部の回路構成を示す回路図である。 画素の第５の実施の形態を示す回路図である。 第５の実施の形態に係る画素の動作を説明するタイミングチャートである。 画素の第６の実施の形態を示す回路図である。 第６の実施の形態に係る画素の動作を説明するタイミングチャートである。 ２枚の半導体基板で構成される例を説明する図である。 ２枚の半導体基板で構成される例を説明する図である。 ２枚の半導体基板で構成される例を説明する図である。 ３枚の半導体基板で構成される例を説明する図である。 ３枚の半導体基板で構成される例を説明する図である。 ラッチ回路の出力制御を説明する図である。 ラッチ回路の出力制御の動作を説明するタイミングチャートである。 SAコアの構成例を示すブロック図である。 イメージセンサの使用例を示す図である。 本開示に係る電子機器としての撮像装置の構成例を示すブロック図である。
以下、本開示を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．固体撮像装置の概略構成例
２．比較器の第１の実施の形態
３．画素部の第１の実施の形態
４．比較器の第２の実施の形態
５．画素部の第２の実施の形態
６．画素部の第３の実施の形態
７．画素部の第４の実施の形態
８．ラッチ部の第２の実施の形態
９．画素部の第５の実施の形態
１０．画素部の第６の実施の形態
１１．複数基板構成の第１の実施の形態
１２．複数基板構成の第２の実施の形態
１３．ラッチ回路の出力制御例
１４．イメージセンサの使用例
１５．電子機器への適用例
＜１．固体撮像装置の概略構成例＞
図１は、本開示に係る固体撮像装置の概略構成を示している。
図１の固体撮像装置１は、半導体として例えばシリコン（Si）を用いた半導体基板１１に、画素２１が２次元アレイ状に配列された画素アレイ部２２を有する。そして、半導体基板１１上の画素アレイ部２２の周辺に、画素駆動回路２３、DAC（D/A Converter）２４、垂直駆動回路２５、センスアンプ部２６、出力部２７、タイミング生成回路２８、及びカウンタ２９が形成されている。
画素（以下、画素部とも称する）２１は、図２に示されるように、その内部に画素回路４１とADC４２を備える。画素回路４１は、受光した光量に応じた電荷信号を生成しかつ蓄積する光電変換部を有し、光電変換部で得られたアナログの画素信号SIGをADC４２に出力する。ADC４２は、画素回路４１から供給されたアナログの画素信号SIGをデジタル信号に変換する。
ADC（AD変換器）４２は、比較器５１とラッチ部５２で構成される。比較器５１は、DAC２４から供給される参照信号REFと画素信号SIGを比較し、比較結果を示す信号として、出力信号VCOを出力する。比較器５１は、参照信号REFと画素信号SIGが同一（の電流）になったとき、出力信号VCOを反転させる。
ラッチ部５２には、入力信号として、その時の時刻を示すコード値BITXn（ｎ＝１乃至Nの整数）が入力される。そして、ラッチ部５２では、比較器５１の出力信号VCOが反転したときのコード値BITXnが保持され、その後、出力信号Colnとして読み出される。これにより、ADC４２から、アナログの画素信号SIGをNビットにデジタル化したデジタル値が出力される。
図１の画素駆動回路２３は、画素２１内の画素回路４１及び比較器５１を駆動する。DAC２４は、時間経過に応じてレベル（電圧）が単調減少するスロープ信号である参照信号REFを生成し、各画素２１に供給する。垂直駆動回路２５は、画素２１内で生成されたデジタルの画素信号SIGを、タイミング生成回路２８から供給されるタイミング信号に基づいて、所定の順番でセンスアンプ部２６に出力する。画素２１から出力されたデジタルの画素信号SIGはセンスアンプ部２６で増幅された後、出力部２７から固体撮像装置１の外部へ出力される。出力部２７は、黒レベルを補正する黒レベル補正処理やCDS(Correlated Double Sampling；相関２重サンプリング)処理など、所定のデジタル信号処理を必要に応じて行い、その後、外部へ出力する。カウンタ２９は、カウントを行い、画素２１にカウンタ信号を送る。
タイミング生成回路２８は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、生成した各種のタイミング信号を、画素駆動回路２３、DAC２４、垂直駆動回路２５等に供給する。
固体撮像装置１は、以上のように構成することができる。なお、図１では、上述したように、固体撮像装置１を構成する全ての回路が、１つの半導体基板１１上に形成されるように説明したが、後述するように、固体撮像装置１を構成する回路を複数枚の半導体基板１１に分けて配置する構成とすることもできる。
＜２．比較器の第１の実施の形態＞
図３は、比較器５１の詳細構成例を示すブロック図である。
比較器５１は、電流比較部６１およびフィードバック部６２により構成される。
電流比較部６１は、反転回路であり、電源線および接地線との間において、画素信号SIGの電圧が変換された電流と、電流と比較するために参照される参照信号REFの電圧が変換された参照電流とを比較して、同一になったときに反転する比較結果をフィードバック部６２に出力する。
フィードバック部６２は、電流比較部６１による比較結果を用いた信号を、電流比較部６１における電源線および接地線のうち、画素信号SIG側の電位線に戻す（フィードバックする）論理回路である。フィードバック部６２は、電流比較部６１による比較開始時には、比較結果を用いた信号として、ローレベルを戻し、電流比較部６１による比較結果が反転したときには、比較結果を用いた信号として、ハイレベルを戻す。これにより、フィードバック部６２は、参照信号REFの電位を掃引することができる。すなわち、フィードバック部６２は、電流比較部６１をスタンバイ状態とすることができる。
＜３．画素部の第１の実施の形態＞
図４は、図３の比較器５１の場合の画素部２１の詳細な回路構成を示す回路図である。
画素部２１は、画素回路４１、リセットトランジスタ７２、比較器５１、ラッチ部５２で構成される。
比較器５１の電流比較部６１は、トランジスタ８１及び８２により構成されている。トランジスタ８１は、PMOS(Positive Channel MOS)トランジスタで構成される。トランジスタ８２は、NMOS(Negative Channel MOS)トランジスタで構成される。
画素回路４１のアノードは、接地されており、カソードは、リセットトランジスタ７２のソースおよびトランジスタ８２のゲートと接続されている。DAC２４は、電源電圧Vdd基準の電圧を、参照信号REFとして、トランジスタ８１に出力している。
トランジスタ８１のゲートには、DAC２４より生成出力された参照信号REFが入力され、トランジスタ８２のゲートには、画素２１内の画素回路４１から出力された画素信号SIGが入力される。すなわち、トランジスタ８１は、DAC２４からの電源電圧Vdd基準の電圧を変換し電流を生成する。トランジスタ８２は、画素２１内の画素回路４１からの電圧を変換し電流を生成する。
トランジスタ８１のソースは、電源電圧Vddに接続されている。トランジスタ８１のドレインは、リセットトランジスタ７２のドレイン、トランジスタ８２のドレイン、電流制御部６１との接続点と接続されている。トランジスタ８１のドレインとトランジスタ８２のドレインの接続点が、電流比較部６１の出力端となり、フィードバック部６２と接続されている。また、トランジスタ８２のドレインは、フィードバック部６２を構成するインバータ９２と接続されている。
フィードバック部６２は、インバータ９１および９２により構成されている。インバータ９１は、電流比較部６１の比較結果信号を入力し、反転した信号を、出力信号VCOとして、ラッチ部５２に出力している。また、インバータ９１は、反転した信号をインバータ９２にも出力している。インバータ９２は、インバータ９１からの信号を入力し、反転した信号を、電流比較部６１におけるスタンバイ制御のため、トランジスタ８２のソースに出力（フィードバック）している。
リセットトランジスタ７２のゲートには、リセット信号xRSTが入力される。リセットトランジスタ７２のソースは、画素回路４１と接続されており、ドレインは、トランジスタ８１のドレインとトランジスタ８２のドレインとの接続点の間に接続されている。
ラッチ部５２は、例えば、ダイナミックラッチで構成される。ラッチ部５２には、AD変換ビット数であるNビットに対応して、N個のラッチ回路（データ記憶部）１０１−１乃至１０１−Nが設けられている。なお、以下において、N個のラッチ回路１０１−１乃至１０１−Nそれぞれを特に区別する必要がない場合は、単にラッチ回路１０１と記述する。なお、CDS回路の観点から、最終的にNビットの変換の場合、N+1のラッチを有する回路となる場合もある。
ラッチ回路１０１は、トランジスタ１１１乃至１１３と、ラッチ信号出力線１１４とで構成されている。N個のラッチ回路１０１−１乃至１０１−Nのトランジスタ１１１のゲートには、比較器５１の出力信号VCOが入力される。
出力信号VCOが入力されるトランジスタ１１１のドレインが、制御信号WORDが入力されるトランジスタ１１２のドレインと同じラッチ信号出力線１１４に接続されている。トランジスタ１１１のソースは、対接地の浮遊部とトランジスタ１１３のゲートの接続点に接続されている。トランジスタ１１３のドレインは、トランジスタ１１２のソースと接続されおり、ソースは、接地されている。
ｎビット目のラッチ回路１０１−ｎのラッチ信号出力線１１４には、そのときの時刻を示す０または１のコード入力信号（コード値）BITXnが入力される。コード入力信号BITXnは、例えば、グレイコード等のビット信号である。ラッチ回路１０１−ｎでは、トランジスタ１１１のゲートに入力された比較器５１の出力信号VCOが反転した時点のデータLATnが記憶される。
ｎビット目のラッチ回路１０１−ｎのトランジスタ１１２のゲートには、読み出しの制御信号WORDが入力される。ｎビット目のラッチ回路１０１−ｎの読み出しタイミングとなったときに、制御信号WORDがHiとなり、ｎビット目のラッチ信号（コード出力信号）Colnが、ラッチ信号出力線１１４から出力される。
以上のようにラッチ部５２が構成されることにより、ADC４２は、積分型のAD変換器として動作することができる。
図５は、１垂直信号区間(1V)における図４の画素部２１の動作を示すタイミングチャートである。
タイミングt00において、リセット信号xRSTが入力されて、リセットトランジスタ７２により、画素回路４１がリセットされ、画素部２１の初期化が行われる。このとき、トランジスタ８１（PMOS）とトランジスタ８２(NMOS)からなる電流比較部６１の閾値ばらつきが画素回路４１（PD）のカソード側に記憶される。なお、図４の例の場合、転送ゲートがないので、閾値のばらつきはPDに記憶されるが、転送ゲートがある場合、FD(フローティングディフュージョン)に記憶される。
次に、タイミングt01において、参照用の電流Idが、画素リセット時よりも下げられる。次に、外部のカウンタ２９が動作されて、ラッチ信号出力線１１４に、コード入力信号（コード値）BITXnが供給されると同時に、元の電流値になったときにカウンタの値が０になるように参照用の電流Idが増加される。すなわち、図５の例において、参照信号REFは、時間経過に応じて比較の参照電流が単調増加するように電圧制御されるスロープ信号である。
このとき、画素回路４１内のフォトダイオードに光が当たっていた場合、そのゲート電圧は、リセット時のよりも下がっており、その結果としての電流Ipixは、図５の一点鎖線のようにだんだん下がるように遷移し、トランジスタ８１（PMOS）とトランジスタ８２(NMOS)の電流値が同等になったところ（タイミングt02）で、出力信号VCOが反転（LOWに遷移）する。光が当たらない場合は、電流Ipixは、点線のように同じ値から遷移せず、時間としては、最後に反転する。
出力信号VCOが反転すると、ラッチ部５２のラッチ回路１０１−ｎ（ｎ＝１乃至Ｎ）において、出力信号VCOが反転した時点のデータLATnが記憶される。同時に、出力信号VCOの反転により、インバータ９２は、出力信号VCO(H)をトランジスタ８２(NMOS)のソースに戻す。
すなわち、電流比較部６１は、電流Id＜電流Ipixの状態で比較を開始する。フィードバック部６２は、電流Id＜電流Ipixの場合、出力信号VCO(L)を、トランジスタ８２(NMOS)のソースに戻す。電流比較部６１の比較結果が、電流Id≧電流Ipixとなったら、フィードバック部６２は、出力信号VCO(H)を、トランジスタ８２(NMOS)のソースに戻す。
インバータ９２から出力信号VCO(H)が供給されると、その結果、トランジスタ８２(NMOS)のソース部分がGND(接地)から電源へ持ち上がって、電流が流れなくなり、電流比較部６１はスタンバイ状態となる。これにより、低消費電力を実現することができる。
なお、これらの動作は、グローバルシャッタ機能として、全画素同時に行われる。これにより、ライン毎のA/D変換と比べて、感度の低下を抑制することができる。
出力信号VCOが書き込まれた後、信号読み出し期間において、読み出しの制御信号WORDはラッチ回路１０１のトランジスタ１１２のゲートに入力される。読み出しタイミングt03となったときに制御信号WORD がHiとなるので、n行目のラッチ信号（コード出力信号）Colは、ラッチ信号出力線１１４から出力される。
＜４．比較器の第２の実施の形態＞
図６は、比較器５１の詳細構成例を示すブロック図である。
図６の比較器５１は、電流比較部６１およびフィードバック部６２を備える点は、図３の比較器５１と共通している。図６の比較器５１は、出力の遷移を高速化するための回路である正帰還回路(PositiveFeedBack:PFB)１２１が追加された点が、図３の比較器５１と異なっている。
＜５．画素部の第２の実施の形態＞
図７は、図６の比較器５１の場合の画素部２１の詳細な回路構成を示す回路図である。
図７の画素部２１は、画素回路４１、リセットトランジスタ７２、比較器５１、ラッチ部５２を備える点は、図４の画素部２１と共通している。図７の画素部２１は、比較部５１に、正帰還回路１２１が追加された点が、図４の画素部２１と異なっている。
正帰還回路１２１は、４つのトランジスタ１４１乃至１４４で構成される。ここで、トランジスタ１４１および１４２は、PMOSトランジスタで構成され、トランジスタ１４３および１４４は、NMOSトランジスタで構成される。
トランジスタ８１のドレインとトランジスタ８２のドレインの接続点が、電流比較部６１の出力端とされ、正帰還回路１２１内のトランジスタ１４１のドレインとトランジスタ１４４のゲートに接続されている。
トランジスタ１４１および１４２のソースは電源電圧Vddに接続されている。トランジスタ１４１のゲートは、トランジスタ１４２のドレイン、トランジスタ１４３のドレイン、およびフィードバック部６２のインバータ９１に接続されている。トランジスタ１４２のゲートには、初期化信号xINIが入力される。トランジスタ１４３のソースは、トランジスタ１４４のドレインに接続されている。トランジスタ１４３のゲートには、初期化信号INI2が入力される。トランジスタ１４４のソースは接地されている。
以上のように構成される画素部２１（特に、正帰還回路１２１）の動作について、図８のタイミングチャートを参照して説明する。図８の例においては、１垂直信号区間(1V)におけるタイミングチャートが示されている。
タイミングt10において、リセット信号xRSTが入力されて、リセットトランジスタ７２により、画素回路４１がリセットされ、画素部２１の初期化が行われる。このとき、トランジスタ８１（PMOS）とトランジスタ８２(NMOS)からなる電流比較部６１の閾値ばらつきが画素回路４１（PD）のカソード側に記憶される。
正帰還回路１２１は画素回路４１がリセットされる時に初期化信号xINIおよび初期化信号INI2により同時に初期化される。タイミングt10において画素回路４１のリセットが終わった後に、タイミングt11において初期化信号INI2が解除され、その後、初期化信号INIが解除され、動作準備完了となる。なお、このとき、PMOSのトランジスタ１４２がLowの初期化信号xINIによりオンとなっている間、NMOSのトランジスタ１４３はLowの初期化信号INI2によりオフとなるため、正帰還回路１２１のトランジスタ１４２からトランジスタ１４４へ流れる電流をカットすることができる。
図４の場合と同様に、タイミングt11において、参照用の電流Idが、画素リセット時よりも下げられる。次に、外部のカウンタ２９が動作されて、ラッチ信号出力線１１４に、コード入力信号（コード値）BITXnが供給されると同時に、元の電流値になったときにカウンタ値が０になるように参照用の電流Idが増加される。
このとき、画素回路４１内のフォトダイオードに光が当たっていた場合、そのゲート電圧は、リセット時のよりも下がっており、その結果としての電流Ipixは、図８の一点鎖線のように遷移する。
また、このとき、正帰還回路１２１において、PMOSのトランジスタ１４１は、初期化信号xINIにより初期化解除後もOFF状態となっている。NMOSのトランジスタ１４４の入力は、電流Ipix＞電流Idのため、GND（接地）近くとなり、OFF状態である。光があたり、電流Ipix＝Idとなり、出力電圧はGND（接地）から上昇する。そのとき、NMOSのトランジスタ１４４がONして、PMOSのトランジスタ１４１の電源近くの電位であった入力電圧が引き下げられる。それと同時に入力のPMOSのトランジスタ１４１がONし、NMOSのトランジスタ１４４の入力ゲートの電位をさらに電源側へ引き上げる。すなわち、NMOSのトランジスタ１４４の入力ゲートの電位は、図５の例の場合よりも急激に引き上げられる。
このようにして、出力信号VCOが反転するときの遷移速度を高速化する正帰還（PositiveFeedBack）が行われる。その後、トランジスタ８１（PMOS）とトランジスタ８２(NMOS)の電流値が同等になったところ（タイミングt02）で、出力信号VCOが反転（LOWに遷移）する。光が当たらない場合は、電流Ipixは、点線のように同じ値から遷移せず、時間としては、最後に反転する。
出力信号VCOが反転すると、ラッチ部５２のラッチ回路１０１−ｎ（ｎ＝１乃至Ｎ）において、出力信号VCOが反転した時点のデータLATnが記憶される。同時に、出力信号VCOの反転により、インバータ９２は、出力信号VCO(H)をトランジスタ８２(NMOS)のソースに戻す。なお、この部分の詳細は、図５の例と同様のためその説明は省略される。
インバータ９２から出力信号VCO(H)が供給されると、その結果、トランジスタ８２(NMOS)のソース部分がGND（接地）から電源へ持ち上がることで、電流が流れなくなり、電流比較部６１はスタンバイ状態となる。これにより、低消費電力を実現することができる。なお、これらの動作は、全画素同時に行われ、結果としてグローバルシャッタ動作となる。
これ以降の出力信号VCOが書き込まれた後、タイミングt13以降の動作は、その後の動作は、図５の例の場合のタイミングt03以降の動作と同様であり、繰り返しになるのでその説明は省略される。
＜６．画素部の第３の実施の形態＞
図９は、図３の比較器５１の場合の画素部２１の詳細な回路構成を示す回路図である。
図９の画素部２１は、画素回路４１、リセットトランジスタ７２、比較器５１、ラッチ部５２を備える点は、図４の画素部２１と共通している。図７の画素部２１は、転送ゲート１５１が追加された点が、図４の画素部２１と異なっている。
すなわち、画素回路４１のカソード側に、制御信号TGにより信号の転送を行う転送ゲート１５１のソースが接続されている。転送ゲート１５１のドレインは、リセットトランジスタ７２のソースとトランジスタ８２のゲートが接続されている。
以上のように構成される画素部２１（特に、転送ゲート１５１）の動作について、図１０のタイミングチャートを参照して説明する。図１０の例においては、１垂直信号区間(1V)におけるタイミングチャートが示されている。
タイミングt20において、リセット信号xRSTが入力されて、リセットトランジスタ７２により、画素回路４１がリセットされ、画素部２１の初期化が行われる。このとき、トランジスタ８１（PMOS）とトランジスタ８２(NMOS)からなる電流比較部６１の閾値ばらつきが、転送ゲート１５１のドレイン、リセットトランジスタ７２のソース、トランジスタ８２のゲートの接続点に形成されるFDに記憶される。
次に、タイミングt21において、参照用の電流Idが、画素リセット時よりも下げられる。次に、外部のカウンタ２９が動作されて、ラッチ信号出力線１１４に、コード入力信号（コード値）BITXnが供給される制御信号TGが転送ゲート１５１に入力されて、転送ゲート１５１がオンし、転送が行われた後、参照用の電流Idが増加される。転送中、画素回路４１内のフォトダイオードに光が当たっていた場合、そのゲート電圧は、リセット時のよりも下がり、転送後、さらに下がったところでの固定となる。その結果としての電流Ipixは、図１０の一点鎖線のように遷移する。その後、トランジスタ８１（PMOS）とトランジスタ８２(NMOS)の電流値が同等になったところ（タイミングt02）で、出力信号VCOが反転（LOWに遷移）する。光が当たらない場合は、電流Ipixは、点線のように、転送中立ち上がるが、転送後、同じ値から遷移せず、時間としては、最後に反転する。
出力信号VCOが反転すると、ラッチ部５２のラッチ回路１０１−ｎ（ｎ＝１乃至Ｎ）において、出力信号VCOが反転した時点のデータLATnが記憶される。同時に、出力信号VCOの反転により、インバータ９２は、出力信号VCO(H)をトランジスタ８２(NMOS)のソースに戻す。
インバータ９２から出力信号VCOが供給されるので、トランジスタ８２(NMOS)のソース部分がGND（接地）から電源へ持ち上がって、電流が流れなくなり、電流比較部６１はスタンバイ状態となる。これにより、低消費電力を実現することができる。なお、これらの動作は、全画素同時に行われ、結果としてグローバルシャッタ動作となる。
これ以降の出力信号VCOが書き込まれた後、タイミングt23以降の動作は、その後の動作は、図５の例の場合のタイミングt03以降の動作と同様であり、繰り返しになるのでその説明は省略される。
以上のように、転送ゲートを有する場合、制御信号TGが加わるので、電流Ipixが時間変化ではなく、転送後固定となる。
＜７．画素部の第４の実施の形態＞
図１１は、図６の比較器５１の場合の画素部２１の詳細な回路構成を示す回路図である。
図１１の画素部２１は、画素回路４１、リセットトランジスタ７２、比較器５１、ラッチ部５２、正帰還回路１２１を備える点は、図７の画素部２１と共通している。図１１の画素部２１は、図９を参照して上述した転送ゲート１５１が追加された点が、図７の画素部２１と異なっている。
すなわち、画素回路４１のカソード側に、制御信号TGにより信号の転送を行う転送ゲート１５１のソースが接続されている。転送ゲート１５１のドレインは、リセットトランジスタ７２のソースとトランジスタ８２のゲートが接続されている。
以上のように構成される画素部２１（特に、正帰還回路１２１および転送ゲート１５１）の動作について、図１２のタイミングチャートを参照して説明する。図１２の例においては、１垂直信号区間(1V)におけるタイミングチャートが示されている。
タイミングt30において、リセット信号xRSTが入力されて、リセットトランジスタ７２により、画素回路４１がリセットされ、画素部２１の初期化が行われる。このとき、トランジスタ８１（PMOS）とトランジスタ８２(NMOS)からなる電流比較部６１の閾値ばらつきが、転送ゲート１５１のドレイン、リセットトランジスタ７２のソース、トランジスタ８２のゲートの接続点に形成されるFDに記憶される。
正帰還回路１２１は画素回路４１がリセットされる時に初期化信号xINIおよび初期化信号INI2により同時に初期化される。タイミングt30において画素回路４１のリセットが終わった後に、タイミングt31において初期化信号INI2が解除され、その後、初期化信号INIが解除され、動作準備完了となる。
また、タイミングt31において、参照用の電流Idが、画素リセット時よりも下げられる。次に、初期化信号xINIが解除された後、制御信号TGが転送ゲート１５１に入力されて、転送ゲート１５１がオンし、転送が行われた後、参照用の電流Idが増加される。それと同時に、外部のカウンタ２９が動作されて、ラッチ信号出力線１１４に、コード入力信号（コード値）BITXnが供給される。ここで、転送中、画素回路４１内のフォトダイオードに光が当たっていた場合、そのゲート電圧は、リセット時のよりも下がり、転送後、さらに下がったところでの固定となる。その結果としての電流Ipixは、図１０の一点鎖線のように遷移する。その後、トランジスタ８１（PMOS）とトランジスタ８２(NMOS)の電流値が同等になったところ（タイミングt02）で、出力信号VCOが反転（LOWに遷移）する。光が当たらない場合は、電流Ipixは、点線のように、転送中立ち上がるが、転送後、同じ値から遷移せず、時間としては、最後に反転する。
出力信号VCOが反転すると、ラッチ部５２のラッチ回路１０１−ｎ（ｎ＝１乃至Ｎ）において、出力信号VCOが反転した時点のデータLATnが記憶される。同時に、出力信号VCOの反転により、インバータ９２は、出力信号VCO(H)をトランジスタ８２(NMOS)のソースに戻す。なお、この部分の詳細は、図５の例と同様のためその説明は省略される。
インバータ９２から出力信号VCOが供給されると、トランジスタ８２(NMOS)のソース部分がGND（接地）から電源へ持ち上がることで、電流が流れなくなり、電流比較部６１はスタンバイ状態となる。これにより、低消費電力を実現することができる。なお、これらの動作は、グローバルシャッタ機能として、全画素同時に行われる。
これ以降の出力信号VCOが書き込まれた後、タイミングt33以降の動作は、その後の動作は、図５の例の場合のタイミングt03以降の動作と同様であり、繰り返しになるのでその説明は省略される。
以上のように、転送ゲートを有する場合、制御信号TGが加わるので、電流Ipixが時間変化ではなく、転送後固定となる。
なお、以上においては、ラッチ部５２が、３トランジスタのDRAMで構成されるダイナミックラッチで構成される例を説明してきたが、次に説明するようにラッチ部５２はスタティックラッチで構成するようにしてもよい。
＜８．ラッチ部の第２の実施の形態＞
図１３は、図２のラッチ部５２の詳細な回路構成を示す回路図である。
ラッチ部５２は、AD変換ビット数であるnビットに対応して、スタティックラッチ１８２−１乃至１８２−ｎを含むラッチ回路１７１が設けられている。
ラッチ回路１７１は、マルチプレクサ１８１、スタティックラッチ１８２−１乃至１８２−ｎ、およびラッチ信号出力線１８３を含むように構成されている。なお、以下において、n個のスタティックラッチ１８２−１乃至１８２−ｎそれぞれを特に区別する必要がない場合は、単にスタティックラッチ１８２と記述する。
マルチプレクサ１８１には、出力信号VCOと制御信号WORDとが入力され、演算結果が各スタティックラッチ１８２に入力される。マルチプレクサ１８１は、スタティックラッチ１８２の読み出し書き込みを制御し、NOR回路１９１、インバータ１９２、インバータ１９３を含むように構成されている。出力信号VCOは、NOR回路１９１に入力され、制御信号WORDとの論理和の否定をとって、xTとして出力されるとともに、インバータ１９２により反転された値が、Tとして出力される。また、出力信号VCOは、xLとして出力されるとともに、インバータ１９３により反転された値が、Lとして出力される。
マルチプレクサ１８１からの信号がT=ON,L=OFFで、スタティックラッチ１８２においては、ラッチ信号出力線１８３から書き込みが行われる（取り込まれる）。マルチプレクサ１８１からの信号がT=OFF,L=ONでスタティックラッチ１８２においては、フリップし、ラッチ信号出力線１８３から書き込まれたデータが記憶される。マルチプレクサ１８１からの信号がT=ON,L=ONで、スタティックラッチ１８２においては、記憶されていたデータが、ラッチ信号出力線１８３に読み出される。マルチプレクサ１８１からの信号がT=ON,L=OFFで、スタティックラッチ１８２においては、Highインピーダンスとなり、ラッチ信号出力線１８３には影響がない。
以上のように、ラッチ部５２がスタティックラッチで構成される場合、読み出し書き込み制御がラッチ部５２内で行われるので、外部にセンスアンプやカウンタの必要がない。
＜９．画素部の第５の実施の形態＞
図１４は、図６の比較器５１の場合の画素部２１の詳細な回路構成を示す回路図である。
図１４の画素部２１は、画素回路４１、リセットトランジスタ７２、比較器５１、およびラッチ部５２を備える点は、図７の画素部２１と共通している。図１４の画素部２１は、図７の画素部２１と比して、内部のトランジスタが逆極性を有している。なお、電流の方向と、ラッチ部５２の構成は、図７の例と同じ方向であり、同じ構成であるので、それらの説明は繰り返しになるのでその説明は省略される。
トランジスタの逆極性により、各部間の接続や比較器５１の電流比較部６１、正帰還回路１２１、フィードバック部６２の構成が、図７の構成と異なっている。
比較器５１の電流比較部６１は、トランジスタ２１１及び２１２により構成されている。トランジスタ２１１は、PMOSトランジスタで構成される。トランジスタ２１２は、NMOSトランジスタで構成される。
画素回路４１のカソードは、電圧Vdpixと接続されており、アノードは、リセットトランジスタ７２のソースおよびトランジスタ２１１のゲートと接続されている。DAC２４は、接地からの電源を、参照信号REFとして、トランジスタ２１２に出力している。なお、電圧Vdpixは、電源電圧と構造上分離しているが、電源電圧と同じであってもよい。
トランジスタ２１１のゲートには、画素２１内の画素回路４１から出力された画素信号SIGが入力される。トランジスタ２１２のゲートには、DAC２４より生成出力された参照信号REFが入力される。
トランジスタ２１１のソースは、フィードバック部６２のインバータ９１とラッチ回路１０１のトランジスタ１１１のゲートとの接続点と接続されている。トランジスタ２１１のドレインは、リセットトランジスタ７２のドレイン、トランジスタ８２のソース、電流制御部６１との接続点と接続されている。トランジスタ２１１のドレインとトランジスタ２１２のドレインの接続点が、電流比較部６１の出力端となり、正帰還回路１２１を通して、フィードバック部６２と接続されている。また、トランジスタ２１２のソースは、接地されている。
正帰還回路１２１は、４つのトランジスタ２３１乃至２３４で構成される。ここで、トランジスタ２３１および２３２は、PMOSトランジスタで構成され、トランジスタ２３３および２３４は、NMOSトランジスタで構成される。
トランジスタ２１１のドレインとトランジスタ２１２のソースの接続点が、電流比較部６１の出力端とされ、正帰還回路１２１内のトランジスタ２３１のゲートとトランジスタ２３３のドレインに接続されている。
トランジスタ２３１のソースは電源電圧Vddに接続されている。トランジスタ２３１のドレインは、トランジスタ２３２のソースに接続されている。トランジスタ２３２のゲートには、初期化信号xINI2が入力される。トランジスタ２３２のドレインと、トランジスタ２３３のゲートとの接続点が、正帰還回路１２１の出力端となり、フィードバック部６２と接続されている。トランジスタ２３３とトランジスタ２３４のソースは、接地されている。トランジスタ２３４のゲートには、初期化信号INIが入力される。トランジスタ２３４のドレインは、正帰還回路１２１の出力端と、フィードバック部６２のインバータ９１との間に接続されている。
フィードバック部６２は、図７の例からインバータ９２が除かれており、インバータ９１により構成されている。インバータ９１は、正帰還回路１２１から入力される信号を反転し、反転した信号を、出力信号VCOとして、ラッチ部５２に出力している。また、インバータ９１は、反転した信号を、電流比較部６１におけるスタンバイ制御のため、トランジスタ２１１のソースに出力（フィードバック）している。
以上のように構成される画素部２１の動作が、図１５のタイミングチャートに示されている。なお、図１５の例は、リセット信号xRSTがリセット信号RSTに入れ替わって、HighとLowが逆になり、初期化信号xINIが初期化信号INIに入れ替わってHighとLowが逆になり、初期化信号INI2が初期化信号xINI2に入れ替わってHighとLowが逆になった点だけが図７の例と異なっている。したがって、図１７の例の動作は、図７の例と基本的な動作は同じであるので、その説明は省略される。
＜１０．画素部の第６の実施の形態＞
図１６は、図６の比較器５１の場合の画素部２１の詳細な回路構成を示す回路図である。
図１６の画素部２１は、画素回路４１、リセットトランジスタ７２、比較器５１、およびラッチ部５２を備える点は、図７の画素部２１と共通している。図１６の画素部２１は、図７の画素部２１と比して、画素回路４１が、例えば、有機光電変換膜などのホール蓄積型であり、比較部５１の正帰還回路１２１が逆極性を有しており、電流が逆向きである。なお、電流比較部６１、フィードバック部６２、およびラッチ部５２の構成は、図７の例と同じ構成であるので、それらの説明は繰り返しになるのでその説明は省略される。
画素回路４１がホール蓄積型であることで、正帰還回路１２１の構成が、図７の構成と異なっている。
画素回路４１のカソードは、図１４の例と同様に電圧Vdpixに接続されている。アノードは、リセットトランジスタ７２のソースおよびトランジスタ８２のゲートと接続されている。
正帰還回路１２１は、図１４の例の正帰還回路１２１と基本的に同様に、４つのトランジスタ２３１乃至２３４で構成される。なお、詳細な説明は、繰り返しになるので省略される。
以上のように構成される画素部２１の動作が、図１７のタイミングチャートに示されている。なお、図１７の例は、初期化信号xINIが初期化信号INIに入れ替わってHighとLowが逆になり、初期化信号INI2が初期化信号xINI2に入れ替わってHighとLowが逆になった点と、電流の向きが逆向きである点だけが図７の例と異なっている。したがって、図１７の例の動作は、図７の例と基本的な動作は同じであるので、その説明は省略される。
なお、画素回路４１がホール蓄積型であるので、正帰還回路１２１の構成が逆極性であることが望ましいが、逆極性でなくてもよい。
また、電流の向きが逆向きであるので、比較用の電流Ipixは、最初に少なく流しておき、AD変換を行う前には、大電流としてその後、少なくなる方向へ減らしていく駆動とする。すなわち、図１７の例において、参照信号REFは、時間経過に応じて比較のための電流Idが単調減少するように電圧が増加するスロープ信号である。したがって、図１７の例の場合、電流比較部６１は、電流Id＞電流Ipixの状態で比較を開始する。フィードバック部６２は、電流Id＞電流Ipixの場合、出力信号VCO(L)を、トランジスタ８２(NMOS)のソースに戻す。電流比較部６１の比較結果が、電流Id≦電流Ipixとなったら、フィードバック部６２は、出力信号VCO(H)を、トランジスタ８２(NMOS)のソースに戻す。
なお、図１６の画素部２１のフィードバック部６２は、図１８のように構成することで、インバータを１つで構成し、インバータを１つ減らすことができる。
以上のように、本技術においては、画素に入射された光を受光して光電変換することで電圧を発生し、電圧から、電源線および接地線の一方である第１の電位線を基準として生成された電流と、電源線および接地線の他方である第２の電位線を基準として生成され、電流と比較するために参照される参照信号の電圧が変換された参照電流とを比較して、同一になったときに反転する比較結果を用いた信号を、電流を生成する際のソース側に戻す比較部と、比較部による比較結果が反転したときの信号をデジタル値として記憶する記憶部とが画素毎に構成される。
このように構成することにより、本技術によれば、グローバルシャッタ動作のA/D変換信号を得ることができるので、ライン毎の書き込みと比べて、感度の低下を抑制することができる。
また、信号反転後にスタンバイ状態となるので、信号反転後には定常電流が流れないため、低消費電力とすることが可能となる。
＜１１．複数基板構成の第１の実施の形態＞
以上の説明においては、固体撮像装置１が、１枚の半導体基板１１上に形成されるものとして説明したが、複数枚の半導体基板１１に回路を作り分けることで、固体撮像装置１を構成してもよい。
図１８は、固体撮像装置１を２枚の半導体基板１１で構成した場合の概略断面図を示している。
上側基板１１Ａは、配線層３０１が形成された表面側とは反対の裏面側に、フォトダイオード３０２、カラーフィルタ３０３、OCL（オンチップレンズ）３０４などが形成された裏面照射型となっている。
上側基板１１Ａの配線層３０１は、下層基板１１Ｃの表面側である配線層３０５とCu-Cu接合等の接合技術により貼り合わされている。
上側基板１１Ａには、例えば、フォトダイオード３０２を含む画素回路４１が少なくとも形成されている。下側基板１１Ｃには、１つ以上のラッチ回路１０１を含むラッチ部５２が少なくとも形成されている。上側基板１１Ａと下側基板１１Ｃは、例えば、Cu-Cuなどの金属結合などにより接合される。
図１９は、上側基板１１Ａと下側基板１１Ｃのそれぞれに形成される回路構成の第１の例を示している。
上側基板１１Ａには、少なくとも画素回路４１が形成されている。下側基板１１Ｃには、少なくともADC４２（比較部５１とラッチ部５２）の回路が形成されている。
なお、図１９の回路構成は、上側基板１１Ａが例えば有機光電変換膜などの非シリコン材料などの場合にも適用可能な構成である。
また、図１９の回路構成は、図７の画素２１の第２の実施の形態を示す回路構成であるが、その他の実施の形態の回路構成とすることもできる。例えば、図９の画素２１の第３の実施の形態に示されるように転送ゲート１５１を有する回路構成の場合には、上側基板１１Ａには、転送ゲート１５１までが含まれる。
図２０は、上側基板１１Ａと下側基板１１Ｃのそれぞれに形成される回路構成の第２の例を示している。
上側基板１１Ａには、少なくとも画素回路４１とADC４２のうちの比較部５１の回路が形成されている。下側基板１１Ｃには、少なくともADC４２のうちのラッチ部５２の回路が形成されている。
図２０の例の場合は、上側基板１１Ａの画素回路４１のフォトダイオード３０２部分は、裏面照射型の受光部とすることが最適である。また、下側基板１１Ｃに関しては、ラッチ部５２の回路部分で、専用の微細プロセスなどで作り分けると、コストを削減することができる。
なお、図２０の例の回路構成も、図７の画素２１の第２の実施の形態を示す回路構成であるが、その他の実施の形態の回路構成とすることもできる。
＜１２．複数基板構成の第２の実施の形態＞
図１８乃至図２０は、固体撮像装置１を２枚の半導体基板１１で構成した例であるが、３枚の半導体基板１１で構成することもできる。
図２１は、固体撮像装置１を３枚の半導体基板１１で構成した場合の概略断面図を示している。
上側基板１１Ａは、配線層３０１が形成された表面側とは反対の裏面側に、フォトダイオード３０２、カラーフィルタ３０３、OCL３０４などが形成された裏面照射型となっている。
上側基板１１Ａの配線層３０１は、中間基板１１Ｂの表面側である配線層３０５とCu-Cu接合により貼り合わされている。
中間基板１１Ｂと下側基板１１Ｃは、下側基板１１Ｃの表面側に形成された配線層３１２と、中間基板１１Ｂの接続用配線３１１とのCu-Cu接合により貼り合わされている。中間基板１１Ｂの接続用配線３１１は、貫通電極３１３により、中間基板１１Ｂの表面側の配線層３０５と接続されている。
図２１の例では、中間基板１１Ｂの表面側である配線層３０５が上側基板１１Ａの配線層３０１と向き合うように接合されているが、中間基板１１Ｂの上下を反転して、中間基板１１Ｂの配線層３０５が下側基板１１Ｃの配線層３１２と向き合うように接合してもよい。
図２２は、上側基板１１Ａと下側基板１１Ｃのそれぞれに形成される回路構成の例を示している。
上側基板１１Ａには、少なくとも画素回路４１が形成されている。中間基板１１Ｂには、少なくともADC４２のうちの比較部５１の回路が形成されている。下側基板１１Ｃには、少なくともADC４２のうちのラッチ部５２の回路が形成されている。
図２２の回路構成は、図１９の回路構成と図２０の回路構成のそれぞれの利点を合わせた構成である。すなわち、上側基板１１Ａの画素回路４１を、シリコンではない高感度受光素子を含むものとし、中間基板１１Ｂを本技術の比較部５１、下側基板１１Ｃをラッチ部５２の構造に最適なプロセスと、作り分けることが可能となる。例えば、各端子の貼り合わせには、例えば、Cu-CU接合技術が適用される。
なお、図２２の回路構成は、図７の画素２１の第２の実施の形態を示す回路構成であるが、その他の実施の形態の回路構成とすることもできる。例えば、図９の画素２１の第３の実施の形態に示されるように転送ゲート１５１を有する回路構成の場合には、上側基板１１Ａには、転送ゲート１５１までが含まれる。
なお、以上の半導体基板への作り分けは例であり、他の構成に作り分けをするようにしてもよい。
＜１３．ラッチ回路の出力制御例＞
次に、ラッチ部５２のN個のラッチ回路１０１−１乃至１０１−Nのラッチ信号Colnの読み出し制御について説明する。
図２３は、各画素２１内のラッチ部５２とセンスアンプ部２６の読み出し制御に関する回路図である。書き込み制御の回路については図示が省略されている。
ラッチ部５２のN個のラッチ回路１０１は、それぞれ、図２３に示されるように、ラッチ信号出力線１１４を介してセンスアンプ部２６のSAコア（センスアンプコア回路）４７１と接続されている。
ラッチ回路１０１とSAコア４７１との間には、ラッチ信号出力線１１４に接続されたキャパシタ４７５と、そのキャパシタ４７５に所定の電位をプリチャージするためのトランジスタ４７２が配置されている。
ラッチ信号Colnの読み出しは、読み出し前に、トランジスタ４７２によってキャパシタ４７５に所定の電位がプリチャージされ、SAコア４７１が、プリチャージされたキャパシタ４７５の電位がラッチ信号Colnによってディスチャージされたか否かを検出することによって、ラッチ信号Colnの読み出しを行う。例えば、ラッチ信号Colnが“１”であれば、プリチャージされた電位がディスチャージされ、ラッチ信号Colnが“０”であれば、プリチャージされた電位が保持される。
固体撮像装置１には、図２３に示されるように、読み出しの制御信号WORDを伝送するWORD制御線４８１、キャパシタ４７５にプリチャージを行うトランジスタ４７２に制御信号xPCを伝送するxPC制御線４７３、SAコア４７１がラッチ信号Colnの検出を行うタイミングを制御する制御信号ENを伝送するEN制御線４７４が入力される。
これにより、SAコア４７１がラッチ回路１０１の読み出し動作とプリチャージ動作を行う。
図２４は、図２３に示したラッチ部５２とセンスアンプ部２６のタイミングチャートである。図２５の全ビット同時読み出しの駆動において、１回の読み出しにかかる単位時間をTとする。
なお、図２３および図２４の例においては、全ビット読み出しの駆動の例が示されているが、奇数ビットと偶数ビットを交互に読み出すインターリーブ駆動などを行うことも可能である。
また、図２３の例において、SAコア４７１は、インバータで構成されてもよいが、例えば、”A High-Density 45 nm SRAM Using Small-Signal Non-Strobed Regenerative Sensing,”Naveen Verma, Student Member, IEEE, and Anantha P. Chandrakasan, Fellow, IEEEにおいて提案されている構成（図２５）をとることも可能である。
図２５は、上述のSAコアの構成例を示すブロック図である。
図２５のSAコアは、２つのインバータアンプ５０１および５０２、リセットトランジスタ５０３および５０４、再生フィードバックデバイスとなるトランジスタ５０５、トランジスタ５０６、およびインバータ５０７を含むように構成されている。
このような構成にすることで、小さな信号を増幅させることが可能である。
＜１４．イメージセンサの使用例＞
図２６は、上述の固体撮像装置を使用する使用例を示す図である。
上述した固体撮像装置（イメージセンサ）は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
＜１５．電子機器への適用例＞
本開示は、固体撮像装置への適用に限られるものではない。即ち、本開示は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。固体撮像装置は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
図２７は、本開示に係る電子機器としての、撮像装置の構成例を示すブロック図である。
図２７の撮像装置６００は、レンズ群などからなる光学部６０１、図１の固体撮像装置１の構成が採用される固体撮像装置（撮像デバイス）６０２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路６０３を備える。また、撮像装置６００は、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７、および電源部６０８も備える。DSP回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７および電源部６０８は、バスライン６０９を介して相互に接続されている。
光学部６０１は、被写体からの入射光（像光）を取り込んで固体撮像装置６０２の撮像面上に結像する。固体撮像装置６０２は、光学部６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置６０２として、図１の固体撮像装置１、即ち、感度の低下を抑制させつつ、消費電力を低減させた固体撮像装置を用いることができる。
表示部６０５は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像装置６０２で撮像された動画または静止画を表示する。記録部６０６は、固体撮像装置６０２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
操作部６０７は、ユーザによる操作の下に、撮像装置６００が持つ様々な機能について操作指令を発する。電源部６０８は、DSP回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６および操作部６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
上述したように、固体撮像装置６０２として、上述した実施の形態に係る固体撮像装置１を用いることで、感度の低下を抑制させつつ、消費電力を低減することができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置６００においても、感度低下の抑制と低消費電力を実現することができる。
なお、上述した説明では、比較器５１及びADC４２は、固体撮像装置１に組み込まれた部品として説明したが、それぞれ単独で流通する製品（比較器、AD変換器）とすることができる。
また、本開示は、固体撮像装置に限らず、他の半導体集積回路を有する半導体装置全般に対して適用可能である。
本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
上述したように、本開示は、電子を電荷とする回路構成とすることもできるし、説明したが、正孔を電荷とする回路構成とすることもできる。また、上述したように、各回路構成において、トランジスタの極性（NMOSトランジスタとPMOSトランジスタ）を入れ替えた回路構成でも実現可能である。その場合、トランジスタに入力される制御信号は、HiとLowが反対の信号となる。
上述したように、参照信号REFは、時間経過に応じて比較のための電流Idが単調減少するように電圧が減少するスロープ信号とすることもできるし、参照信号REFは、時間経過に応じて比較のための電流Idが単調減少するように電圧が増加するスロープ信号とすることもできる。また、参照信号REFは経過時間に依らず固定電圧とすることもできる。
その他、上述した複数の実施の形態の全てまたは一部を組み合わせた形態を採用することができる。上述した実施の形態では説明していない他の実施の形態どうしを適宜組み合わせた形態も可能である。
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
なお、本技術は以下のような構成も取ることができる。
（１） 画素に入射された光を受光して光電変換することで電圧を発生し、前記電圧から、電源線および接地線の一方である第１の電位線を基準として生成された電流と、前記電源線および接地線の他方である第２の電位線を基準として生成され、前記電流と比較するために参照される参照信号の電圧が変換された参照電流とを比較して、同一になったときに反転する比較結果を用いた信号を、前記電流を生成する際のソース側に戻す比較部と、
前記比較部による比較結果が反転したときの信号をデジタル値として記憶する記憶部と
を前記画素毎に備える固体撮像装置。
（２） 前記比較部は、入力される前記画素信号の電圧を変換して電流を生成する第１のトランジスタと、入力される前記参照信号の電圧を変換して参照電流を生成する第２のトランジスタとが直列に接続される反転回路を有する
前記（１）に記載の固体撮像装置。
（３） 前記比較部は、前記反転回路による比較開始時には、前記比較結果を用いた信号として、ローレベルを戻し、前記比較部による比較結果が反転したときには、前記比較結果を用いた信号として、ハイレベルを戻す論理回路をさらに有する
前記（２）に記載の固体撮像装置。
（４） 前記比較部は、前記比較結果信号が反転するときの遷移速度を高速化する正帰還回路をさらに有する
前記（１）乃至（３）のいずれかに記載の固体撮像装置。
（５） 前記光電変換部からの信号を転送する転送ゲートを
前記画素毎にさらに備える前記（１）乃至（４）のいずれかに記載の固体撮像装置。
（６） 前記記憶部は、ダイナミックラッチである
前記（１）乃至（５）のいずれかに記載の固体撮像装置。
（７） 前記記憶部は、スタティックラッチである
前記（１）乃至（５）のいずれかに記載の固体撮像装置。
（８） 前記第１のトランジスタは、NMOS(Negative Channel MOS)で構成され、前記第２のトランジスタは、PMOS(Positive Channel MOS)で構成される
前記（２）に記載の固体撮像装置。
（９） 前記第１のトランジスタは、PMOS(Positive Channel MOS)で構成され、前記第２のトランジスタは、NMOS(Negative Channel MOS)で構成される
前記（２）に記載の固体撮像装置。
（１０） 前記正孔を電荷とする場合、前記正帰還回路の極性は、電子を電荷とする場合の逆極性になる
前記（７）に記載の固体撮像装置。
（１１） 複数の半導体基板で構成されている
前記（１）乃至（１０）のいずれかに記載の固体撮像装置。
（１２） 画素に入射された光を受光して光電変換することで電圧を発生し、前記電圧から、電源線および接地線の一方である第１の電位線を基準として生成された電流と、前記電源線および接地線の他方である第２の電位線を基準として生成され、前記電流と比較するために参照される参照信号の電圧が変換された参照電流とを比較して、同一になったときに反転する比較結果を用いた信号を、前記電流を生成する際のソース側に戻す比較部と、
前記比較部による比較結果が反転したときの信号をデジタル値として記憶する記憶部と
を前記画素毎に備える固体撮像装置と、
前記固体撮像装置から出力される出力信号を処理する信号処理回路と、
入射光を前記固体撮像装置に入射する光学系と
を有する電子機器。
１ 固体撮像装置， １１ 半導体基板， １１Ａ 上側基板， １１Ｂ 中間基板，１１Ｃ 下側基板， ２１ 画素（部）， ２４ DAC， ２６ センスアンプ部， ４１ 画素回路， ４２ ADC， ５１ 比較器， ５２ ラッチ部， ６１ 電流比較部， ６２ フィードバック部， ７２ リセットトランジスタ， ８１，８２ トランジスタ， ９１，９２ インバータ， ６００ カメラ装置， ６０２ 固体撮像素子， １０１，１０１−１乃至１０１−N ラッチ回路， １１１乃至１１３ トランジスタ， １１４ ラッチ信号出力線， １２１ 正帰還回路， トランジスタ１４１乃至１４４ トランジスタ， １５１ 転送ゲート， １７１，１７１−１乃至１７１−N ラッチ回路， １８１ マルチプレクサ， １８２ スタティックラッチ， １８３ ラッチ信号出力線， １９１ NOR回路， １９２，１９３ インバータ， ２１１，２１２ トランジスタ， ２３１乃至２３４ トランジスタ， ３０１ 配線層， ３０２ フォトダイオード， ３０３ カラーフィルタ， ３０４ OCL， ３０５ 配線層， ３１１ 接続用配線， ３１２ 配線層， ４７１ SAコア， ４７２ トランジスタ， ４７３ xPC制御線， ４７４ EN制御線， ４７５ キャパシタ， ４８１ WORD制御線， ５０１，５０２ インバータアンプ， ５０３，５０４ リセットトランジスタ， ５０５，５０６ トランジスタ， ５０７ インバータ， ６００ 撮像装置， ６０１ 光学部， ６０２ 固体撮像装置， ６０３ DSP回路

Claims (12)

  1. 画素に入射された光を受光して光電変換することで電圧を発生し、前記電圧から、電源線および接地線の一方である第１の電位線を基準として生成された電流と、前記電源線および接地線の他方である第２の電位線を基準として生成され、前記電流と比較するために参照される参照信号の電圧が変換された参照電流とを比較して、同一になったときに反転する比較結果を用いた信号を、前記電流を生成する際のソース側に戻す比較部と、
    前記比較部による比較結果が反転したときの信号をデジタル値として記憶する記憶部と
    を前記画素毎に備える固体撮像装置。
  2. 前記比較部は、入力される前記画素信号の電圧を変換して電流を生成する第１のトランジスタと、入力される前記参照信号の電圧を変換して参照電流を生成する第２のトランジスタとが直列に接続される反転回路を有する
    請求項１に記載の固体撮像装置。
  3. 前記比較部は、前記反転回路による比較開始時には、前記比較結果を用いた信号として、ローレベルを戻し、前記比較部による比較結果が反転したときには、前記比較結果を用いた信号として、ハイレベルを戻す論理回路をさらに有する
    請求項２に記載の固体撮像装置。
  4. 前記比較部は、前記比較結果信号が反転するときの遷移速度を高速化する正帰還回路をさらに有する
    請求項１に記載の固体撮像装置。
  5. 前記光電変換部からの信号を転送する転送ゲートを
    前記画素毎にさらに備える請求項１に記載の固体撮像装置。
  6. 前記記憶部は、ダイナミックラッチである
    請求項１に記載の固体撮像装置。
  7. 前記記憶部は、スタティックラッチである
    請求項１に記載の固体撮像装置。
  8. 前記第１のトランジスタは、NMOS(Negative Channel MOS)で構成され、前記第２のトランジスタは、PMOS(Positive Channel MOS)で構成される
    請求項２に記載の固体撮像装置。
  9. 前記第１のトランジスタは、PMOS(Positive Channel MOS)で構成され、前記第２のトランジスタは、NMOS(Negative Channel MOS)で構成される
    請求項２に記載の固体撮像装置。
  10. 前記正孔を電荷とする場合、前記正帰還回路の極性は、電子を電荷とする場合の逆極性になる
    請求項２に記載の固体撮像装置。
  11. 複数の半導体基板で構成されている
    請求項１に記載の固体撮像装置。
  12. 画素に入射された光を受光して光電変換することで電圧を発生し、前記電圧から、電源線および接地線の一方である第１の電位線を基準として生成された電流と、前記電源線および接地線の他方である第２の電位線を基準として生成され、前記電流と比較するために参照される参照信号の電圧が変換された参照電流とを比較して、同一になったときに反転する比較結果を用いた信号を、前記電流を生成する際のソース側に戻す比較部と、
    前記比較部による比較結果が反転したときの信号をデジタル値として記憶する記憶部と
    を前記画素毎に備える固体撮像装置と、
    前記固体撮像装置から出力される出力信号を処理する信号処理回路と、
    入射光を前記固体撮像装置に入射する光学系と
    を有する電子機器。
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