JP2018014655A - 撮像装置 - Google Patents

Abstract

【課題】画質と電力の観点から撮影時に好適な画素出力の画素混合処理を行うことを可能にした撮像装置を提供する。【解決手段】撮像装置は、入射光の波長に対し少なくとも２種類の感度特性を有する画素部１０１を行列方向に複数備え、画素列毎に画素出力を増幅可能な増幅回路と、増幅回路の入力側にて画素列出力を混合処理する第一の画素出力混合回路と、増幅回路の出力側にて画素出力を混合処理する第二の画素出力混合回路とを有する撮像手段を備える。第一の画素出力混合回路または第二の画素出力混合回路により混合処理する際、画素部のうち、所定の感度特性を有する画素部は、第一の画素出力混合回路または第二の画素出力混合回路の何れかにて混合処理を行い、所定の感度特性とは異なる画素部については、異なる第一の画素出力混合回路または第二の画素出力混合回路にて混合処理を行う。【選択図】図１

Description

本発明は、ＣＭＯＳ撮像素子などを用いた撮像装置に関し、特にその制御方法に関する。

近年、デジタルカメラ等の撮像装置に用いられるCMOS撮像素子については、静止画、動画の双方の読み出しに対応しているものが一般的となっている。

撮像素子からの画素出力として、静止画では高精細な画質とするため撮像素子の画素出力を全て読み出し、動画では各動画フォーマットの画素数に応じて必要情報量に画素数を低減化する画素出力混合処理の技術が開示されている。

特許文献１には、画素列毎に有する一つの列アンプの入力端にて、画素出力が保持される保持容量を、異なる画素列も含めて一つの列アンプに接続することで、画素出力がアナログ的に混合処理されるよう構成されたものが開示されている。

特許文献２には、画素列毎に有する列アンプの出力端にて、列アンプによって増幅処理された画素出力が保持される保持容量を、画素出力の混合を行う異なる画素列の保持容量とで接続することで、アナログ的に画素出力の混合処理が行われるよう構成されたものが開示されている。

特開２００６−１４３１６号公報 特開２００５−１３０３８２号公報

上述の特許文献１に開示された従来技術では、混合する画素列に対して、一つのアンプで混合処理を行うため、不使用となる画素列のアンプを休止状態とすることで消費電力の低減が可能となる。

しかしながら、混合処理として列アンプ入力前で発生するランダムノイズの低減効果はあるが、列アンプで発生するランダムノイズの低減効果はない。つまり混合画素数ｎ個に対して1/√ｎ倍の平均化の低減効果となるが、列アンプで発生するランダムノイズの低減効果はない。

特許文献２では、列アンプ部でのランダムノイズを含めて画素出力の混合処理によるノイズ低減効果は得られるが、逆に読み出し中はアンプを休止する事ができないため消費電力を低減することができない。

一方、撮影画像は色調整としてホワイトバランスを整える必要があり、撮像素子からの各ＲＧＢの画素出力に対して、撮像素子より後段の画像処理等によりＲＧＢの色毎にゲインがかけられる。

一般的な光源下においては、Ｒ画素およびＢ画素は、Ｇ画素出力より出力が低いためゲインがかけられる事でノイズが目立つことになるが、特許文献１、特許文献２ともに、ＲＧＢ各色にそれぞれ異なるゲインがかけられることは考慮されていない。

そこで、本発明の目的は、画質と電力の観点から撮影時に好適な画素出力の混合処理を行うことを可能にした撮像装置を提供することにある。

上記の目的を達成するために、本発明に係る撮像装置は、
入射光の波長に対し少なくとも２種類の感度特性を有する画素部を行列方向に複数備え、前記画素列毎に画素出力を増幅可能な増幅回路と、
増幅回路の入力側にて画素列出力を混合処理する第一の画素出力混合回路と、増幅回路の出力側にて画素出力を混合処理する第二の画素出力混合回路とを有する撮像手段をそなえた撮像装置であって、
前記第一の画素出力混合回路または第二の画素出力混合回路により前記画素列出力を混合処理する際、
前記画素部のうち、所定の感度特性を有する画素部は、前記第一の画素出力混合回路または第二の画素出力混合回路の何れかにて混合処理を行い、
前記画素部のうち、前記所定の感度特性とは異なる画素部については、前記所定の感度特性を有する画素部が混合処理された前記第一の画素出力混合回路または第二の画素出力混合回路とは異なる前記第一の画素出力混合回路または第二の画素出力混合回路にて混合処理することを特徴とする。

本発明によれば、画素混合を伴う撮影モードにおいて、画質優先とする画素出力混合回路と、省電力優先となる画素出力混合回路とを有し、画素出力混合回路を画素出力の色毎に使い分けて駆動動作させることで、画質と省電力の観点で好適な撮影とする撮像装置を提供することができる。

本発明の実施形態に係る撮像素子の構成を示すブロック図 本発明の実施形態に係る撮像素子の画素配置図 本発明の実施形態に係る撮像素子の読み出し回路を説明する図 本発明の実施形態に係る撮像素子の第一の画素出力混合回路での混合処理を示すタイミングチャート 本発明の実施形態に係る撮像素子の第二の画素出力混合回路での混合処理を示すタイミングチャート 本発明の実施形態に係る撮像装置の全体ブロック図

以下に、本発明の好ましい実施の形態を、添付の図面に基づいて詳細に説明する。

［実施例１］
以下、図６を参照して、本発明の実施例による、撮像装置１０００について説明する。
図６は本発明の代表的な実施形態を示す撮像装置１０００のブロック図である。
図６において、１００１は撮影レンズ、１００２は撮像素子である。
撮影レンズ１００１を通過した光は撮影レンズ１００１の焦点位置近傍に結像する。撮像素子１００２はＣＭＯＳイメージセンサに代表される固体撮像素子であり、赤（Ｒ）緑（Ｇ）青（Ｂ）のカラーフィルタがベイヤ配列されており、Ｒ画素、Ｇ画素、Ｂ画素となる後述する複数の単位画素１０１が行列状に配置されている。

１００３はアナログ信号処理回路（ＡＦＥ）、１００４はデジタル信号処理回路（ＤＦＥ）である。
アナログ信号処理回路１００３は、撮像素子１００２から出力される画像信号に対して相関二重サンプリング処理、信号増幅、基準レベル調整、Ａ／Ｄ変換処理等を行う。
デジタル信号処理回路１００４は、アナログ信号処理回路１００３から出力される画像信号に対して基準レベル調整等のデジタル画像処理を行う。

１００５は画像処理回路、１００６はメモリ回路、１００７は記録回路である。
画像処理回路１００５はデジタル信号処理回路１００４から出力された画像信号に対して画像生成処理等を施す。また、その際に画像出力に対して、ホワイトバランス等の色補正に関するゲイン補正を行う。例えばＧ画素に対してＲ画素は１．５倍、Ｂ画素は１．７倍としてゲイン補正を行う等、Ｇ画素、Ｒ画素、Ｂ画素の色毎に異なるゲイン補正を行いホワイトバランス処理を行う。
メモリ回路１００６および記録回路１００７は、画像処理回路１００５から出力された画像信号等の一時記憶や記録保持する不揮発性メモリあるいはメモリカード等の記録媒体である。

１００８は制御回路、１００９は操作回路、１１００は表示回路である。制御回路１００８は撮像素子１００２や画像処理回路１００５等の撮像装置全体を統括的に駆動・制御する。

操作回路１００９は撮像装置１０００に備え付けられた撮影モードスイッチ１０１１等の設定信号を受け付け、制御回路１００８に対してユーザーの命令を反映する。
表示回路１０１０は撮影後の画像やライブビュー画像、各種設定画面等を表示する。
１０１１は撮影モード設定スイッチであり、該スイッチを操作することにより、静止画、動画等の撮影モードの設定を行う。なお、撮影モード設定スイッチ１０１１により動画モードが選択された際には、画素混合による画素出力の読み出しが行われる。

図１は本発明の実施形態を示す撮像素子１００２の構成を示すブロック図である。
撮像素子１００２は複数の単位画素１０１が行列状に配置されている。本例では単位画素１０１を４行８列の計３２個として図示するが、実際は数百万、数千万の単位画素１０１で構成される。各単位画素１０１上には、赤（Ｒ）緑（Ｇ）青（Ｂ）のカラーフィルタがベイヤ配列にて配されており、図中、単位画素１０１それぞれに記載されている文字及び数字は、画素の色とアドレスを示し、例えばＧ０１はＧ画素０行1列目を示している。

各単位画素１０１の出力は、画素１列に対して２列の垂直線１０２−1、１０２−２に接続されており、色毎にＧ画素は垂直線１０２−１、Ｒ画素、Ｂ画素は垂直線１０２−２に接続され、偶奇２行同時読み出しをするために、この接続にしている。

なお、垂直線１０２−１および１０２−２に続いて表記される記号数字は、（０）は画素列０列目、（１）は画素列１列目を示すものあり、垂直線１０２−１および１０２−２においては、（０）であれば画素列の０列目に接続される垂直線、（１）であれば画素列の１列目に接続される垂直線を示すものである。

各垂直線１０２−1、１０２−２は、各々垂直線負荷となる電流源１０３−１、１０３−２が接続され、垂直走査回路１０８によって選択された画素の信号が、各接続先の読み出し回路１０４−１、１０４−２、１０４−３、１０４−４にて読み出される。

Ｇ画素については読み出し回路１０４−１および１０４−２、Ｒ画素については読み出し回路１０４−３、Ｂ画素については読み出し回路１０４−４にて読み出される。

読み出し回路１０４−１、１０４−２、１０４−３、１０４−４は、垂直線毎に構成される列回路により垂直走査回路１０８によって選択された画素出力を読み出す。読み出し回路１０４−１、１０４−２、１０４−３、１０４−４では各列からの画素出力を増幅する増幅回路１１０と、増幅回路１１０の入力側にて各列からの画素出力を混合処理する第一画素出力混合回路１１１と、増幅回路１１０の出力側において画素出力を混合処理する第二画素出力混合回路１１２を有している。

なお、第一画素出力混合回路１１１と第二画素出力混合回路１１２を、画素出力の色毎で選択駆動制御することで、画質と電力の観点から撮影時に好適な画素出力の混合処理を行うことが可能となる。

読み出し回路１０４−１で読み出された画素出力は、水平走査回路１０５−１の駆動により各列の読み出しスイッチ１１３−１、１１４−１が順次オンされることで水平出力線１０６−１へ順次出力される。ここで読み出される画素出力はＧ画素のノイズ信号と光信号であり、出力アンプ回路１０７−１にて、画素出力のノイズ信号および光信号の差分をとりＧ画素の画像信号を生成し、撮像素子の外部に順次出力する。

読み出し回路１０４−２で読み出された画素出力は、水平走査回路１０５−２の駆動により各列の読み出しスイッチ１１３−２、１１４−２が順次オンされることで水平出力線１０６−２へ順次出力される。ここで読み出される画素出力はＧ画素のノイズ信号と光信号であり、出力アンプ回路１０７−２にて、画素出力のノイズ信号および光信号の差分をとりＧ画素の画像信号を生成し、撮像素子の外部に順次出力する。

読み出し回路１０４−３で読み出された画素出力は、水平走査回路１０５−３の駆動により各列の読み出しスイッチ１１３−３、１１４−３が順次オンされることで水平出力線１０６−３へ順次出力される。ここで読み出される画素出力はＲ画素のノイズ信号と光信号であり、出力アンプ回路１０７−３にて、画素出力のノイズ信号および光信号の差分をとりＲ画素の画像信号を生成し、撮像素子の外部に順次出力する。

読み出し回路１０４−４で読み出された画素出力は、水平走査回路１０５−４の駆動により各列の読み出しスイッチ１１３−４、１１４−４が順次オンされることで水平出力線１０６−４へ順次出力される。ここで読み出される画素出力はＢ画素のノイズ信号と光信号であり、出力アンプ回路１０７−４にて、画素出力のノイズ信号および光信号の差分をとりＢ画素の画像信号を生成し、撮像素子の外部に順次出力する。

垂直走査回路１０８は、各行ごとに接続される信号線１０９（Ｐｓｅｌ、Ｐｒｅｓ、Ｐｔｘ）を介して行選択・駆動を行う。同図において信号線１０９は、先頭行となる０行目と１行目しか記載していないが、実際には各行に配線されている。

図２は撮像素子１００２の単位画素１０１を示す図である。
単位画素１０１は、フォトダイオード（ＰＤ）２０１を有する。ＰＤ２０１は撮影レンズによって結像された光学像を受けて電荷を発生し蓄積する。２０２は転送スイッチであり、ＭＯＳトランジスタで構成されている。２０６はフローティングディフュージョン（以下、ＦＤ）である。ＦＤ２０６は転送スイッチ２０２と接続されている。ＰＤ２０１で蓄積された電荷は転送スイッチ２０２を介してＦＤ２０６に転送される。ＦＤ２０６はリセットスイッチ２０３とソースフォロワアンプ（以下、ＳＦ）２０４と接続している。更に、ＳＦ２０４は選択スイッチ２０５と接続している。

ＦＤ２０６に転送された電荷は、一時的に保持されるとともに電圧に変換されて、ＳＦ２０４から出力される。なお、リセットスイッチ２０３とＳＦ２０４のドレインが基準電位ＶＤＤを共有している。リセットスイッチ２０３は、ＦＤ２０６の電位、及び転送スイッチ２０２を介してＰＤ２０１の電位をＶＤＤにリセットする。選択スイッチ２０５は、ＳＦ２０４から出力された画素出力をＶｏｕｔより垂直出力線にそれぞれ出力する。転送スイッチ２０２は信号線Ｐｔｘ、リセットスイッチ２０３は信号線Ｐｒｅｓ、選択スイッチ２０５は信号線Ｐｓｅｌに、それぞれ接続されており、上記の各信号線は垂直走査回路１０８によって制御される。

続いて、読み出し回路１０４−１、１０４−２、１０４−３、１０４−４の説明を行う。読み出し回路１０４−１、１０４−２、１０４−３、１０４−４は接続先が異なるだけで同構成であり、ここでは、代表として図３に示す読み出し回路１０４−１について、同回路における水平方向の３画素を混合処理する構成の説明を行う。

読み出し回路１０４−１については、Ｇ画素の読み出しと画素混合が行われる。なお、同図上、読み出し回路１０４−１においては、ＶＬ０には垂直線１０２-１（１）、ＶＬ１には垂直線１０２-１（３）、ＶＬ２には垂直線１０２-１（５）、ＶＬ３には垂直線１０２-１（７）が接続され、ＶＬ０１、ＶＬ１、ＶＬ２、ＶＬ３が接続される各列回路を有している。

また、ＶＬ０、ＶＬ１、ＶＬ２が接続される３列の列回路の組み合わせによる画素混合と、１列の回路構成についてはＶＬ０が接続される列回路を例にして説明を行う。本例では、混合処理により画素出力が平均化されるよう制御される。

また、読み出し回路の各制御信号に続く語尾に付加される記号数字は、各読み出し回路毎の制御信号を表記したものであり、読み出し回路１０４−１では−１、読み出し回路１０４−２では−２、読み出し回路１０４−３では−３、読み出し回路１０４−２では−４と付加表記する。

３０５、３０６、３０７はクランプ容量である。クランプ容量３０５はスイッチ３０１、クランプ容量３０６はスイッチ３０２、クランプ容量３０７はスイッチ３０３に各々に接続されており、スイッチ３０１は信号ＰＣ1−１、スイッチ３０２は信号ＰＣ２−１、スイッチ３０３は信号ＰＣ３−１にて制御される。なお、ＶＬ１を有する列回路におけるスイッチ３０２については、信号ＰＣ４−１にて制御される。

スイッチ３０４は第一の画素出力混合処理の動作時にて、画素混合させるためのスイッチであり、ＶＬ０を、ＶＬ１のクランプ容量３０５に結線させるスイッチである。スイッチ３１２は第一の画素出力混合処理の動作時にて、画素混合させるためのスイッチであり、ＶＬ２を、ＶＬ１のクランプ容量３０７に結線させるスイッチである。制御信号Ｐｗ１−２は、ＶＬ０、ＶＬ２を有する列回路のオペアンプへの電源供給を制御する信号であり、未使用となるオペアンプへの電源供給を停止することで省電力を実現させるものである。制御信号Ｐｗ１−１は、ＶＬ１を有する列回路のオペアンプへの電源供給を制御する信号である。

上記構成３０１〜３０７、３１２が第一画素出力混合回路１１１となるものである。３１０はオペアンプ、３０８はフィードバック容量である。フィードバック容量３０８はスイッチ３０９に接続され、信号ＰｘＧ１−１にて選択制御されることで機能する。また、フィードバック容量３０８と、クランプ容量３０５、３０６、３０７との容量比により、オペアンプとで構成される反転増幅回路のゲインが決まる。３１１はフィードバック容量の両端をショートさせるためのスイッチである。スイッチ３１１はリセット信号Ｐｃ０ｒ−１で制御される。上記構成３０８〜３１１が増幅回路１１０となるものである。

３１３、３１４は信号電圧を保持するための容量であり、３１５、３１６は容量３１３および３１４への書き込みを制御するスイッチである。スイッチ３１５はＰｃｔｎ−１信号で制御され、スイッチ３１６はＰｃｔｓ−１信号で制御される。３１７、３１８、３１９、３２０は第二の画素出力混合処理の動作時に、画素混合するためのスイッチであり、いずれも信号Ｐａｄｄ２−１にて制御される。

３１７、３１８は、ＶＬ０、ＶＬ１、ＶＬ３を有する列回路での各容量３１４を接続するスイッチ、３１９、３２０は、ＶＬ０、ＶＬ１、ＶＬ３を有する列回路での各容量３１３を接続するスイッチであり、３列の容量間を接続させることで容量に保持されている信号を混合させるものである。上記構成３１３〜３１６、３１７〜３２０が第二画素出力混合回路となるものである。なお、読み出し回路１０４−２においては、ＶＬ０には垂直線１０２-１（０）、ＶＬ１には垂直線１０２-１（２）、ＶＬ２には垂直線１０２-１（４）、ＶＬ３には垂直線１０２-１（６）が接続され、Ｇ画素の読み出しと画素混合を行う。

読み出し回路１０４−３においては、ＶＬ０には垂直線１０２-２（０）、ＶＬ１には垂直線１０２-２（２）、ＶＬ２には垂直線１０２-２（４）、ＶＬ３には垂直線１０２-２（６）が接続され、Ｒ画素の読み出しと画素混合を行う。読み出し回路１０４−４においては、ＶＬ０には垂直線１０２-２（１）、ＶＬ１には垂直線１０２-２（３）、ＶＬ２には垂直線１０２-２（５）、ＶＬ３には垂直線１０２-２（７）が接続され、Ｂ画素の読み出しと画素混合を行う。

図４、５のタイミングチャートを用いて、本実施例の画素出力の混合処理を行う撮影モードの動作を詳細に説明する。
本例においては２行同時読み出しによる駆動が行われるものであり、Ｒ画素が含まれる行をｎ行目、Ｂ画素が含まれる行をｎ＋１行目として読み出されるものとする。Ｇ画素についてはｎ行目、ｎ＋１行目の双方より読み出される。

図４は第一の画素出力混合回路での混合処理を示すタイミングチャートである。具体的には、Ｇ画素の出力先となる読み出し回路１０４−1、１０４−２で行われる画素出力の混合処理となる。なお、説明を簡略化するために既に単位画素のＰＤ２０１の蓄積が行われているものとし、ｎ行目とｎ＋１行目における混合処理について説明を行う。また、ｎ行目とｎ＋１行目は同時駆動の同タイミングであり、このため読み出し回路１０４−1、１０４−２においても同駆動タイミングとなる。ここでは代表として、読み出し回路１０４−1でのｎ行目の画素出力の混合処理の説明を行う。

まず、画素混合が行われる３列について、画素混合および画素混合以後の画素出力の信号処理は３列内の１列分のみを用いて行うため、使用される１列のオペアンプは動作可能状態、未使用の２列のオペアンプは停止状態とする。

時刻ｔ０にて、読み出し回路１０４−1においては、制御信号Ｐｗ１-1をオンとして使用される１列のオペアンプは可動状態、また制御信号Ｐｗ２-1をオフとして未使用となる他の２列のオペアンプを休止状態とする。

時刻ｔ０にて、ＰＤ２０１からの光信号電荷の読み出しに先立って、ｎ行目のリセットスイッチ２０３のゲート信号Ｐｒｅｓ（ｎ）がハイレベルとなる。これによって、ｎ行目のＳＦ２０４のゲートがリセット電源電圧にリセットされる。時刻ｔ１にて、リセットスイッチ２０３のゲート信号Ｐｒｅｓ（ｎ）がローレベルに復帰すると、時刻ｔ２にて、クランプスイッチ３１１のゲート信号Ｐｃ０ｒ−１がハイレベルになった後、時刻ｔ３にて、選択スイッチ２０５のゲート信号Ｐｓｅｌ（ｎ）がハイレベルとなる。

これによって、リセットノイズが重畳されたリセット信号（ノイズ信号）が垂直線１０２−１に読み出され、各列のクランプ容量にクランプされることになる。ここで、Ｇ画素は接続先である垂直線１０２−１に読み出される。

Ｇ画素が読み出された垂直線１０２−１の接続先の一つとなる読み出し回路１０４−１では、時刻ｔ１にて、信号Ｐｒｅｓ（ｎ）がローレベルに復帰するタイミングにて、信号Ｐｃ４−１、混合信号Ｐａｄｄ１−１がハイレベルになり、画素混合先となる画素列におけるクランプ容量３０６、クランプ容量３０５、クランプ容量３０７が選択される。

一例としては、ＶＬ１を有する列回路の一つのオペアンプ３１０の入力端にて、ＶＬ０、ＶＬ１、ＶＬ２からの画素出力の３画素分が入力されることになる。ｎ行目のＧ画素は、一つの増幅回路の入力端にて画素出力の混合処理が行われ、第一画素出力混合回路にて画素混合されることになる。信号ＰｘＧ１−１がハイレベルとなることで、フィートバック容量３０８が選択され、増幅回路による増幅駆動が行われる。

時刻ｔ４にて、クランプスイッチのゲート信号Ｐｃ０ｒ−１がローレベルに復帰した後、ノイズ信号側転送スイッチのゲート信号Ｐｃｔｎ−１がハイレベルとなり、各列に設けられたノイズ保持容量となる容量３１３にリセット信号が保持される。この際、Ｐｗ１−１にて可動状態とされたオペアンプの入力端にて、混合、平均化され、増幅回路にて増幅されたリセット信号のみが、正しいリセット信号として保持されることになる。時刻ｔ６にて、転送スイッチ２０２のゲート信号Ｐｔｘ（ｎ）がハイレベルとなり、ＦＤ２０６の光信号電荷が、アンプ２０４のゲートに転送されると同時に光信号がＶｏｕｔより垂直線１０２−１に読み出される。

時刻ｔ７にて、転送スイッチ２０２のゲート信号Ｐｔｘ（ｎ）がローレベルに復帰した後、時刻ｔ８にて、画素出力側転送スイッチのゲート信号Ｐｃｔｓ−１がローレベルとなる。これによって、リセット信号からの変化分（光信号）が各列に設けられた信号保持容量３１４に読み出される。ここで保持される光信号は、上述したリセット信号同様に、混合、平均化されて増幅回路にて増幅された光信号となる。

なお、この際、Ｐｗ１−１にて可動状態とされたオペアンプの入力端にて、混合、平均化され、増幅回路にて増幅された光信号のみが、正しい光信号として保持されることになる。

ここまでの動作で、ｎ行目の1行分のＧ画素の混合出力がそれぞれの列に接続された信号保持容量３１３、３１４に保持されることになる。この後、以下の公知の水平信号走査を行う。水平走査回路１０５−１から供給される信号Ｐｈによって、各列の水平転送スイッチゲートが順次ハイレベルとなる。なお、ここで供給される信号Ｐｈは、混合処理された画素出力がなされる画素列が対象となり、読み出される画素列に対して３列に１列の割合で供給がなされることになる。

信号保持容量３１３、３１４に保持されていた電圧は、ｎ行目からの出力となるＧ画素の出力は、順次水平出力線１０６−１読み出され、出力アンプ１０７−１で差分処理されて出力端子より順次出力される。以上で、ｎ行目の単位画素の読み出しが完了する。また、ｎ＋１行目は、ｎ行と同様かつ同時駆動の２行同時読み出し駆動がなされ、ｎ＋１行目のＧ画素は、読み出し回路１０４−２にて読み出される。

ｎ行目での各制御信号のＰｒｅｓ（ｎ）、Ｐｓｅｌ（ｎ）、Ｐｔｘ（ｎ）に対して、ｎ＋１行目の各制御信号のＰｒｅｓ（ｎ＋１）、Ｐｓｅｌ（ｎ＋１）、Ｐｔｘ（ｎ＋１）は、ｎ行目と同タイミングの駆動がなされる。

読み出し回路１０４−１でのＰｃ０ｒ−１、Ｐｃｔｎ−１、Ｐｃｔｓ−１、ＰｘＧ１−１、Ｐｗ１−１、Ｐｃ４−１、Ｐａｄｄ１−１に対して、読み出し回路１０４−２で、Ｐｃ０ｒ−２、Ｐｃｔｎ−２、Ｐｃｔｓ−２、ＰｘＧ１−２、Ｐｗ１−２、Ｐｃ４−２、Ｐａｄｄ１−２も制御信号毎の同タイミングの駆動がされる。同タイミング駆動により、読み出し回路１０４−２にても、読み出し回路１０４−１と同様のＧ画素の混合処理された光信号、ノイズ信号が保持される。

この後、以下の公知の水平信号走査を行う。水平走査回路１０５−２から供給される信号Ｐｈによって、各列の水平転送スイッチゲートが順次ハイレベルとなる。なお、ここで供給される信号Ｐｈは、混合処理された画素出力がなされる画素列が対象となり、読み出される画素列に対して３列に１列の割合で供給がなされることになる。

信号保持容量３１３、３１４に保持されていた電圧は、ｎ＋１行目からの出力となるＧ画素の出力は、順次水平出力線１０６−２読み出され、出力アンプ１０７−２で差分処理されて出力端子より順次出力される。

以上で、ｎ行目、ｎ＋１行目の２行分の単位画素の読み出しが完了する。以下同様に、垂直走査回路１０８からの信号によって、２行単位にて単位画素の信号が順次読み出されることにより、Ｇ画素となる画素分の読み出しが完了する。

以上の画素出力の混合処理による読み出し駆動については、画素３列の信号に対して使用する増幅回路のオペアンプは１列分とすることができるため、未使用となる２列の増幅回路のオペアンプへの給電を停止して電力を低減化することが可能となる。また、画素混合による増幅回路のノイズ低減はできないが、画像処理回路にて行われるホワイトバランス処理では、一般的な光源下においては、Ｇ画素出力については感度が高くゲインが掛らないものとなるため、ノイズによる画質劣化の影響は軽微なものとなる。

図５は、第二の画素出力混合回路での混合処理を示すタイミングチャートである。Ｒ画素、Ｂ画素の出力先となる読み出し回路１０４−３、１０４−４で行われる混合処理となる。説明を簡略化するために既に単位画素のＰＤ２０１の蓄積が行われているものとし、ｎ行目とｎ＋１行目における混合処理について説明を行う。ｎ行目とｎ＋１行目は同時駆動の同タイミングであり、このため読み出し回路１０４−３、１０４−４は同駆動タイミングとなる。

ここでは代表として、読み出し回路１０４−３でのｎ行目の画素出力の混合処理の説明を行う。また、読み出し回路１０４−１、１０４−２、１０４−３、１０４−４は接続先が異なるだけで同構成であり、図３上の読み出し回路１０４−１における各Ｐｃ０ｒ−１、Ｐｃｔｎ−１、Ｐｃｔｓ−１、ＰｘＧ１−１、Ｐｗ１−１、Ｐｗ２−１、Ｐｃ１−１、Ｐｃ２−１、Ｐｃ３−１、Ｐｃ４−１、Ｐａｄｄ１−１、Ｐａｄｄ２−１の各信号は、読み出し回路１０４−３では、Ｐｃ０ｒ−３、Ｐｃｔｎ−３、Ｐｃｔｓ−３、ＰｘＧ１−３、Ｐｗ１−３、Ｐｗ２−３、Ｐｃ１−３、Ｐｃ２−３、Ｐｃ３−３、Ｐｃ４−３、Ｐａｄｄ１−３、Ｐａｄｄ２−３の各信号となる。

読み出し回路１０４−３、１０４−４へは垂直線１０２−２が接続され、Ｒ画素は読み出し回路１０４−３、Ｂ画素は読み出し回路１０４−４に読み出される。なお、前述にて説明した第一の画素出力混合回路での混合処理にて、ｎ行目とｎ＋１行目から垂直線へ読み出すための制御信号のＰｒｅｓ（ｎ）、Ｐｓｅｌ（ｎ）、Ｐｔｘ（ｎ）、Ｐｒｅｓ（ｎ＋１）、Ｐｓｅｌ（ｎ＋１）、Ｐｔｘ（ｎ＋１）は、同タイミング駆動となるため説明は割愛する。

画素混合が行われる３列について、画素混合および画素混合以後の画素出力の信号処理は３列ともに用いて行うため、全ての列のオペアンプを動作可能状態とする。時刻ｔ０にて、読み出し回路１０４−３において、制御信号Ｐｗ１―３、Ｐｗ２−３をオンとして全列のオペアンプを可動状態とする。

Ｒ画素が読み出された垂直線１０２−２の接続先となる読み出し回路１０４−３では、時刻ｔ１にて、信号Ｐｃ１−３、Ｐｃ２−３、Ｐｃ３−３、Ｐｃ４−３がハイレベルとなり、一列に対する全てのクランプ容量３０５、３０６、３０７が選択される。時刻ｔ４にてノイズ信号側転送スイッチのゲート信号Ｐｃｔｎ−３がハイレベルとなり、各列に設けられたノイズ保持容量となる容量３１３にリセット信号が保持される。

この際、保持されるリセット信号は、一列ごとのリセット信号であり、増幅回路にて増幅されたリセット信号となる。時刻ｔ５にて、画素出力側転送スイッチのゲート信号Ｐｃｔｓ−３をハイレベルにした後、時刻ｔ６にて転送スイッチ２０２のゲート信号Ｐｔｘ（ｎ）がハイレベルとなり、ＦＤ２０６の光信号電荷が、アンプ２０４のゲートに転送されると同時に光信号がＶｏｕｔより垂直線１０２−２に読み出される。

時刻ｔ７にて、転送スイッチ２０２のゲート信号Ｐｔｘ（ｎ）がローレベルに復帰した後、時刻ｔ８にて、画素出力側転送スイッチのゲート信号Ｐｃｔｓ−３がローレベルとなる。これによって、リセット信号からの変化分（光信号）が各列に設けられた信号保持容量３１４に読み出される。

ここで保持される光信号は、上述したリセット信号同様に、一列ごとの光信号であり、増幅回路にて増幅された光信号となる。ここまでの動作で、ｎ行目の1行分の単位画素の信号がそれぞれの列に接続された信号保持容量３１３、３１４に保持される。なお、ここで保持される画素出力はｎ行目におけるＲ画素であり、読み出し回路１０４−３にて読み出される画素出力である。

時刻ｔ９にて、混合信号Ｐａｄｄ２−３がハイレベルとなり、スイッチ３１７、スイッチ３１８によりＶＬ０を有する列回路、ＶＬ１を有する列回路、ＶＬ２を有する列回路の各３列の保持容量３１４の片側が短絡される。これにより保持容量３１４に保持されていた各光信号が混合され平均化される。

また同時にスイッチ３１９、スイッチ３２０によりＶＬ０を有する列回路、ＶＬ１を有する列回路、ＶＬ２を有する列回路の各３列の保持容量３１４の片側が短絡される。これにより保持容量３１３に保持されていた各リセット信号が混合され平均化される。時刻ｔ１０にて、混合信号Ｐａｄｄ２−３がローレベルに復帰した後、以下の公知の水平信号走査を行う。

水平走査回路１０５−３から供給される信号Phによって、各列の水平転送スイッチゲートが順次ハイレベルとなる。なお、ここで供給される信号Ｐｈは、３列に１列の割合で供給がなされる。これにより混合処理された画素出力が順次出力されることになる。信号保持容量３１３、３１４に保持されていた電圧は、順次水平出力線１０６−３に読み出され、出力アンプ１０７−３で差分処理されて出力端子より順次出力される。なお、出力アンプ１０７−３よりＲ画素の混合処理された画素出力が出力される。

ｎ＋１行目は、ｎ行と同様かつ同時駆動の２行同時読み出し駆動がなされ、ｎ＋１行目のＢ画素は、読み出し回路１０４−４にて読み出される。ｎ行目での各制御信号のＰｒｅｓ（ｎ）、Ｐｓｅｌ（ｎ）、Ｐｔｘ（ｎ）に対して、ｎ＋１行目の各制御信号のＰｒｅｓ（ｎ＋１）、Ｐｓｅｌ（ｎ＋１）、Ｐｔｘ（ｎ＋１）は、ｎ行目と同タイミングの駆動がなされる。

読み出し回路１０４−３でのＰｃ０ｒ−３、Ｐｃｔｎ−３、Ｐｃｔｓ−３、ＰｘＧ１−３、Ｐｗ１−３、Ｐｗ２−３、Ｐｃ１−３、Ｐｃ２−３、Ｐｃ３−３、Ｐｃ４−３、Ｐａｄｄ１−３、Ｐａｄｄ２−３に対して、読み出し回路１０４−４で、Ｐｃ０ｒ−４、Ｐｃｔｎ−４、Ｐｃｔｓ−４、ＰｘＧ１−４、Ｐｗ１−４、Ｐｗ２−４、Ｐｃ１−４、Ｐｃ２−４、Ｐｃ３−４、Ｐｃ４−４、Ｐａｄｄ１−４、Ｐａｄｄ２−４も制御信号毎の同タイミングの駆動がされる。

同タイミング駆動により、読み出し回路１０４−４にても、読み出し回路１０４−３でのＲ画素と同様に、Ｂ画素の混合処理された光信号、ノイズ信号が保持される。時刻ｔ９にて、混合信号Ｐａｄｄ２−３がハイレベルとなり、スイッチ３１７、スイッチ３１８によりＶＬ０を有する列回路、ＶＬ１を有する列回路、ＶＬ２を有する列回路の各３列の保持容量３１４の片側が短絡される。これにより保持容量３１４に保持されていた各光信号が混合され平均化される。

また同時にスイッチ３１９、スイッチ３２０によりＶＬ０を有する列回路、ＶＬ１を有する列回路、ＶＬ２を有する列回路の各３列の保持容量３１４の片側が短絡される。これにより保持容量３１３に保持されていた各リセット信号が混合され平均化される。時刻ｔ１０にて、混合信号Ｐａｄｄ２−４がローレベルに復帰した後、以下の公知の水平信号走査を行う。

水平走査回路１０５−４から供給される信号Phによって、各列の水平転送スイッチゲートが順次ハイレベルとなる。なお、ここで供給される信号Ｐｈは、３列に１列の割合で供給がなされる。これにより混合処理された画素出力が順次出力されることになる。信号保持容量３１３、３１４に保持されていた電圧は、順次水平出力線１０６−４に読み出され、出力アンプ１０７−４で差分処理されて出力端子より順次出力される。なお、出力アンプ１０７−４よりＢ画素の混合処理された画素出力が出力される。

以上で、ｎ行目、ｎ＋１行目の２行分の単位画素の読み出しが完了する。以下同様に、垂直走査回路１０８からの信号によって、２行単位にて単位画素の信号が順次読み出されることにより、Ｒ画素、Ｂ画素となる画素分の読み出しが完了する。

なお、以上の画素出力の混合処理による読み出し駆動では、増幅回路についても列数分使用されて混合され平均化されるため、増幅回路におけるランダム成分等のノイズ低減効果が得られる。また、画像処理回路にて行われる色調整のホワイトバランス処理では、一般的な光源下においては、Ｒ画素およびＢ画素は、Ｇ画素出力より感度が低くなるためゲインが掛られることとなるが、予め低ノイズとした読み出しとしているため、画像処理上ノイズによる画質劣化の影響は軽微なものとなる。

なお、被写体色、光源によっては、Ｇ画素とＲ画素、Ｂ画素の画素混合処理を逆として、Ｇ画素は第二の画素出力混合回路、Ｒ画素、Ｂ画素は第一の画素出力混合回路によるものとしてもよい。

以上説明したように、画素出力の混合処理を伴う撮影モードにおいて、画質優先とする第二の画素出力混合回路と、省電力優先となる第一の画素出力混合回路とを、画素出力の色毎にて使い分けて駆動動作させることで、画質と省電力の観点で好適な撮影画像とする撮像装置を提供することができる。

以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。

１０４ 読み出し回路、１１０ 増幅回路、１１１ 第一画素出力混合回路、
１１２ 第二画素出力混合回路、１００２ 撮像素子

Claims (5)

1. 入射光の波長に対し少なくとも２種類の感度特性を有する画素部（１０１）を行列方向に複数備え、前記画素列毎に画素出力を増幅可能な増幅回路（１１０）と、
   増幅回路の入力側にて画素列出力を混合処理する第一の画素出力混合回路（１１１）と、増幅回路の出力側にて画素出力を混合処理する第二の画素出力混合回路（１１２）とを有する撮像手段をそなえた撮像装置（１０００）であって、
   前記第一の画素出力混合回路（１１１）または第二の画素出力混合回路（１１２）により前記画素列出力を混合処理する際、
   前記画素部（１０１）のうち、所定の感度特性を有する画素部（Ｇ１０、Ｇ１２、Ｇ１４、Ｇ０１、Ｇ０３、Ｇ０５）は、
   前記第一の画素出力混合回路（１１１）または第二の画素出力混合回路（１１２）の何れかにて混合処理を行い、
   前記画素部（１０１）のうち、前記所定の感度特性とは異なる画素部（Ｒ００、Ｒ０２、Ｒ０４、Ｂ１１、Ｂ１３、Ｂ１５）については、
   前記所定の感度特性を有する画素部が混合処理された前記第一の画素出力混合回路（１１１）または第二の画素出力混合回路（１１２）とは異なる
   前記第一の画素出力混合回路（１１１）または第二の画素出力混合回路（１１２）にて混合処理することを特徴とする撮像装置。
2. 前記第一の画素出力混合回路（１１１）は、画素列毎の画素出力を保持する保持手段（３０５、３０６、３０７）を備え、一つの増幅回路（１１０）の入力端に保持手段が接続されるとともに、画素混合するための画素出力を保持手段（３０５、３０７）に入力可能とする接続手段（３０４、３１２）にて接続することにより混合処理を行い、
   第二の画素出力混合回路（１１２）は、画素列毎の画素出力を保持する保持手段（３１３、３１４）を備えるとともに保持手段を前記増幅回路（１１０）の出力端にて、画素混合する対象の画素出力が保持された保持手段（３１３、３１４）の片側を接続することにより混合処理を行うことを特徴とする請求項１に記載の撮像装置。
3. 前記撮像素子（１００２）の画素部（１０１）には、赤、緑、青色のベイヤ配列となるカラーフィルタが配されることを特徴とする請求項１に記載の撮像装置。
4. 前記所定の感度特性を有する画素部（Ｇ１０、Ｇ１２、Ｇ１４、Ｇ０１、Ｇ０３、Ｇ０５）は緑色のカラーフィルタが配され、前記所定の感度特性とは異なる画素部（Ｒ００、Ｒ０２、Ｒ０４、Ｂ１１、Ｂ１３、Ｂ１５）は赤色または青色のカラーフィルタが配されることを特徴とする請求項１に記載の撮像装置。
5. 前記所定の感度特性を有する画素部と、前記所定の感度特性とは異なる画素部について、前記第一の画素出力混合回路（１１１）または第二の画素出力混合回路（１１２）による混合処理を、被写体色または光源により切り替えて行うことを特徴とする請求項１に記載の撮像装置。