JP2009225282A - 定電流回路 - Google Patents
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Abstract
【課題】出力する定電流の値が低温から高温まで変化しない定電流回路を実現する。
【解決手段】カレントミラー回路を構成するＰＭＯＳ１，２，３及びＮＭＯＳ４，５と、ＮＭＯＳ４のソースとグランドとの間にダイオード接続されたトランジスタ６と、ＮＭＯＳ５のソースに接続された抵抗７と、抵抗７とグランドとの間にダイオード接続されたトランジスタ９と、ＮＭＯＳ５のソースに接続された抵抗８と、抵抗８とグランドとの間にダイオード接続されたトランジスタ１０と、を備える。抵抗７は負の温度特性を持ち、抵抗８は、正の温度特性を持つ。トランジスタ６，９，１０の比と、抵抗７，８の抵抗値によって、出力トランジスタＰＭＯＳ３から出力する出力電流値が設定されると共に、温度による出力電流の変化が相殺される。
【選択図】図１
【解決手段】カレントミラー回路を構成するＰＭＯＳ１，２，３及びＮＭＯＳ４，５と、ＮＭＯＳ４のソースとグランドとの間にダイオード接続されたトランジスタ６と、ＮＭＯＳ５のソースに接続された抵抗７と、抵抗７とグランドとの間にダイオード接続されたトランジスタ９と、ＮＭＯＳ５のソースに接続された抵抗８と、抵抗８とグランドとの間にダイオード接続されたトランジスタ１０と、を備える。抵抗７は負の温度特性を持ち、抵抗８は、正の温度特性を持つ。トランジスタ６，９，１０の比と、抵抗７，８の抵抗値によって、出力トランジスタＰＭＯＳ３から出力する出力電流値が設定されると共に、温度による出力電流の変化が相殺される。
【選択図】図１
Description
本発明は、定電流を出力する定電流回路に関する。
定電流回路は、定電流を負荷に供給する回路であり、例えば特許文献１の図１に示されたものがある。
特開２００７−６０４８５号公報
図２は、従来の定電流回路を示す図であり、特許文献１の図１に示されたものである。
この定電流回路は、Ｐチャネル型ＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ３，ＭＰ１０と、Ｎチャネル型ＭＯＳトランジスタＭＮ１，ＭＮ２と、抵抗Ｒ１とを備えている。ＭＯＳトランジスタＭＰ１とＭＰ２でカレントミラーを形成し、ＭＯＳトランジスタＭＮ１，ＭＮ２でカレントミラーを形成し、ＭＯＳトランジスタＭＰ１，ＭＮ１を含む電流路と、ＭＯＳトランジスタＭＰ２，ＭＮ２を含む電流路とに、同じ電流値の電流を流している。それら電流路に流れる電流の電流値は、抵抗Ｒ１の抵抗値に依存している。
ＭＯＳトランジスタＭＰ３は、各電流路に流れる電流に対応する定電流を出力する出力トランジスタになり、ＭＯＳトランジスタＭＰ１０は、高温時に生ずるリーク電流を補充するように機能する。
この定電流回路は、Ｐチャネル型ＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ３，ＭＰ１０と、Ｎチャネル型ＭＯＳトランジスタＭＮ１，ＭＮ２と、抵抗Ｒ１とを備えている。ＭＯＳトランジスタＭＰ１とＭＰ２でカレントミラーを形成し、ＭＯＳトランジスタＭＮ１，ＭＮ２でカレントミラーを形成し、ＭＯＳトランジスタＭＰ１，ＭＮ１を含む電流路と、ＭＯＳトランジスタＭＰ２，ＭＮ２を含む電流路とに、同じ電流値の電流を流している。それら電流路に流れる電流の電流値は、抵抗Ｒ１の抵抗値に依存している。
ＭＯＳトランジスタＭＰ３は、各電流路に流れる電流に対応する定電流を出力する出力トランジスタになり、ＭＯＳトランジスタＭＰ１０は、高温時に生ずるリーク電流を補充するように機能する。
前述の特許文献１に示された定電流回路によれば、リーク電流による定電流の変化を防止することができるが、温度変化によって、抵抗Ｒ１等の素子の特性が変化することによる定電流の変化を防止することができない。
本発明は、以上のような実情に鑑みてなされた発明であり、温度依存性の少ない定電流を出力する、定電流回路を実現することを目的とする。
上記目的を達成するために、本発明の観点に係る定電流回路は、
一端が第１の電源にそれぞれ接続された第１の電流路と第２の電流路とに鏡像電流を流す第１のカレントミラー回路と、
前記第１の電流路の他端と第２の電源との間にダイオード接続された第１のトランジスタと、
前記第２の電流路の他端に一端が接続された第１の抵抗、及び該第１の抵抗の他端と第２の電源との間にダイオード接続された第２のトランジスタを含む第１の分岐路と、
前記第２の電流路の他端に一端が接続され、前記第１の抵抗とは逆の温度特性を持つ第２の抵抗、及び該第２の抵抗の他端と前記第２の電源との間にダイオード接続された第３のトランジスタを含み、前記第１の分岐路に対して並列な第２の分岐路と、
前記第２の電流路に流れる電流に対応する電流を出力端子から出力する出力回路と、
を備えることを特徴とする。
一端が第１の電源にそれぞれ接続された第１の電流路と第２の電流路とに鏡像電流を流す第１のカレントミラー回路と、
前記第１の電流路の他端と第２の電源との間にダイオード接続された第１のトランジスタと、
前記第２の電流路の他端に一端が接続された第１の抵抗、及び該第１の抵抗の他端と第２の電源との間にダイオード接続された第２のトランジスタを含む第１の分岐路と、
前記第２の電流路の他端に一端が接続され、前記第１の抵抗とは逆の温度特性を持つ第２の抵抗、及び該第２の抵抗の他端と前記第２の電源との間にダイオード接続された第３のトランジスタを含み、前記第１の分岐路に対して並列な第２の分岐路と、
前記第２の電流路に流れる電流に対応する電流を出力端子から出力する出力回路と、
を備えることを特徴とする。
なお、この定電流回路は、半導体基板に形成されていてもよい。
また、前記第１のトランジスタ、前記第２のトランジスタ及び前記第３のトランジスタは、バイポーラトランジスタであってもよい。
また、前記出力回路は、前記第２の電流路に流れる電流に対応する鏡像電流を出力トランジスタから出力させる第２のカレントミラー回路で構成してもよい。
また、前記第２の電流路に流れる電流の温度による変化は、前記第１の電流路、前記第１の分岐路及び前記第２の分岐路に流れる電流の温度による変化により、相殺されてもよい。
本発明によれば、出力する定電流の値が低温から高温まで変化しない定電流回路を実現することができる。
以下、図面に基づき、本発明の実施の形態について詳細に説明する。
図１は、本発明の実施形態に係る定電流回路を示す回路図である。
図１は、本発明の実施形態に係る定電流回路を示す回路図である。
この定電流回路は、第１の電源としての電源ＶＤＤにソースが接続された３個のＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）１，２，３を備えている。
ＰＭＯＳ１の制御電極であるゲートは、ＰＭＯＳ２のゲートと、該ＰＭＯＳ２のドレインとに接続され、ＰＭＯＳ１及びＰＭＯＳ２がカレントミラーを構成している。ＰＭＯＳ２のゲートは、ＰＭＯＳ３のゲートに接続されている。
ＰＭＯＳ１の制御電極であるゲートは、ＰＭＯＳ２のゲートと、該ＰＭＯＳ２のドレインとに接続され、ＰＭＯＳ１及びＰＭＯＳ２がカレントミラーを構成している。ＰＭＯＳ２のゲートは、ＰＭＯＳ３のゲートに接続されている。
ＰＭＯＳ１のドレインは、Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）４のゲート及びドレインに接続されると共に、ＮＭＯＳ５のゲートに接続され、ＮＭＯＳ４及びＮＭＯＳ５がカレントミラーを構成している。
ＰＭＯＳ１及びＮＭＯＳ４は、第１の電流路となり、ＰＭＯＳ２及びＮＭＯＳ５は第２の電流路となる。
ＰＭＯＳ１及びＮＭＯＳ４は、第１の電流路となり、ＰＭＯＳ２及びＮＭＯＳ５は第２の電流路となる。
ＮＭＯＳ４のソースは、第１のトランジスタとしてのＰＮＰ型トランジスタ６のエミッタに接続されている。トランジスタ６のコレクタは、該トランジスタ６のベースと第２の電源であるグランドとに接続されている。
ＮＭＯＳ５のソースは、抵抗７の一端と、抵抗８の一端とに接続されている。抵抗７は、例えばポリシリコン等で形成されて負の温度特性を持つ。抵抗７の他端は、第２のトランジスタとしてのＰＮＰ型トランジスタ９のエミッタに接続されている。トランジスタ９のコレクタは、該トランジスタ９のベースと共にグランドに接続されている。つまり、トランジスタ９は、ダイオード接続されている。抵抗７及びトランジスタ９が第２の電流路に対する第１の分岐路を構成している。
抵抗８は、抵抗７とは逆に正の温度特性を持つ。抵抗８の他端は、第３のトランジスタとしてのＰＮＰ型トランジスタ１０のエミッタに接続されている。トランジスタ１０のコレクタは、該トランジスタ１０のベースと共にグランドに接続されている。つまり、トランジスタ１０はダイオード接続されている。この抵抗８とトランジスタ１０とは、温度補償回路を形成するものであり、抵抗８及びトランジスタ１０が第２の電流路に対する第２の分岐路を構成している。
この定電流回路は、共通の電源ＶＤＤにソースが接続されたＰＭＯＳ１及びＰＭＯＳ２のゲートには、ＰＭＯＳ２のドレイン電圧が印加され、ＮＭＯＳ４及びＮＭＯＳ５のゲートには、ＰＭＯＳ１のドレイン電圧つまりＮＭＯＳ４のドレイン電圧が印加される。そのため、ＰＭＯＳ１及びＮＭＯＳ４を持つ電流路と、ＰＭＯＳ２及びＮＭＯＳ５を持つ電流路には、同じ電流Ｉが流れ、ＮＭＯＳ４のソースの電圧Ｖ１とＮＭＯＳ５のソースの電圧Ｖ２とが等しくなるように動作する。ゲートがＰＭＯＳ２のドレインに接続された出力トランジスタのＰＭＯＳ３は、ＰＭＯＳ２の第２のカレントミラー回路となり、電流Ｉを出力する。
ＮＭＯＳ５を流れる電流は分岐され、抵抗７及びトランジスタ９からなる分岐路と、抵抗８及びトランジスタ１０からなる分岐路とに流れる。抵抗７及びトランジスタ９に流れる電流をＩ１、抵抗８及びトランジスタ１０に流れる電流をＩ２とすると、Ｉ＝Ｉ１＋Ｉ２となる。
ここで、トランジスタ６、トランジスタ９．トランジスタ１０の各ベース・エミッタ間電圧をそれぞれＶＢＥ６，ＶＢＥ９，ＶＢＥ１０とし、抵抗７の抵抗値をＲ７、抵抗８の抵抗値をＲ８とすると、定電流回路が電圧Ｖ１と電圧Ｖ２とが等しくなるように動作するので、
ＶＢＥ６＝Ｉ１・Ｒ７＋ＶＢＥ９
＝Ｉ２・Ｒ８＋ＶＢＥ１０
と表すことができる。
ＶＢＥ６＝Ｉ１・Ｒ７＋ＶＢＥ９
＝Ｉ２・Ｒ８＋ＶＢＥ１０
と表すことができる。
よって、ＰＭＯＳ３から出力する出力電流Ｉは、
となる。
となる。
数式（１）によれば、出力電流Ｉの値を、抵抗７の抵抗値Ｒ７、抵抗８の抵抗値Ｒ８と、トランジスタ６，９，１０の比によって決めることができる。例えば抵抗７の抵抗値Ｒ７を３４０ＫΩ、抵抗８の抵抗値Ｒ８を１８０ＫΩ、トランジスタ６、９，１０の比を１：１：１０としてもよい。
また、抵抗７の抵抗値Ｒ７は負の温度特性を持ち、抵抗８の抵抗値Ｒ８は正の温度特性を持つので、温度による電流Ｉの変化を補正することが可能である。更に、温度補償回路は抵抗８及びトランジスタ１０で構成されているので、抵抗８のみで温度補償を行うよりも細かな調整ができ、高精度の温度補償が可能になっている。
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。
例えば、ＰＭＯＳ１，２，３及びＮＭＯＳ４，５は、ＭＯＳトランジスタでなくてもよく、バイポーラトランジスタで構成することも可能である。
例えば、ＰＭＯＳ１，２，３及びＮＭＯＳ４，５は、ＭＯＳトランジスタでなくてもよく、バイポーラトランジスタで構成することも可能である。
１，２，３ ＰＭＯＳ
４，５ ＮＭＯＳ
６，９，１０ トランジスタ
７，８ 抵抗
４，５ ＮＭＯＳ
６，９，１０ トランジスタ
７，８ 抵抗
Claims (5)
- 一端が第１の電源にそれぞれ接続された第１の電流路と第２の電流路とに鏡像電流を流す第１のカレントミラー回路と、
前記第１の電流路の他端と第２の電源との間にダイオード接続された第１のトランジスタと、
前記第２の電流路の他端に一端が接続された第１の抵抗、及び該第１の抵抗の他端と第２の電源との間にダイオード接続された第２のトランジスタを含む第１の分岐路と、
前記第２の電流路の他端に一端が接続され、前記第１の抵抗とは逆の温度特性を持つ第２の抵抗、及び該第２の抵抗の他端と前記第２の電源との間にダイオード接続された第３のトランジスタを含み、前記第１の分岐路に対して並列な第２の分岐路と、
前記第２の電流路に流れる電流に対応する電流を出力端子から出力する出力回路と、
を備えることを特徴とする定電流回路。 - 半導体基板に形成されていることを特徴とする請求項１に記載の定電流回路。
- 前記第１のトランジスタ、前記第２のトランジスタ及び前記第３のトランジスタは、バイポーラトランジスタであることを特徴とする請求項１又は２に記載の定電流回路。
- 前記出力回路は、前記第２の電流路に流れる電流に対応する鏡像電流を出力トランジスタから出力させる第２のカレントミラー回路で構成したことを特徴とする請求項１乃至３のいずれか１項に記載の定電流回路。
- 前記第２の電流路に流れる電流の温度による変化は、前記第１の電流路、前記第１の分岐路及び前記第２の分岐路に流れる電流の温度による変化により、相殺されることを特徴とする請求項１乃至４のいずれか１項に記載の定電流回路。
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Applications Claiming Priority (1)
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| JP2004153434A (ja) * | 2002-10-29 | 2004-05-27 | Niigata Seimitsu Kk | 受信機、デジタル−アナログ変換器および同調回路 |
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2008
- 2008-03-18 JP JP2008069458A patent/JP2009225282A/ja active Pending
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