JPH01321538A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路メモリセルを有する半導体装置に係
り、特に信頼性を確保しつＮ、高速動作を必要とするバ
ッファ記憶装置のアドレスアレイ等を構成するのに好適
な半導体装置に関する。

〔従来の技術〕

データ処理装置の処理能力を向上させる方法の一つに、
小容量の高速バッファ記憶装置を用意して、主記憶装置
内の使用頻度の高いデータをバッファ記憶装置に保持し
、目的のデータを該バッファ記憶装置から取り出す方式
がある。このバッファ記憶装置には、バッファ記憶に保
持しであるデータの主記憶アドレスを登録しておくアド
レスアレイがあり、メモリアクセス要求時、該アドレス
アレイを検索して、その登録アドレスとアクセス要求ア
ドレスの一致を比較し、目的のデータがバッファ記憶に
保持されているかどうかチエツクする。

従来、この種アドレスアレイの信頼性を向上せしめるた
めに、例えば特開昭Ｇｏ　　１．８９５５３号公報に記
載のように、該アドレスアレイ内に。

ｉｔ６アドレスおよびそのエラー修正コード（ＥＣＣ）
を書き込んでおき、アドレスアレイにエラーが発生した
かどうかは、該ＥＣＣにより検出していた。一方、アド
レスアレイの検索結果の高速性を確保するために、アド
レスアレイにエラーが発生した場合は誤った一致結果を
送出しないように、ＥＣＣとは別に、登録アドレスとパ
リティピッＩ−を該アドレスアレイ内に格納し、比較検
出のときは、パリティピッＩ・も含めて比較を行い、１
ピッ１−エラーが発生したときは誤って一致検出判定を
下さないよう配慮されていた。

〔発明が解決しようとする課題〕

上記従来技術においては、エラー検出のためにＥＣＣを
アドレスアレイを構成するメモリセルに格納し、さらに
誤った一致検出判定をしないようにパリティピッ１−も
該メモリセルに格納するため、メモリセル内に占めるＲ
ＡＳ関係のピッ１、数が多くなって、メモリセルのピッ
１−利用効率が悪くなり、また、登録アドレスの読出し
時にマルチピッ１−エラーが発生する場合には誤った一
致検出判定を下す可能性がある等の問題があった。

特に最近のバッファ記憶装置は高速性が要求され、エラ
ーがある場合は、一致検出結果に反映し。

−１３検出を出さない（一致検出が出ればエラーなし）
制御をしているものが多いため、マルチピッ１−エラー
により一致判定が出る場合には、データ破壊の恐れがあ
る。なお、同様のことは、論理／実アドレス対を格納す
るアドレス変換バッファを構成する半導体装置について
も云える。

本発明の目的は、集積回路メモリセルを有し。

バッファ記憶装置のアドレスアレイ等を構成する半導体
装置において、メモリセルにＲＡＳ関係のピッ１−とし
てＥＣＣのみを格納してメモリセルのピッ１−利用効率
を高めると共に、マルチピッＩ−エラーによるデータ破
壊を防止することにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明の半導体装置において
は、データおよび該データのエラー修正コード（Ｆ’　
ＣＧ）を格納する集積回路メモリセル、と、外部から与
えられるデータと前記メモリセルから読出されるデータ
を比較するデータ比較回路と、前記外部から与えられる
データのＥＣＣを生成するＥＣＣ生成回路と、前記ＥＣ
Ｃ生成回路で生成されたＥＣＣと前記メモリセルから読
出されるＥＣＣを比較するＥＣＣ比較回路と、前記デー
タ比較回路とＥＣＣ比較回路の両方の比較結果により一
致検出信号を出力する回路とを具備してなることを特徴
とする。

〔作　用〕

メモリセルからの読出しデータのエラー検出・訂正は、
従来と同様にメモリセルからの読出しＥＣＣを用いて行
う。また、外部から与えられるデータとメモリセルから
の読出しデー外との比較動作と並行して、外部から与え
られるデータのＥＣＣを生成し、これとメモリセルから
の読出しＥＣＣを比較し、両方の比較結果により一致検
出信号を出力する。これにより、メモリセルの読出しデ
ータの１ピッ１−エラーのみならず、マルチピッ１〜エ
ラーがあっても、誤って一致検出信号が送出されること
がない。また、パリティピッ１−をメモリセル内に保持
する必要がなくなり、メモリセルのビット使用効率が向
上する。

〔実施例〕

以下、本発明の一実施例について図面により説明する。

第１図は本発明の集積回路メモリセルを有する半導体装
置の一実施例の構成図である。第１図において、１００
は半導体装置であり、１０１はメモリセルアクセスアド
レス保持レジスタ、１０２はコンベアデータ保持レジス
タ、１０３はデータ格納用メモリセル、１０４は該デー
タのエラー修正コード（Ｅｃｃ）格納用メモリセル、１
０５はコンベアデータＥＣＣ生成回路、１０Ｇはメモリ
セル１０：３からの読出しデータとレジスタ１０２のコ
ンベアデータを比較するデータ比較回路、１０７はメモ
リセル１０４からの読出しＥＣＣとコンベアデータＥＣ
Ｃ生成回路１０５により生成されたＥＣＣを比較するＥ
ＣＣ比較回路、１０８は比較回路１０６，１０７の各々
の比較結果のＡＮＤをとるＡＮＤ回路である。１０９は
外部より該半導体装置１００ヘメモリセルアクセスアド
レスを与えるアドレス入力線、１１０は外部より該半導
体装置へコンベアデータを与えるデータ入力線、１１１
はメモリ１０３の読出しデータを出力するデータ出力線
、１１２はメモリセル１０４の読出しＥＣＣを出力する
ＥＣＣ出力線、１１３はデータ比較回路１１３の一致結
果を出力するデーター致結果出力線、１１４はＥＣＣ比
較回路１０７の一致結果を出力するＥＣＣ一致結果出力
線、１１５はデータおよびＥＣＣ双方とも一致したこと
を示すデータ・ＥＣＣ−散出力線である。

本半導体装置１００をアドレスアレイとして用いた場合
の動作につき以下に説明する。

いま、半導体装置１００に対し、アドレス入力線１０９
よりメモリセルアクセスアドレスが、データ入力線１１
０よりコンベアデータ（主記憶アクセス要求アドレス）
が同時に入力されたとする。

アドレス入力線１０９のメモリセルアクセスアドレスは
アクセスアドレス保持レジスタ１０１を経由して、メモ
リセル１０３および１０４に与えられ、格納データ（登
録アドレス）及びそのＥＣＣが読出される。一方、デー
タ入力線１１０のコンベアデータ（主記憶アクセス要求
アドレス）は。

該メモリセルアクセス時間と並行して、コンベアデータ
ＥＣＣ生成回路１０５に与えられ、コンベアデータのＥ
ＣＣが生成される。一般的にＥＣＣ生成回路は、グー１
−数段で構成できるため、ＥＣＣの生成はメモリセルア
クセス時間より短い時間で可能であり、コンベアデータ
ＥＣＩＣ生成回路１０５を付加しても、本半導体装置１
００で構成するアドレスアレイのアクセス時間を劣化さ
せることはない。

メモリセル１０３からの読出しデータ（登録アドレス）
はデータ出力線ｔ　１．　ｔに出力されると同時に、デ
ータ比較回路１０６においてレジスタ１０２のコンベア
データ（主記憶アクセス要求アドレス）と比較され、一
致の場合は１１１１＋、不一致の場合は“０″が゛デー
タ一致結果出力線１１：３に出力される。また、メモリ
セル１０４からの読出しＥＣＣ（登録アドレスのＥＣＣ
）はＥＣＣ出力線１１２に出力されると同時に、ＥＣＣ
比較回路１０７においてコンベアデータＥＣＣ生成回路
１゜０５で生成されたＥＣＣ（主記憶アクセス要求アド
レスのＥＣＣ）と比較され、一致の場合は“１”、不一
致の場合は“０”がＥＣＣ一致結果出力線１１４に出力
される。一致結果出力線１１３，１１４の論理値はＡＮ
Ｄゲー１−　Ｌ　Ｏ８により論理積がとられ１本アドレ
スアレイの一致結果がデータ・ＥＣＣ−散出力線１１５
に出力され、後段の制御に使用される。

こシで、メモリセル１０３，１０４にエラーが存在しな
い場合は、レジスタ１０２の主記憶アクセス要求アドレ
スと同一アドレスがメモリセル１０３に格納されている
と、比較回路１０６，１０７とも論理“１”を出力する
ので、ＡＮＤ回路１０８のＡＮｒ）条件が成立し、デー
タ・ＥＣＣ−散出力線１１５の出力は一致の判定を示す
。しかし、メモリセル１０３，１０４内に格納されてい
るアドレスまたはＥＣＣどちらかに、または双方にエラ
ー（１ピッ１−エラーもしくは複数ビットエラー）が発
生した場合には、比較回路１０６，１０７のどちらか一
方もしくは両方が論理“ＯＦ＋を出力するため、ＡＮｒ
）回路１０８のＡＮＤ条件は不成立で、データ・ＥＣＣ
−散出力線１１５の出力は誤って一致の判定を示すこと
がない。

また、本実施例においては、メモリセル１．０４からの
ＥＣＣの読出し結果をＥＣＣ出力線１１２により出力し
ているため、データエラーチエツクは本ＥＣＣにより検
出でき、データ格納用メモリセル１０３にデータ（登録
アドレス）のパリティピッ１〜を格納する必要がなく、
メモリセル利用効率が向上する。

なお、レジスタ１０２の主記憶アクセス要求アドレスと
同一アドレスがメモリセル１０３に格納されていない場
合は、いわゆる主記憶装置よりバッファ記憶へブロック
転送が行われ、これに伴いレジスタ１０２のコンベアデ
ータ（主記憶アクセス要求アドレス）がメモリセル１０
３に登録され、ＥＣＣ生成回路１０５の生成ＥＣＣがメ
モリセル１０４に登録されるが、これらに必要な機構は
本発明に直接関係するところでないので第１図では省略
しである。

以上、第１図に示す半導体装置１００の動作をバッファ
記憶装置のアドレスアレイとして用いた場合について説
明したが、該半導体装置１００を利用する対象は該アド
レスアレイに限定されないことは云うまでもない。

〔発明の効果〕

以上の説明から明らかな如く１本発明の集積回路メモリ
セルを有する半導体装置においては１次のような効果が
得られる。

（１）従来、データに加えて、ＲＡＳ関係ピッ１−とし
てＥＣＣとパリティピッ１−の両方をメモリセルに格納
する必要があったのに対し、ＥＣＣを格納するのみでデ
ータエラーのチエツクが可能になり、メモリセルのピッ
１−使用効率が向上する。

（２）メモリセルにマルチピッ１−エラーが存在した場
合には、一致判定結果が出なくなるため、高速性を必要
とするバッファ記憶装置等においても、アドレスアレイ
のマルチピッ１〜エラーによるデータ破壊を防ぐことが
でき、バッファ記憶装置等の信頼性が向上する。

【図面の簡単な説明】 第１図は本発明の半導体装置の一実施例の構成図である
。 １００・・・半導体装置、 １０１・・・アクセスアドレス保持レジスタ。 １０２・・・コンベアデータ保持レジスタ、１０３・・
・データ格納用メモリセル。 １０４・・・エラー修正コード格納用メモリセル、１０
５・・・コンベアデータＥＣＣ生成回路、１０６・・・
データ比較回路、 １０７・・・ＥＣＣ比較回路、 １０８・・・ＡＮＤ回路、 １１５・・・データ・ＥＣＣ−数量力線。

Claims (1)

【特許請求の範囲】
1. （１）データおよび該データのエラー修正コード（ＥＣ
   Ｃ）を格納する集積回路メモリセルを有する半導体装置
   において、 外部から与えられるデータと前記メモリセルから読出さ
   れるデータを比較するデータ比較回路と、 前記外部から与えられるデータのＥＣＣを生成するＥＣ
   Ｃ生成回路と、 前記ＥＣＣ生成回路で生成されたＥＣＣと前記メモリセ
   ルから読出されるＥＣＣを比較するＥＣＣ比較回路と、 前記データ比較回路とＥＣＣ比較回路の両方の比較結果
   により一致検出信号を出力する回路とを具備してなる半
   導体装置。