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Die vorliegende Erfindung betrifft eine Schaltung zum Transferieren von
Redundanzdaten einer Redundanzschaltung innerhalb einer Speichervorrichtung.
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Auf dem Gebiet von Halbleiterspeichervorrichtungen ist es bekannt, zusätzliche
Speicherelemente vorzusehen, die zum funktionellen Ersetzen von
Speicherelementen einer Speichermatrix verwendet werden können, die sich während des
Speiehervorrichtungstests als defekt erweisen. Die zusätzlichen Speicherelemente werden
herkömmlich "Redundanz-Speicherelemente" genannt. Beispielsweise können
Bitleitungen und/oder Wortleitungen von Redundanz-Speicherzellen vorgesehen sein, um
Bitleitungen und Wortleitungen funktionell zu ersetzen, die defekte Speicherzellen
enthalten.
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Eine Redundanzschaltung muss zum permanenten Speichern der defekten
Adressen, zum Vergleichen einer zur Speichervorrichtung zugeführten aktuellen Adresse
mit den defekten Adressen und, im Fall einer Koinzidenz, zum Auswählen einer
Redundanz-Bitleitung
oder -Wortleitung als Ersatz für die defekte Bitleitung oder
Wortleitung vorgesehen sein.
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Zum Durchführen der oben angegebenen Funktionen muss die Redundanzschaltung
mit mehreren anderen Schaltungsblöcken verbunden sein: dies bedeutet, dass
mehrere Signalleitungen innerhalb des Speichervorrichtungschips herumgeführt werden
müssen. Dies macht den Aufbau des physikalischen Layouts sehr kompliziert und
führt zu einem Erhöhen der Chip-Dimensionen.
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Beispielsweise ist eine Spaltenredundanzarchitektur bekannt, bei der eine einzelne
Gruppe von Redundanz-Bitleitungen für alle Pakte von Bitleitungen vorgesehen ist,
die die Teile der Speichermatrix bilden, die zu jeweiligen Ausgangsdatenbits des
Ausgangsdatenworts der Speichervorrichtung gehört. Eine
Spaltenredundanzarchitektur dieser Art ist beispielsweise in EP-A-661636 und EP-A-668562 (die beide im
Namen desselben Anmelders sind) beschrieben.
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Eine Spaltenredunanzarchitektur des oben beschriebenen Typs erfordert, dass
zusammen mit den defekten Bitleitungsadressen Information bezüglich des Pakets von
Bitleitungen, in welchem die defekte Bitleitung angeordnet ist, gespeichert werden.
Auf diese Weise ist es möglich, eine defekte Bitleitung in einem der Pakte zu
ersetzen, ohne zu veranlassen, dass alle Bitleitungen in anderen Paketen mit derselben
Adresse wie die defekte Bitleitung auch automatisch ersetzt wird, wobei die Anzahl
von defekten Bitleitungen erhöht wird, die repariert werden können.
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Die Information bezüglich des Pakets von Bitleitungen, in welchem eine defekte
Bitleitung angeordnet ist, ist herkömmlich in der Form eines digitalen Codes
gespeichert: beispielsweise ist im Fall von Byte-organisierten Speichervorrichtungen ein
digitaler Drei-Bit-Code ausreichend, um einen unter den acht Teilen der
Speichermatrix zu identifizieren, die zu den acht Ausgangsdatenbits gehört; im Fall einer
Wort-organisierten Speichervorrichtung ist statt dessen ein digitaler Vier-Bit-Code
nötig, um einen unter sechzehn Speichermatrixteilen zu identifizieren.
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Der identifizierende digitale Code wird beispielsweise dazu verwendet, den Eingang
des zu dem Ausgangspuffer, der zu dem identifizierten Matrixteil gehört, der die
defekte Bitleitung enthält, von einem Ausgang einer Erfassungsschaltung bzw.
Leseschaltung, die zu einem solchen Matrixteil gehört, zu einem Ausgang einer Redundanz-Leseschaltung
bzw. -Erfassungsschaltung, die zu dem Paket von Redundanz-
Bitleitungen gehört, zu schalten. Es kann auf einfache Weise verstanden werden,
dass der identifizierende digitale Code vom Bereich des Chips, in welchem die
Redundanzschaltung integriert ist, zu beispielsweise dem Bereich des Chips transferiert
werden, in welchem Ausgangspuffer integriert sind. Dies bedeutet, dass eine
bestimmte Anzahl von Signalleitungen durch den Chip geführt werden muss. In
Speichervorrichtungen mit großem Ausmaß enthält selbst eine einzelne zusätzliche
Signalleitung eine signifikante Erhöhung des Chipbereichs.
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Angesichts des beschriebenen Standes der Technik ist es eine Aufgabe der
vorliegenden Erfindung, eine Schaltung zum Transferieren von Redundanzdaten einer
Redundanzschaltung innerhalb einer Speichervorrichtung zu schaffen, welche
Schaltung die oben angegebenen Probleme überwinden kann.
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Gemäß der vorliegenden Erfindung wird eine solche Aufgabe mittels einer Schaltung
zum Transferieren von Redundanzdaten einer Redundanzschaltung innerhalb einer
Speichervorrichtung erreicht, welche Schaltung eine Vielzahl von Schaltungsblöcken
aufweist, wobei die Redundanzschaltung wenigstens ein Redundanz-
Speicherregister aufweist, das eine defekte Adresse eines defekten
Speicherelements speichert, und einen identifizierenden Code, der zum Identifizieren eines Teils
einer Matrix von Speicherelementen geeignet ist, in welchen das defekte
Speicherelement angeordnet ist, dadurch gekennzeichnet, dass sie einen gemeinsam
genutzten Bus von Signalleitungen aufweist, die in der Speichervorrichtung vorgesehen
sind, um die Vielzahl von Schaltungsblöcken der Speichervorrichtung zu verbinden,
und zum Transferieren von Signalen zwischen den Schaltungsblöcken, wobei der
gemeinsam genutzte Bus den Schaltungsblöcken selektiv zugeordnet werden kann,
und eine Bus-Zuordnungsschaltung, die zur Redundanzschaltung gehört, zum
Zuordnen des gemeinsam genutzten Busses während eines vorgeschriebenen
Zeitintervalls eines Lesezyklus der Speichervorrichtung zur Redundanzschaltung, wobei
der identifizierende Code, der in dem Redundanzspeicher gespeichert ist, im
vorgeschriebenen Zeitintervall auf den gemeinsam genutzten Bus transferiert bzw.
übertragen werden kann.
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Die vorliegende Erfindung sorgt für die Verwendung eines Busses von
Signalleitungen, die bereits in der Speichervorrichtung existent sind, wie beispielsweise die
Signalleitungen, die zum Transferieren von Ausgangssignalen von Erfassungsschaltungen
zu Ausgangspufferschaltungen verwendet werden, und für die Annahme einer
Zeitaufteilungsstrategie zum Zuordnen der Signalleitungen zu der
Redundanzschaltung.
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Dank der vorliegenden Erfindung ist es nicht nötig, bestimmte Signalleitungen zum
Transferieren des identifizierenden Codes vorzusehen, der den Teil der
Speichermatrix identifiziert, in welchem das defekte Speicherelement (eine Bitleitung oder eine
Wortleitung) angeordnet ist. Dies macht es durch das Vorsehen eines gemeinsam
genutzten Busses für allgemeine Zwecke von Signalleitungen, die in der
Speichervorrichtung vorgesehen sind, die verschiedenen Schaltungsblöcke zu verbinden, und
eine Zuordnungsschaltung zum Zuordnen des gemeinsam genutzten Busses zu der
Redundanzschaltung vorzusehen, so dass die Signalleitungen des gemeinsam
genutzten Busses dazu verwendet werden könnten, den identifizierenden Code von
dem Bereich des Chips, in welchem die Redundanzschaltung integriert ist, zu dem
Bereich des Chips, bei welchem der identifizierende Code zu decodieren ist, zu
transferieren. Dies lässt zu, die Anzahl von Signalleitungen zu reduzieren, macht den
Aufbau des physikalischen Layouts einfacher und reduziert den Bereich des
Speichervorrichtungschips. Insbesondere ist in Speichervorrichtungen großen Ausmaßes
das Vorsehen eines gemeinsam genutzten Busses von Signalleitungen und von
Buszuordnungsschaltungen weniger kostenaufwendig, und zwar in Bezug auf den
Chipbereich, als das Vorsehen von mehreren bestimmten Signalleitungen.
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Diese und andere Merkmale der vorliegenden Erfindung werden durch die folgende
detaillierte Beschreibung eines bestimmten Ausführungsbeispiels klarer gemacht
werden, das in den beigefügten Zeichnungen als nicht beschränkendes Bespiel
beschrieben ist, wobei:
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Fig. 1 ein schematisches Blockdiagramm einer in einer Speichervorrichtung
integrierten Redundanzschaltung und einer Schaltung zum
Transferieren von Redundanzdaten gemäß der vorliegenden Erfindung ist;
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Fig. 2 ein schematisches Blockdiagramm eines Redundanz-Speicherregisters
ist;
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Fig. 3 ein Schaltungsdiagramm einer Speichereinheit des Redundanz-
Speicherregisters ist;
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Fig. 4 ein Schaltungsdiagramm eines Redundanz-Detektors ist;
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Fig. 5 ein Schaltungsdiagramm einer Pullup-Schaltung für einen Bus von
lokalen Signalen der Redundanzschaltung der Fig. 1 ist;
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Fig. 6 ein Schaltungsdiagramm einer Schnittstellenschaltung zur
Schnittstellenbildung der lokalen Signale mit einem Bus für allgemeine Zwecke
von Signalen der Speichervorrichtung ist;
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Fig. 7 ein Schaltungsdiagramm eines Adressenkonfigurationsdetektors ist;
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Fig. 8 ein schematisches Blockdiagramm eines internen
Zeitgabesignalgenerators ist; und
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Fig. 9 ein Zeitdiagramm von einigen Signalen der Redundanzschaltung ist.
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In Fig. 1 ist eine Redundanzschaltung für eine Speichervorrichtung schematisch
gezeigt. Die Redundanzschaltung weist herkömmlich eine Vielzahl von Redundanz-
Speicherregistern RR1-RRn auf, von welchen jedes eine Adresse einer defekten
Bitleitung oder Wortleitung in einer Matrix von Speicherelementen (nicht gezeigt)
speichern kann; im folgenden wird die Adresse einer defekten Bitleitung oder
Wortleitung "defekte Adresse" genannt werden. Wie es bekannt ist, ist jedes Redundanz-
Speicherregister allgemein einer jeweiligen Redundanz-Bitleitung oder -Wortleitung
zugeordnet, und es steuert ihre Auswahl, wenn es erkennt, dass eine zu der
Speichervorrichtung zugeführte aktuelle Adresse mit der darin gespeicherten defekten
Adresse übereinstimmt.
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Wie es in Fig. 1 zu sehen ist, weist jedes Redundanz-Speicherregister einen ersten
Teil 1 auf, in welchem die defekte Adresse gespeichert ist, und einen zweiten Teil 2,
der zum Speichern eines digitalen Codes geeignet ist, der einen Teil der Matrix von
Speicherelementen identifizieren kann, in welchem die defekte Bitleitung oder
Wortleitung angeordnet ist. Redundanz-Speicherregister dieser Art werden zum Beispiel
in einer Spalten-Redundanzschaltung für eine Speichervorrichtung verwendet, wobei
eine einzelne Gruppe von Redundanz-Bitleitungen für alle Pakete von Bitleitungen
vorgesehen ist, die die Teile der Speichermatrix bilden, die jeweiligen Ausgangsdatenbits
des Ausgangsdatenwortes der Speichervorrichtung zugeordnet sind; eine
Spalten-Redundanzschaltung mit Redundanz-Speicherregistern des gezeigten Typs
lässt zu, eine defekte Bitleitung in einem der Pakete zu ersetzen, ohne zu
veranlassen, dass alle Bitleitungen, die zu anderen Paketen gehören, aber dieselbe Adresse
wie die defekte Bitleitung haben, auch automatisch ersetzt werden. Eine Spalten-
Redundanzschaltung dieser Art ist beispielsweise in EP-A-661636 und EP-A-668562
(die beide im Namen desselben Anmelders sind) beschrieben.
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Im folgenden wird anhand eines Beispiels angenommen sein, dass die
Redundanzschaltung eine Spalten-Redundanzschaltung ist.
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Der erste Teil der Redundanz-Speicherregister wird durch einen Bus CABUS von
Spaltenadressensignalen versorgt, und der zweite Teil 2 wird durch einen Bus von
Zeilenadressensignalen RABUS versorgt.
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Der erste Teil 1 jedes Redundanzregisters hat ein Ausgangssignal RS1-RSn, das
aktiviert (auf hohem logischen Pegel) ist, wenn die aktuelle Spaltenadresse, die zu
der Speichervorrichtung zugeführt wird, und durch die Spaltenadressensignale des
Busses CABUS getragen wird, mit der im Redundanzregister gespeicherten defekten
Adresse übereinstimmt. Die Signale RS1-RSn steuern eine herkömmliche Art der
Auswahl von jeweiligen Redundanz-Bitleitungen (nicht gezeigt).
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Der zweite Teil 2 jedes Redundanzregisters hat vier Ausgangssignale OC0-OC3, die
einen digitalen Vier-Bit-Code tragen, der im zweiten Teil 2 des Redundanzregisters
gespeichert ist und der den Teil der Speichermatrix identifiziert, in welchem die
defekte Bitleitung, deren Adresse im ersten Teil 1 des Redundanzregisters gespeichert
ist, angeordnet ist. Es ist zu beachten, dass ein digitaler Vier-Bit-Code zulässt, einen
Matrixteil unter sechzehn zu identifizieren, wie in dem Fall einer Speichervorrichtung
mit einem externen Sechzehn-Bit-Datenbus. Für Speichervorrichtungen mit einem
externen Acht-Bit-Datenbus ist ein digitaler Drei-Bit-Code ausreichend, um einen
Matrixteil unter acht zu identifizieren.
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Die vier Signale OC0-OC3 versorgen ein Feld von Schaltern SW (vier beim
vorliegenden Beispiel), die zulassen, die vier Signale OC0-OC3 mit jeweiligen
Signalleitungen eines lokalen Codebusses CBUS zu verbinden. Die Schalter SW werden
durch ein Ausgangssignal eines UND-Gatters 3 mit einem ersten Eingang, dem das
jeweilige Signal RS1-RSn zugeführt wird, und einem zweiten Eingang, dem ein
erstes internes Zeitgabesignal ATD zugeführt wird, das im folgenden besser
beschrieben wird, gesteuert. Wenn sowohl das Signal RS1-RSn als auch das interne
Zeitgabesignal ATD logische "1"-en sind, wird der Ausgangs CKR des UND-Gatters 3
aktiviert, und die Schalter SW schließen, um die Signale OC0-OC3 mit den
jeweiligen Signalleitungen des lokalen Codebusses CBUS zu verbinden.
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Die Signale RS1-RSn aller Redundanzregister versorgen auch einen
Redundanzdetektor 4, dem auch das erste interne Zeitgabesignal ATD zugeführt wird, und ein
Signal ALL1, das durch einen Adressenkonfigurationsdetektor 5 erzeugt wird, dem
die Signale des Spaltenadressenbusses CABUS zugeführt werden.
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Der Redundanzdetektor 4 erzeugt zwei Signale REDC und CEN: das Signal REDC
steuert eine Pullup-Schaltung 6 für die Signalleitungen des lokalen Codebusses
CBUS. Die Ausgangssignale der Pullup-Schaltung 6 und das Signal CEN versorgen
eine Schnittstellenschaltung 7, die zulässt, die Signalleitungen des lokalen
Codebusses CBUS und die Signalleitung CEN mit jeweiligen Signalleitungen eines
gemeinsam genutzten Busses für allgemeine Zwecke INTBUS selektiv zu verbinden, der in
der Speichervorrichtung zum Tragen von Signalen durch den
Speichervorrichtungschip vorgesehen ist. Der Bus INTBUS ist ein gemeinsam genutzter Bus, der intern
von der Speichervorrichtung ist und der mittels einer Zeitaufteilungsstrategie
mehreren anderen Schaltungsblöcken 100, 101 der Speichervorrichtung zugeordnet
werden kann, um Signale von Bereichen des Chips, in welchen sie erzeugt werden, zu
Bereichen des Chips, in welchen die Signale zu verwenden sind, zu transferieren;
der Bus INTBUS ist somit dazu geeignet, mehrere bestimmte Signalleitungen zu
ersetzen, die sonst dazu nötig wären, alle unterschiedliche Signale zu transferieren.
Vorteilhafterweise konnte der Bus INTBUS durch die Signalleitungen dargestellt
werden, die normalerweise in einer Speichervorrichtung vorgesehen sind, um
Lesedatensignale von den Ausgängen der Erfassungsschaltungen zu den
Ausgangspufferschaltungen der Speichervorrichtung zu transferieren. Beim vorliegenden Beispiel
lässt der Bus INTBUS zu, die Signale des lokalen Codebusses CBUS von dem
Bereich des Chips, in welchem die Spalten-Redundanzschaltung integriert ist, zu einem
anderen Bereich des Chips zu transferieren, wie beispielsweise in die Nähe der
Ausgangspuffer der Speichervorrichtung, in welchen der in den Redundanzregistern
gespeicherte identifizierende Code zu decodieren ist; da der Bus INTBUS ein
gemeinsam genutzter Bus ist, soll eine Art von Speicherregister 8 vorgesehen sein, um den
identifizierenden Redundanz-Code solange zu speichern, wie ein solcher Code auf
dem Bus INTBUS vorhanden ist, und bevor der Bus INTBUS einem anderen
Betriebsmittel zugeordnet wird. Das Speicherregister 8 weist allgemein eine Gruppe von
Speicherelementen auf, wie beispielsweise Flip-Flops.
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Die Schnittstellenschaltung 7 wird durch ein zweites Zeitgabesignal SND gesteuert,
und das Speicherregister 8 wird durch ein drittes Zeitgabesignal PC gesteuert. Die
Zeitgabe der Signale SND und PC wird im folgenden detailliert beschrieben werden.
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Fig. 2 ist ein schematisches Blockdiagramm eines der Redundanz-Speicherregister
RR1-RRn. Es weist eine Vielzahl von Speichereinheiten MU0-MUk auf, von
welchen jedes einem jeweiligen Signal CA0-CAk des Spaltenadressensignalbusses
CABUS zugeordnet ist. Jede Speichereinheit MU0-MUk kann ein jeweiliges Bit
einer defekten Bitleitungsadresse speichern und hat ein Ausgangssignal, das einem
jeweiligen digitalen Komparator CMP0-CMPk zusammen mit dem jeweiligen
Spaltenadressensignal CA0-CAk zugeführt wird. Jeder digitale Komparator hat ein
Ausgangssignal, das aktiviert (auf einen hohen logischen Pegel) wird, wenn das jeweilige
aktuelle Spaltenadressensignal mit dem defekten Adressenbit übereinstimmt, das in
der jeweiligen Speichereinheit gespeichert ist. Die Ausgangssignale der digitalen
Komparatoren CMP0-CMPk versorgen ein UND-Gatter 9, dessen Ausgangssignal
das Signal RS1-RSn bildet und das aktiviert (auf einen hohen logischen Pegel)
wird, wenn alle Ausgangssignale der digitalen Komparatoren CMP0-CMPk aktiviert
werden, d.h. wenn die aktuelle Spaltenadresse mit der in den Speichereinheiten MU0
-MUk gespeicherten defekten Adresse übereinstimmt.
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Das Redundanz-Speicherregister weist auch vier (bei diesem Beispiel) weitere
Speichereinheiten CMU0-CMU3 auf, die den digitalen Vier-Bit-Code speichern, der zum
Identifizieren des Teils der Speichermatrix geeignet ist, in welchem die defekte
Bitleitung, deren Adresse in den Speichereinheiten MU0-MUk gespeichert ist,
angeordnet ist. Jede der Speichereinheiten CMU0-CMU3 hat ein jeweiliges Ausgangssignal
OC0-OC3.
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Die vier Speichereinheiten CMU0-CMUk werden durch jeweilige
Zeilenadressensignale RA0-RA3 des Zeilenadressensignalbusses RABUS und durch ein
Programmfreigabesignal PG versorgt. Wenn das Signal PG aktiviert wird, wird das durch
das jeweilige Zeilenadressensignal RA0-RA3 getragene Datum in der jeweiligen
Speichereinheit CMU0-CMU3 gespeichert. Das Signal PG versorgt auch die
Speichereinheiten MU0-MUk, von welchen jede auch durch das zugehörige
Spaltenadressensignal CA0-CAk versorgt wird. Wenn das Signal PG aktiviert wird, wird
das durch ein Spaltenadressensignal CA0-CAk getragene Datum in der jeweiligen
Speichereinheit MU0-MUk gespeichert.
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Fig. 3 zeigt die Struktur einer der Speichereinheiten CMU0-CMU3. Die Schaltung
weist ein programmierbares Speicherelement MC auf, und zwar in diesem Fall einen
MOS-Transistor mit schwebendem Gate von dem Typ, der zum Bilden von EPROM-
Speicherzellen verwendet wird, mit einem Sourceanschluß, der mit Erde verbunden
ist, einem Drainanschluß, der mit einer jeweiligen Zeilenadressensignalleitung RAx
über einen Entkopplungstransistor TNpg gekoppelt ist, und einem
Steuergateanschluß, der durch ein Steuersignal CG gesteuert wird.
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Die Schaltung weist auch ein bistabiles Latch auf, das einen rechten Zweig 10 und
einen linken Zweig 11 hat. Der rechte Zweig 10 weist einen P-Kanal-MOSFET TPR
und einen N-Kanal-MOSFET TNR auf, die zwischen einer Spannungsversorgung
VDD (typischerweise eine Spannungsversorgung von 5 V oder 3 V) und Erde in
Reihe geschaltet sind. Der linke Zweig 11 weist einen P-Kanal-MOSFET TPL und einen
N-Kanal-MOSFET TNL auf, die zwischen VDD und Erde in Reihe geschaltet sind.
Ein gemeinsamer Knoten R von TPR und TNR im rechten Zweig 10 ist mit
Gateelektroden von TPL und TNL im linken Zweig 11 verbunden; ein gemeinsamer
Knoten L von TPL und TNL im linken Zweig 11 ist mit Gateelektroden von TPR und TNR
im rechten Zweig 10 verbunden. Der Knoten R ist auch über einen N-Kanal-MOSFET
Tnat, der durch das Steuersignal CG gesteuert wird, mit dem Drainanschluß des
MOS-Transistors mit schwebendem Gate MC verbunden. Der Knoten L bildet das
Ausgangssignal OCi (i = 0, ..., 3) der Speichereinheit.
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In Fig. 3 ist auch ein Schalter des Feldes SW gezeigt: der Schalter weist zwei N-
Kanal-MOSFETs M5 und M6 auf, die zwischen einer jeweiligen Signalleitung CBUSi
des lokalen Codebusses CBUS und Erde in Reihe geschaltet sind. Der MOSFET M5
wird durch den Knoten L gesteuert und der MOSFET M6 wird durch das
Ausgangssignal CKR des NAND-Gatters 3, das in Fig. 1 gezeigt, gesteuert.
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Die zwei Zweige 10, 11 des bistabilen Latchs sind nicht perfekt symmetrisch: der P-
Kanal-MOSFET TPR im rechten Zweig ist derart hergestellt, dass er eine Schwellenspannung
hat, die (bezüglich des Absolutwertes) kleiner als die Schwellenspannung
des P-Kanal-MOSFET TPL im linken Zweig ist; beispielsweise hat TPR eine
Schwellenspannung von etwa -0,9 V, während TPL eine Schwellenspannung von etwa -1,6
V hat. Ebenso ist der N-Kanal-MOSFET TNR im rechten Zweig derart hergestellt,
dass er eine Schwellenspannung hat, die höher als die Schwellenspannung des N-
Kanal-MOSFET TNL im linken Zweig ist; beispielsweise hat TNR eine
Schwellenspannung von etwa 0,8 V, während TNL eine Schwellenspannung von etwa 0,4 V
hat. Das bistabile Latch ist daher im Ungleichgewicht.
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Die Zeilenadresenleitung RAx kann digitale Spannungspegel von 0 V und 5 V oder 3
V annehmen.
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Das Signal PG wird normalerweise auf null Volt gehalten, aber es wird auf etwa 12 V
angehoben, wenn das Speicherelement MC programmiert werden muss. Das Signal
CG wird normalerweise auf 5 V (oder darunter) gehalten, aber es wird auf etwa 12 V
angehoben, wenn MC programmiert werden muss.
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Zum Programmieren des Speicherelements MC werden die Signale CG und PG auf
etwa 12 V angehoben; wenn das durch die Leitung RAx getragene Datum logisch "0"
ist, ist das Potential am Drainanschluß von MC null Volt und MC programmiert nicht.
Wenn statt dessen das durch die Leitung RAx logisch "1" ist, ist das Potential am
Drainanschluß von MC 5 V, werden Elektronen in das schwebende Gate von MC
injiziert und erhöht sich die Schwellenspannung von MC.
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Beim Einschalten der Schaltung stellt sich dann, wenn die Spannungsversorgung
VDD sich von null Volt auf den vorgeschriebenen Wert von 5 V oder 3 V erhöht, der
Knoten L im linken Zweig auf niedrig ein und stellt sich der Knoten R im rechten
Zweig auf hoch ein; dies wird durch die besondere Tatsache ermöglicht, dass das
bistabile Latch im Ungleichgewicht ist, wie es zuvor beschrieben ist.
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Wenn das Speicherelement MC programmiert wird (auf einer hohen
Schwellenspannung ist), wird es keinen Strom ziehen, bleibt der Knoten R auf hoch und bleibt der
Knoten auf niedrig: der MOSFET M5 wird daher auf Aus gehalten. Wenn statt dessen
MC nicht programmiert ist (jungfräulich ist), wird es einen Strom vom MOSFET TPR
im rechten Zweig 10 ziehen; der Knoten R wird in Richtung zur Erde gezogen, TPL
schaltet sich ein und das Potential des Knotens L steigt in Richtung zu VDD an; der
MOSFET M5 wird daher eingeschaltet.
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Der MOSFET Tnat ist während des anfänglichen Einstellens des bistabilen Latchs
beim Einschalten (wenn R auf hoch geht) nützlich, um die Spannung am
Drainanschluß von MC zu begrenzen.
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Fig. 4 zeigt die Struktur des Redundanzdetektors 4. Jedes der Signale RS1-RSn
versorgt eine Gateelektrode eines jeweiligen N-Kanal-MOSFET M71-M7n. Alle
MOSFETs M71-M7n sind zwischen einer Drainelektrode 16 eines P-Kanal-
MOSFET-M8 und einer Drainelektrode 17 eines N-Kanal-MOSFET M9 zueinander
parallel geschaltet; M8 hat eine Sourceelektrode, die mit VDD verbunden ist, M9 hat
eine Sourceelektrode, die auf Erde gelegt ist; M8 und M9 werden durch das erste
Zeitgabesignal ATD gesteuert. Die Drainelektrode 16 von M8 wird zu einem Eingang
eines Inverters 11 geführt, dessen Ausgang das Signal REDC bildet. Der Inverter 11
steuert auch einen P-Kanal-MOSFET M10, der zwischen VDD und der
Drainelektrode 16 von M8 angeschlossen ist. Das Signal CEN ist die Ausgabe eines UND-
Gatters 18, dessen Eingänge durch die Signale REDC und ALL1 dargestellt sind.
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Fig. 5 zeigt die Struktur eines Elements der Pullup-Schaltung 6. CBUSi stellt eine der
vier Signalleitungen des lokalen Codebusses CBUS dar. Ein P-Kanal-MOSFET M1
ist zwischen der Signalleitung CBUSi und der Spannungsversorgung VDD
angeschlossen und wird durch das Signal REDC gesteuert. Ein weiterer P-Kanal-
MOSFET M2 ist auch zwischen der Signalleitung CBUSi und der
Spannungsversorgung VDD angeschlossen. Die Signalleitung CBUSi versorgt einen CMOS-Inverter
12, dessen Ausgang MOSFET M2 steuert. Der Ausgang CBUSi' des Inverters 12
versorgt die Schnittstellenschaltung 7. Die Pullup-Schaltung weist vier Schaltungen auf,
die identisch zu derjenigen sind, die in Fig. 5 gezeigt ist, und zwar eine für jede der
vier Signalleitungen des lokalen Codebusses CBUS. MOSFET M1 verhindert, dass
die Signalleitungen CBUSi des lokalen Codebusses schwebend bleiben, wenn die
Schalter SW offen sind; MOSFET M2 verhindert, dass die Signalleitungen CBUSi
schwebend bleiben, wenn die Schalter SW geschlossen sind, aber die Signale OC0
-OC3 logisch "0"-en sind.
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Fig. 6 zeigt die Struktur eines Elements der Schnittstellenschaltung 7. Die Schaltung
weist einen CMOS-Inverter auf, der einen P-Kanal-MOSFET M3 und einen N-Kanal-
MOSFET M4 aufweist, die in Reihe geschaltet sind und durch das Signal CUBSi'
gesteuert werden. Ein gemeinsamer Knoten der MOSFETs M3 und M4 treibt ein
jeweiliges Signal INTBUSm des gemeinsam genutzten Busses INTBUS. Eine
Sourceelektrode von MOSFET M3 ist mittels eines P-Kanal-MOSFET M11 mit VDD
gekoppelt, der durch eine Ausgabe eines Inverters 13 gesteuert wird, der wiederum durch
eine Ausgabe eines NAND-Gatters 19 getrieben wird, das durch das zweite
Zeitgabesignal SND und durch ein Testsignal TST (das normalerweise auf dem hohen
logischen Pegel gehalten wird) versorgt wird. Eine Sourceelektrode von MOSFET M4 ist
mittels eines N-Kanal-MOSFET M12 mit Erde gekoppelt, der durch eine Ausgabe
einer Kaskade aus zwei Invertern 14 und 15 gesteuert wird, die durch die Ausgabe
des NAND-Gatters 19 versorgt werden. M3, M4, M11 und M12 bilden einen Inverter
mit drei Zuständen, d.h. einen Inverter, der in einen Betrieb mit hoher Impedanz zum
Isolieren der Signalleitung INTBUSm von der Signalleitung CBUSi' versetzt werden
kann.
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Die Schnittstellenschaltung 7 weist fünf Elemente auf, die die in Fig. 6 gezeigte
Struktur haben: vier Elemente zur Schnittstellenbildung der vier Signalleitungen des
lokalen Codebusses CBUS mit jeweiligen Signalleitungen des gemeinsam genutzten
Busses für allgemeine Zwecke INTBUS und ein Element zur Schnittstellenbildung
des Signals CEN mit einer jeweiligen Signalleitung des Busses INTBUS.
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Fig. 7 zeigt die Struktur des Adressenkonfigurationsdetektors 5; im wesentlichen ist
die Schaltung ein Decodierer, der ein UND-Gatter 20 aufweist, dem alle
Spaltenadressensignale CA0-CAk zugeführt werden. Das Ausgangssignal ALL1 des UND-
Gatters 20 wird aktiviert, wenn CA0 = CA1 = ... = CAk = "1". Irgendein anderer
bekannter Aufbau von Logikgattern kann jedoch dazu verwendet werden, das Signal
ALL1 zu erzeugen.
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Fig. 8 ist ein schematisches Diagram, das die Schaltungen für die Erzeugung des
ersten, des zweiten und des dritten Zeitgabesignals ATD, SND und PC zeigt. Die zu
Adresseneingangsanschlüssen A1, A2 ... An der Speichervorrichtung zugeführten
Signale versorgen eine an sich bekannte Adressenpufferschaltung 12, die die
Adressensignale des Busses ADD erzeugt, die durch die Zeilenadressensignale und die
Spaltenadressensignale gebildet werden. Die Adressensignale ADD werden
herkömmlich zu einer Adressenübergangs-Detektorschaltung 13 zugeführt, die auf einen
Übergang von wenigstens einem der Adressensignale ADD hin das erste Zeitgabesignal
ATD aktiviert; das Signal ATD schaltet auf den niedrigen logischen Pegel und
bleibt auf dem niedrigen logischen Pegel für eine vorgeschriebene Zeit, und kehrt
dann zum hohen logischen Pegel zurück. Das Signal ATD versorgt eine Schaltung
14, die das zweite Zeitgabesignal SND erzeugt; das Signal SND ist normalerweise
auf dem hohen logischen Pegel und geht zum niedrigen logischen Pegel, wenn das
ATD-Signal auf niedrig geht; das Signal SND bleibt auf dem niedrigen logischen
Pegel für eine vorgeschriebene Zeit, die länger als diejenige des Signals ATD ist. Das
Signal ATD versorgt auch eine weitere Schaltung 15, die das dritte. Zeitgabesignal
PC erzeugt; das Signal PC ist normalerweise auf dem hohen logischen Pegel und
geht zum niedrigen logischen Pegel, wenn das ATD-Signal auf niedrig geht; das
Signal PC bleibt für eine vorgeschriebene Zeit auf dem niedrigen logischen Pegel, die
länger als diejenige des Signals ATD ist, aber ein wenig kürzer als diejenige des
Signals SND. Das Signal PC wird herkömmlich beispielsweise zum Vorladen der
Bitleitungen der Speichermatrix zu Beginn einer Leseoperation verwendet, und zum
Einstellen der Erfassungsschaltungen der Speichervorrichtung in einen
vorgeschriebenen Anfangszustand. Die Schaltungen 13, 14 und 15 können beispielsweise
monostabile Schaltungen sein.
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Der Betrieb der oben beschriebenen Schaffung wird nun unter Bezugnahme auf das
Zeitdiagramm der Fig. 9 erklärt werden.
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Ein Lesezyklus der Speichervorrichtung beginnt dann, wenn sich eines oder mehrere
der Adresseneingangssignale A1-An ändert bzw. ändern. Die entsprechenden
Signale des ADD-Busses ändern den logischen Pegel. Dies veranlasst die Aktivierung
des Signals ATD, das auf den niedrigen logischen Pegel geht und für eine
vorgeschriebene Zeit auf niedrig bleibt. Der Übergang von hoch zu niedrig des ATD-
Signals veranlasst die Aktivierung der Signale SND und PC, die zum niedrigen
logischen Pegel gehen.
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Solange das ATD-Signal auf dem niedrigen logischen Pegel ist, werden die MOS-
FETs M8 und M9 im Redundanzdetektor 4 jeweils auf Ein und auf Aus gehalten. Das
Signal REDC wird auf dem niedrigen logischen Pegel gehalten und das Signal CEN
wird folglich auch auf dem niedrigen logischen Pegel gehalten. Die Signale CKR in
den Redundanzregistern RR1-RRn werden auf dem niedrigen logischen Pegel
gehalten, und die Schalter der Felder SW sind offen (der MOSFET M6 in Fig. 3 wird
auf Aus gehalten). Die Ausgangssignale OC0-OC3 aller Redundanzregister RR1-
RRn werden von den Signalen des lokalen Codebusses CBUS entkoppelt. Die
Signale des lokalen Codebusses CBUS werden nicht schwebend gelassen, und sie
werden durch MOSFETs M1 in der Pullup-Schaltung 6 in Richtung zu VDD nach
oben gezogen, welche durch das Signal REDC auf Ein gehalten werden.
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Bevor das Signal SND auf niedrig geht, sind die Schnittstellenschaltungen 7 im
Betrieb mit hoher Impedanz (die MOSFETs M11 und M12 werden auf Aus gehalten),
und die Signalleitungen CBUSi' und CEN werden von den jeweiligen Signalleitungen
des gemeinsam genutzten Busses INTBUS isoliert; die letzteren können somit
anderen Betriebsmitteln der Speichervorrichtung zugeordnet werden, wie beispielsweise
denjenigen, die schematisch durch Blöcke 100 und 101 in Fig. 1 angezeigt sind.
Sobald das Signal SND auf niedrig geht, verlassen die Schnittstellenschaltungen 7 den
Betrieb hoher Impedanz, und die Signalleitungen CBUSi' und CEN werden an die
jeweiligen Signalleitungen des Busses INTBUS angeschlossen.
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Wenn die zur Speichervorrichtung zugeführte aktuelle Adresse keine defekte
Adresse ist, wird keines der Signale RS1-RSn aktiviert werden, und alle Signale CKR
werden auf dem niedrigen logischen Pegel gehalten werden; ebenso wird keiner der
MOSFETs M71-M7n in der Redundanz-Detektorschaltung 4 eingeschaltet werden.
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Wenn das ATD-Signal zum hohen logischen Pegel zurückkehrt, werden die MOS-
FETs M8 und M9 im Redundanzdetektor 4 jeweils aus- und eingeschaltet, aber die
Signale REDC und CEN ändern ihren logischen Pegel nicht, weil keiner der MOS-
FETs M71-M7n im Ein-Zustand ist. Das Signal CEN wird dazu verwendet, zu
erfassen, ob die aktuelle Adresse eine defekte Adresse ist: wenn CEN = "0", ist die
aktuelle Adresse nicht defekt. Ebenso bleiben alle Signale CKR auf dem niedrigen
logischen Pegel, so dass alle Schalter der Felder SW offen gehalten werden: die Signale
CBUSi des lokalen Codebusses CBUS werden daher durch die MOSFETs M1 auf
VDD nach oben gezogen.
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Wenn andererseits die zur Speichervorrichtung zugeführte aktuelle Adresse eine
defekte Adresse ist, aktiviert das Redundanz-Speicherregister, in welchem die defekte
Adresse gespeichert ist, das jeweilige Signal RS1-RSn. Einer der MOSFETs M71-
M7n wird daher eingeschaltet, aber solange das ATD-Signal auf dem niedrigen
logischen Pegel ist, bleiben die Signale REDC und CEN auf dem niedrigen logischen
Pegel. Wenn das ATD-Signal zum hohen logischen Pegel zurückkehrt, schließen die
Schalter SW im Redundanz-Speicherregister, in welchem die defekte Adresse
gespeichert ist, was die Ausgangssignale OC0-OC3 der Speichereinheiten CMUO-
CMU3 mit den jeweiligen Signalleitungen CBUSi des lokalen Codebusses CUBS
verbindet. Zusätzlich wird dann, wenn das ATD-Signal zum hohen logischen Pegel
zurückkehrt, der Knoten 16 im Redundanzdetektor 4 durch den MOSFET M71-M7n
auf Erde gezogen werden, der zu dem Redundanz-Speicherregister gehört, in
welchem die defekte Adresse gespeichert ist. Die Signale REDC und CEN schalten auf
den hohen logischen Pegel und die MOSFETs M1 werden ausgeschaltet. Wenn das
Speicherelement MC in einer gegebenen Speichereinheit CMU0-CMU3
programmiert wird, ist der Knoten L (Fig. 3) auf dem niedrigen logischen Pegel und ist der
MOSFET M5 aus; die jeweilige Signalleitung CBUSi des lokalen Codebusses wird
durch den MOSFET M2 zu VDD gezogen, und die Signalleitung CBUSi' ist auf dem
niedrigen logischen Pegel. Wenn statt dessen das Speicherelement MC der
Speichereinheit CMU0-CMU3 jungfräulich ist, ist der Knoten L auf dem hohen logischen
Pegel und ist der MOSFET M5 eingeschaltet; die jeweilige Signalleitung wird somit
auf Erde gezogen, die Signalleitung CBUSi' schaltet auf den hohen logischen Pegel
und der MOSFET M2 wird ausgeschaltet.
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Solange das Signal SND auf dem niedrigen logischen Pegel bleibt, ist der
gemeinsam genutzte Bus INTBUS der Redundanzschaltung zugeordnet, und die Daten des
Codes, der den Teil der Speichermatrix identifiziert, in welchem die defekte Bitleitung
angeordnet ist, sind auf den jeweiligen Signalleitungen des Busses INTBUS
vorhanden.
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Bevor das Signal SND zum hohen logischen Pegel zurückkehrt, kehrt das Signal PC
zum hohen logischen Pegel zurück, was veranlasst, dass das Speicherregister 8 die
Daten des Codes, der den Matrixteil identifiziert, speichert, und den Zustand des
Signals CEN. Das Signal CEN signalisiert dann, wenn es aktiviert ("1") ist, dass die
aktuelle Adresse eine defekte Adresse ist und dass die im Speicherregister 8
gespeicherten Daten ein Identifizierender Code des Matrixteils sind, in welchem die defekte
Bitleitung angeordnet ist.
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Wenn auch das Signal SND zum hohen logischen Pegel zurückkehrt, ist der
gemeinsam genutzte Bus für allgemeine Zwecke INTBUS nicht mehr der
Redundanzschaltung zugeordnet, sondern die relevanten Daten sind bereits von den Redundanz-
Speicherregistern RR1-RRn zu dem Speicherregister 8 transferiert worden, das in
dem Bereich des Chips angeordnet ist, in welchem die Daten zu verwenden sind.
Die zur Speichervorrichtung zugeführte aktuelle Adresse kann so sein, dass die
Konfiguration der Spaltenadressensignale CA0-CAk einer Vorgabekonfiguration
entspricht, die in den Redundanz-Speicherregistern gespeichert ist, die niemals
programmiert worden sind, weil sie nicht verwendet worden sind. Bei diesem Beispiel ist
angenommen, dass diese Konfiguration CA0 = ... = CAk = "1" ist. In diesem Fall
muss die Auswahl der Redundanz-Bitleitungen, die zu den ungenutzten Redundanz-
Speicherregistern gehören, verhindert werden, weil es sonst passieren könnte, dass ·
dann, wenn mehr als ein ungenutztes Redundanz-Speicherregister existieren, mehr
als eine Redundanz-Bitleitung gleichzeitig ausgewählt werden würde. Dafür aktiviert
der Adressenkonfigurationsdetektor 5 das Signal ALL1, das die Aktivierung des
Signals CEN verhindert.
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Das Testsignal TST ist normalerweise auf dem hohen logischen Pegel, aber es wird
in einem bestimmten Testzustand auf den niedrigen logischen Pegel aktiviert, um die
Zuordnung des gemeinsam genutzten Busses für allgemeine Zwecke INTBUS zur
Redundanzschaltung unabhängig vom Zustand des Zeitgabesignals SND zu
erzwingen.