KR20130110819A - 반도체 소자 및 이를 제조하는 방법 - Google Patents
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Abstract
반도체 소자 및 이를 제조하는 방법을 제공한다. 반도체 소자는, 기판 상에 제1 방향으로 연장하는 선택 트랜지스터들, 인접한 선택 트랜지스터들 사이에서, 제1 방향으로 연장하며 서로 평행한 다수의 셀 트랜지스터들, 셀 트랜지스터들 일 단에 배치되는 콘택 패드들, 선택 트랜지스터들, 셀 트랜지스터들 및 콘택 패드들을 덮는 절연막 및 콘택 패드들 사이를 덮는 절연막 내 보이드(void) 또는 심(seam)을 매립하는 매립 절연막을 포함한다.
Description
본 발명은 반도체 소자 및 이를 제조하는 방법에 관련된 것으로서, 더욱 상세하게는 NAND 플래시 메모리 소자 및 이를 제조하는 방법에 관련된 것이다.
반도체 소자는 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 많은 전자 산업에서 사용되고 있다. 반도체 소자는 데이터를 저장하는 기억 소자, 데이터를 연산처리 하는 논리 소자, 및 다양한 기능을 동시에 수행할 수 있는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 이에 따라, 미세한 패턴들을 정의하는 노광 공정의 공정 마진 감소 등의 여러 문제점들이 발생되어 반도체 소자의 구현이 점점 어려워지고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화의 최적화된 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 상기 반도체 소자를 제조하는 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 소자를 제공한다. 상기 반도체 소자는, 기판 상에 제1 방향으로 연장하는 선택 트랜지스터들, 상기 인접한 선택 트랜지스터들 사이에서, 상기 제1 방향으로 연장하며 서로 평행한 다수의 셀 트랜지스터들, 상기 셀 트랜지스터들 일 단에 배치되는 콘택 패드들, 상기 선택 트랜지스터들, 셀 트랜지스터들 및 콘택 패드들을 덮는 절연막 및 상기 콘택 패드들 사이를 덮는 절연막 내 보이드(void) 또는 심(seam)을 매립하는 매립 절연막을 포함한다.
본 발명의 일 실시예에 따르면, 상기 매립 절연막은 ALD(atomic layer deposition) 질화물 또는 ALD 산화물을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 각각의 셀 트랜지스터의 폭과, 상기 셀 트랜지스터들 사이 이격거리가 (실질적으로) 동일하며, 상기 절연막에 상기 셀 트랜지스터들 사이를 절연하는 에어 갭(air gap)이 제공될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 콘택 패드들 각각은 상기 셀 트랜지스터들의 일 단들과 각각 일체형이고, 각각의 콘택 패드는 상기 제1 방향과 수직인 제2 방향으로 연장될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 셀 트랜지스터들 각각과, 상기 셀 트랜지스터들 및 선택 트랜지스터는 제1 폭으로 이격되고, 상기 콘택 패드들은 상기 제1 폭보다 넓은 제2 폭으로 이격될 수 있다.
본 발명의 또 다른 실시예에 따르면, 인접한 콘택 패드들은 상기 제1 방향과 수직인 제2 방향으로 연장하는 기준면에 의해 거울 대칭성을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 셀 트랜지스터들은 상기 제1 방향으로 연장하는 기준선에 의해 거울 대칭성을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 셀 트랜지스터들은 서로 상이한 연장 길이를 가지며, 상기 기준선에 인접할수록 상기 연장 길이가 길어질 수 있다.
본 발명의 또 다른 실시예에 따르면, 인접한 셀 트랜지스터들 사이의 연장 길이 차이에 해당하는 부위에 상기 콘택 패드들이 배치될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 셀 트랜지스터들의 타 단은 상기 기준선으로부터 멀어지는 방향으로 틸트되어 연장될 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 매립 절연막에 의해 인접한 콘택 패드들 사이의 보이드 또는 심을 매립함으로써, 에어 갭이 외부와 연결되는 통로를 차단시킬 수 있다. 따라서, 손상 없는 셀 트랜지스터들을 포함하는 반도체 소자를 제공할 수 있다.
도 1은 비휘발성 메모리 장치를 설명하기 위한 블록 다이어그램이다.
도 2는 비휘발성 메모리 장치의 메모리 셀 어레이를 설명하기 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 5a 내지 도 5i는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 7a는 본 발명의 실시예들에 따른 메모리 장치가 적용된 메모리 카드를 나타내는 블록도이다.
도 7b는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
도 2는 비휘발성 메모리 장치의 메모리 셀 어레이를 설명하기 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 5a 내지 도 5i는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 7a는 본 발명의 실시예들에 따른 메모리 장치가 적용된 메모리 카드를 나타내는 블록도이다.
도 7b는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 비휘발성 메모리 장치를 설명하기 위한 블록 다이어그램이고, 도 2는 비휘발성 메모리 장치의 메모리 셀 어레이를 설명하기 회로도이다.
도 1 및 도 2를 참조하면, 비휘발성 메모리 장치는 메모리 셀 어레이(100)와, X-디코더(110) 및 Y-디코더(120)를 포함하는 주변 회로를 포함할 수 있다.
상기 메모리 셀 어레이(100)는 단위 셀을 형성하는 복수의 도전 라인들 예를 들면, 다수의 워드 라인들(WL0, WL1, ..., WLm -1, WLm) 및 다수의 비트 라인들(BL0, BL1, ..., BLn -1, BLn)이 서로 교차하며 반복하여 배치될 수 있다. 상기 메모리 셀 어레이(100)는 워드 라인(WL0, WL1, ..., WLm -1, WLm)을 선택하기 위한 X-디코더(110)와, 비트 라인(BL0, BL1, ..., BLn -1, BLn)을 선택하기 위한 Y-디코더(120)와 각각 연결될 수 있다. 또한, Y-패스(130)는 상기 Y-디코더(120)에 연결되어 상기 메모리 셀 어레이(100)에서 비트 라인(BL0, BL1, ..., BLn -1, BLn) 경로를 지정하는 기능을 수행할 수 있다.
상기 메모리 셀 어레이(100)는 다수의 메모리 셀 블록들(MCB)을 포함할 수 있다. 상기 메모리 셀 블록들(MCB) 각각은 비트 라인과 공통 소스 라인(CSL) 사이에 형성되는 다수의 셀 스트링들(CS)을 포함할 수 있다. 상기 셀 스트링들(CS) 각각은 직렬로 연결된 다수의 메모리 셀들(10)을 포함할 수 있다. 하나의 셀 스트링(CS)을 구성하는 다수의 메모리 셀들(10)의 게이트 전극들 각각은 서로 다른 워드 라인(WL0, WL1, ..., WLm -1, WLm)에 접속될 수 있다. 상기 셀 스트링들(CS)의 양단에는 각각 접지 선택 라인(GSL)에 연결되는 접지 선택 트랜지스터(12)와, 스트링 선택 라인(SSL)에 연결되는 스트링 선택 트랜지스터(14)가 배치될 수 있다. 상기 접지 선택 트랜지스터(12) 및 스트링 선택 트랜지스터(14)는 다수의 메모리 셀들(10)과 비트 라인(BL0, BL1, ..., BLn -1, BLn) 및 공통 소스 라인(CSL)과의 사이의 전기적 연결을 제어할 수 있다. 상기 다수의 셀 스트링들(CS)에 걸쳐서 하나의 워드 라인(WL0, WL1, ..., WLm -1, WLm)에 연결된 메모리 셀들은 페이지(page) 단위 또는 바이트(byte) 단위를 형성할 수 있다.
NAND 플래시 메모리 소자에서, 상기 X-디코더(110) 및 Y-디코더(120)를 이용하여 상기 워드 라인(WL0, WL1, ..., WLm -1, WLm) 및 비트 라인(BL0, BL1, ..., BLn -1, BLn)을 선택하고, 상기 선택된 워드 라인(WL0, WL1, ..., WLm -1, WLm) 및 비트 라인(BL0, BL1, ..., BLn -1, BLn)에 해당되는 메모리 셀(10)을 선택하여 읽기 동작 또는 쓰기 동작을 수행할 수 있다.
이하에서는, 메모리 셀 어레이의 셀 스트링들에 대하여 더욱 상세하게 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이고, 도 4는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다. 도 4는 도 3의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'으로 절단한 단면도이다.
도 3 및 도 4를 참조하면, 반도체 소자는 메모리 셀 영역(MCA) 및 콘택 영역(CA)을 포함하는 기판(도시되지 않음)과, 상기 기판 상에 배치되는 선택 트랜지스터들(STr) 및 셀 트랜지스터들(CTr)을 포함할 수 있다. 일 측면에 따르면, 다수의 셀 트랜지스터들(CTr)은, 상기 다수의 셀 트랜지스터들(CTr)을 제1 방향(D1)으로 연장하는 제1 기준선(S1)에 의해 거울 대칭성을 가질 수 있다.
상기 셀 트랜지스터들(CTr)은 상기 메모리 셀 영역(MCA) 및 콘택 영역(CA)을 상기 제1 방향(D1)으로 가로지르며 배치될 수 있다. 상기 셀 트랜지스터들(CTr) 각각은, 터널 절연 패턴(140), 플로팅 게이트(138), 유전 패턴(136) 및 컨트롤 게이트(134)를 포함할 수 있다. 상기 셀 트랜지스터들(CTr)은 서로 실질적으로 평행하며, 상기 제1 방향(D1)으로 연장할 수 있다. 일 측면에 따르면, 상기 셀 트랜지스터들(CTr)을 서로 상이한 연장 길이를 가질 수 있다. 상기 거울 대칭성의 제1 기준선(S1)에 인접할수록 상기 컨트롤 게이트(134)들의 연장 길이는 점점 길어질 수 있다. 설명되지 않은 도면 부호 132는 제1 마스크, 도면부호 130는 제2 마스크이다.
본 발명의 일 실시예에 따르면, 상기 셀 트랜지스터들(CTr) 각각은 제1 폭(W1)을 가질 수 있다. 상기 제1 폭(W1)은 수십 ㎚로 미세할 수 있다. 또한, 상기 셀 트랜지스터들(CTr)은 등간격으로 이격되어 서로 실질적으로 평행하게 배치될 수 있다. 상기 셀 트랜지스터들(CTr)의 이격 거리는 상기 제1 폭(W1)과 실질적으로 동일할 수 있다. 예컨대, 상기 셀 트랜지스터들(CTr)은 라인 앤 스페이스(line and space) 구조를 가질 수 있다.
상기 셀 트랜지스터들(CTr)은 콘택 패드들(CP)과 각각 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 따르면, 각각의 셀 트랜지스터(CTr)의 일 단에 각각의 콘택 패드(CP)가 일체형으로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 콘택 패드들(CP)은 상기 콘택 영역(CA)에 배치될 수 있다. 각각의 콘택 패드(CP)는 상기 제1 방향(D1)과 수직인 제2 방향(D2)으로 확장될 수 있다. 상기 콘택 패드들(CP)은 상기 제1 방향(D1) 및 제2 방향(D2)으로 확장하여, 상기 콘택 패드들(CP) 각각이 셀 트랜지스터들(CTr)의 폭보다 넓은 폭을 가질 수 있어, 후속되어 형성되는 콘택 플러그의 공정 마진을 증대시킬 수 있다.
상술한 바와 같이 상기 제1 기준선(S1)으로부터 멀어질수록 상기 셀 트랜지스터들(CTr)의 연장 길이가 짧아지며, 그 짧아진 길이에 해당되는 부위에 상기 콘택 패드들(CP)이 각각 배치될 수 있다.
또한, 인접한 콘택 패드들(CP)은 상기 제2 방향(D2)으로 연장하는 제2 기준선(S2)에 의해 거울 대칭성을 가질 수 있다. 상기 콘택 패드들(CP) 사이의 이격 거리는 상기 제1 폭(W1)보다 큰 제2 폭(W2)을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 셀 트랜지스터들(CTr)의 타 단은 상기 제2 방향(D2)으로 틸트되어 연장될 수 있다. 상기 셀 트랜지스터들(CTr)의 타 단은 상기 제1 기준선(S1)에서 멀어지는 방향으로 틸트되어 연장될 수 있다. 이는 포토 공정 및 식각 공정에서 인접한 셀 트랜지스터들(CTr) 사이가 단락되는 경우를 미연에 방지하기 위함이다.
상기 선택 트랜지스터들(STr)은 접지 선택 트랜지스터(12, 도 2 참조) 및 스트링 선택 트랜지스터(14, 도 2 참조)를 포함할 수 있다. 상기 셀 트랜지스터들(CTr)은 상기 접지 선택 트랜지스터(12) 및 상기 스트링 선택 트랜지스터(14) 사이에 배치될 수 있다. 또한, 상기 선택 트랜지스터들(STr)은 상기 기판의 메모리 셀 영역(MCA)에서 상기 제1 방향(D1)으로 연장할 수 있다. 상기 선택 트랜지스터들(STr) 및 상기 셀 트랜지스터들(CTr)은 서로 실질적으로 평행할 수 있다.
상기 선택 트랜지스터들(STr)은 게이트 절연막(140) 및 게이트 전극(134, 138)을 포함할 수 있다. 상기 선택 트랜지스터들(STr) 각각은 상기 셀 트랜지스터(CTr)를 구성하는 물질과 실질적으로 동일한 물질을 포함할 수 있다. 상기 선택 트랜지스터들(STr)은, 상기 셀 트랜지스터들(CTr)을 형성하는 공정에서, 플로팅 게이트들(138) 및 컨트롤 게이트들(134) 사이의 유전막들(136)을 버팅(butting) 공정으로 부분적으로 제거함으로써 형성될 수 있다.
상기 반도체 소자는 상기 셀 트랜지스터들(CTr) 및 상기 선택 트랜지스터들(STr) 사이를 매립하여 그들 사이를 절연하는 제1 절연막(145), 제2 절연막(160), 매립 절연막(170) 및 제3 절연막(175)을 더 포함할 수 있다. 상기 제1 절연막(145)은 PTEOS(phenyltriethoxysilane)을 포함하며, 제2 절연막은(160)은 HTO(high temperature oxide)를 포함할 수 있다.
상술한 바와 같이 상기 셀 트랜지스터들(CTr)은 수십 ㎚이하의 폭 및 이격 거리를 갖는 라인 앤 스페이스 구조일 수 있다. 따라서, 상기 셀 트랜지스터들(CTr) 사이를 덮는 상기 제1 절연막(145)에는 에어 갭(air gap, 150)이 제공될 수 있다. 상기 에어 갭(150)은 상기 셀 트랜지스터들(CTr) 사이를 절연하는 기능을 수행할 수 있다.
한편, 상기 콘택 패드들(CP) 사이는 상기 셀 트랜지스터들(CTr) 사이의 이격 거리 보다 넓어, 상기 콘택 패드들(CP) 사이에 상기 에어 갭(150)보다는 그 크기가 작은 보이드(void) 또는 심(seam, 165)이 생성될 수 있다. 상기 보이드 또는 심(165)는 제1 절연막(145) 또는 제2 절연막(160)에 생성될 수 있다.
상기 제2 절연막(160) 상에 매립 절연막(170)이 배치될 수 있다. 상기 매립 절연막(170)은 상기 제2 절연막(160)을 형성하는 동안 생성된 보이드 또는 심(165)이 상기 에어 갭(150)과 연통되는 것을 방지하기 위하여 형성될 수 있다. 일 측면에 따르면, 상기 매립 절연막(170)은 상기 보이드 또는 심(165)을 완전하게 매립할 수 있다. 상기 매립 절연막(170)은 상기 에어 갭(150)이 외부와 연통되는 것을 차단할 수 있다. 따라서, 후속되는 공정에서 화학 물질들이 상기 보이드 또는 심(165)을 통해 에어 갭(150) 내로 이동되는 것을 억제할 수 있다. 이로써, 화학 물질에 의해 반도체 소자가 손상되는 것을 방지할 수 있다.
상기 매립 절연막(170) 상에 제3 절연막(175)이 형성될 수 있다. 상기 제3 절연막(175)은 식각 저지막 및 버퍼막으로 기능할 수 있다.
도 5a 내지 도 5i는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이고, 도 6a 내지 6c는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 5a 내지 도 5i는 도 3에 도시된 반도체 소자를 제조하기 위한 공정 단면도들로써, 도 3에서 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'으로 절단한 부분의 공정 단면도들을 보여준다. 또한, 도 5g 내지 도 5i는 도 6a 내지 도 6c에서 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'으로 절단한 부분의 공정 단면도들이다.
도 5a를 참조하면, 기판(110) 상에 터널 절연막(112), 도전 패턴(114), 유전막(116) 및 도전막(118), 마스크막(120) 및 희생 패턴들(122)을 순차적으로 형성하고, 상기 희생 패턴들(122) 상에 컨포멀하게 스페이서막(124)을 형성할 수 있다. 상기 스페이서막(124)은 상기 희생 패턴들(122) 사이를 매립하지 않도록 형성할 수 있다.
상기 터널 절연막(112)는 산화물, 질화물, 산질화물 또는 금속 산화물을 포함하며, 상기 도전 패턴(114)은 폴리실리콘, 금속 또는 금속 화합물을 포함하며, 상기 유전막(116)은 산화물, 질화물, 산질화물 또는 금속 산화물을 포함하며, 상기 도전막(118)은 폴리실리콘, 금속 또는 금속 화합물을 포함할 수 있다. 상기 마스크막(120)은 질화물을 포함하고, 상기 희생 패턴들(122)은 상기 마스크막(120)과 식각 선택비를 갖는 산화물을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 후속하여 셀 트랜지스터들(CTr)로 완성되는 부분에 형성된 희생 패턴들(122)은 제1 폭(W1)을 가질 수 있다. 또한, 상기 희생 패턴들(122) 사이의 이격거리는 상기 제1 폭(W1)의 적어도 3배 클 수 있다.
일 측면에 따르면, 상기 도전 패턴(114)은 일 방향으로 연장하는 라인 구조를 가질 수 있다. 다른 측면에 따르면, 상기 도전 패턴(114) 및 도전막(118) 사이의 유전막(118)을 부분적으로 식각하여, 상기 도전 패턴(114) 및 도전막(118)이 서로 전기적으로 연결되도록 형성될 수 있다. 이를 버팅(butting) 공정이라 한다.
도 5b 및 도 5c를 참조하면, 상기 스페이서막(124)을 식각하여 상기 희생 패턴들(122) 측벽에 스페이서들(126)을 형성할 수 있다. 상기 희생 패턴들(122)을 상기 마스크막(120)으로부터 제거하여, 상기 스페이서들(126) 사이에 개구들(128)을 형성할 수 있다.
도 5d 및 도 5e를 참조하면, 상기 개구들(128)을 매립하도록 상기 스페이서들(126) 사이에 제1 마스크 패턴들(130)을 형성할 수 있다. 상기 스페이서들(126)을 제거할 수 있다.
도 5f를 참조하면, 상기 제1 마스크 패턴들(130)을 마스크로 하는 식각 공정을 이용하여, 상기 마스크막(120), 도전막(118), 유전막(116), 도전 패턴(114) 및 터널 절연막(112)을 식각하여 셀 트랜지스터들(CTr) 및 선택 트랜지스터들(STr)을 형성할 수 있다.
각각의 셀 트랜지스터(CTr)는 상기 기판(110) 상에 순차적으로 적층된 터널 절연 패턴(140), 플로팅 게이트(138), 유전 패턴(136), 컨트롤 게이트(134), 제2 마스크 패턴들(132) 및 제1 마스크 패턴들(130)를 포함할 수 있다. 상기 컨트롤 게이트(134)은 제1 방향(D1)으로 연장할 수 있다. 본 발명의 일 실시예에 따르면, 상기 셀 트랜지스터들(CTr)은 제1 폭(W1)을 가질 수 있으며, 상기 셀 트랜지스터들(CTr) 사이 이격 거리도 제1 폭(W1)을 가질 수 있다.
일 측면에 따르면, 도 3을 재차 참조하면, 상기 셀 트랜지스터들(CTr) 일 단에는 콘택 패드들(CP)이 일체형으로 형성될 수 있다. 상세하게 도시되어 있지는 않지만, 상기 콘택 패드들(CP)은 마스크의 구조에 따라 변경될 수 있다. 본 실시예에서 상기 콘택 패드들(CP)은 상기 셀 트랜지스터들(CTr) 일 단에 각각 일체형으로 형성되고 상기 제1 방향(D1)과 수직된 제2 방향(D2)으로 확장되어 형성될 수 있다.
각각의 선택 트랜지스터(STr)는 상기 기판(110) 상에 순차적으로 적층된 터널 절연 패턴(140) 및 게이트들(134, 138)을 포함할 수 있다. 여기에서, 상기 게이트 절연 패턴(140)은 상기 터널 절연막(112)이 식각되어 형성된 것이다. 도 5a 및 도 6a에서 설명된 버팅 공정에 의해 상기 도전 패턴(114) 및 도전막(118)이 식각된 유전막(116)에 의해 전기적으로 연결될 수 있다. 따라서, 도전 패턴(114) 및 도전막(118)이 상기 선택 트랜지스터(STr)의 게이트들(134, 138)로 적용될 수 있다.
도 5g 및 도 6a를 참조하면, 상기 셀 트랜지스터들(CTr) 및 선택 트랜지스터들(STr)이 형성된 기판(110) 상에 제1 절연막(145)을 형성할 수 있다. 상기 제1 절연막(145)은 PTEOS와 같은 산화물을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 셀 트랜지스터들(CTr) 사이와 상기 셀 트랜지스터(CTr) 및 선택 트랜지스터(STr) 사이는 그 이격 거리가 수십 ㎚이하로서 미세하여, 상기 셀 트랜지스터들(CTr) 사이에 상기 제1 절연막(145)이 매립되지 않아 에어 갭(150)이 생성될 수 있다. 상기 에어 갭(150)은 상기 제1 절연막(145)과 더불어, 상기 셀 트랜지스터들(CTr) 사이를 절연시킬 수 있다.
한편, 상기 인접한 콘택 패드들(CP) 사이는 그 이격 거리가 상기 제1 폭(W1)보다 넓은 제2 폭(W2)을 가질 수 있다. 상기 제2 폭(W2)에 따라 달라지겠지만, 상기 콘택 패드들(CP) 사이에는 상기 제1 절연막(145)이 컨포멀하게 형성될 수 있다.
도 5h 및 도 6b를 참조하면, 상기 제1 절연막(145) 상에 제2 절연막(160)을 형성할 수 있다. 상기 제2 절연막(160)은 HTO(high temperature oxide)와 같은 산화물을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 절연막(160)은 상기 셀 트랜지스터들(CTr) 상부에 대응되는 부위에 형성될 수 있다. 상기 제2 절연막(160)은 상기 선택 트랜지스터들(STr)의 상부 및 측면에 대응되는 부위에 형성될 수 있다. 상기 선택 트랜지스터들(STr) 경우, 상기 셀 트랜지스터(CTr)에 인접하지 않은 선택 트랜지스터들(STr)의 측벽에 대응되는 부위에 상기 제2 절연막(160)이 형성될 수 있다. 또한, 상기 제2 절연막(160)은 상기 콘택 패드들(CP)의 상부 및 측면에 대응되는 부위에 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 절연막(160)을 형성하는 동안, 인접한 콘택 패드들(CP) 사이에는 보이드 또는 심(165)이 생성될 수 있다. 이러한 보이드 또는 심(165)은 상기 에어 갭(150)과 연통될 수 있다.
도 5i 및 도 6c를 참조하면, 상기 제2 절연막(160) 상에 매립 절연막(170)을 형성할 수 있다.
상기 매립 절연막(170)은 상기 보이드 또는 심(165)을 매립하여, 상기 에어 갭(150)이 외부와 연통되는 것을 막을 수 있다. 따라서, 후속되는 공정에서 사용되는 화학 물질이 상기 보이드 또는 심(165)을 통해 에어 갭(150) 내로 이동되는 것을 방지할 수 있다.
일 측면에 따르면, 상기 매립 절연막(170)은 질화물을 포함할 수 있으며, ALD(atomic layer deposition) 공정으로 형성될 수 있다.
다른 측면에 따르면, 상기 매립 절연막(170)은 산화물을 포함할 수 있으며, ALD 공정으로 형성될 수 있다.
도 3 및 도 4를 다시 참조하면, 상기 매립 절연막(170) 상에 제3 절연막(175)을 형성할 수 있다. 상기 제3 절연막(175)은 식각 공정의 식각 저지막 또는 버퍼 산화막으로 적용될 수 있다.
도 7a는 본 발명의 실시예에 따른 메모리 장치를 구비한 메모리 카드를 도시한 블록도이다.
도 7a를 참조하면, 상술한 본 발명의 실시예에 따른 메모리 소자는 메모리 카드(300)에 응용될 수 있다. 일례로, 메모리 카드(300)는 호스트와 메모리(310) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(320)를 포함할 수 있다. 에스램(322)은 중앙처리장치(324)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(326)는 메모리 카드(300)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(328)는 메모리(310)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(330)는 메모리(310)와 인터페이싱한다. 중앙처리장치(324)는 메모리 컨트롤러(320)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
메모리 카드(300)에 응용된 반도체 메모리(310)가 본 발명의 실시예에 따른 반도체 소자를 포함하는 경우, 보이드 또는 심을 매립 절연막에 의해 매립하여 셀 트랜지스터들(CTr) 사이의 에어 갭으로 화학 물질의 출입을 방지하여 반도체 소자의 손상을 억제할 수 있다.
도 7b는 본 발명의 실시예에 따른 메모리 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 7b를 참조하면, 정보 처리 시스템(400)은 본 발명의 실시예에 따른 반도체 메모리 소자를 포함할 수 있다. 정보 처리 시스템(400)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(400)은 메모리 시스템(410)과 각각 시스템 버스(460)에 전기적으로 연결된 모뎀(420), 중앙처리장치(430), 램(440), 유저인터페이스(450)를 포함할 수 있다. 메모리 시스템(410)에는 중앙처리장치(430)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(410)은 메모리(412)와 메모리 컨트롤러(414)를 포함할 수 있으며, 도 7a를 참조하여 설명한 메모리 카드(300)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(400)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(410)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(400)은 대용량의 데이터를 메모리 시스템(410)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
STr: 선택 트랜지스터 CTr:셀 트랜지스터
145, 160, 175: 절연막 150: 에어 갭
165: 보이드 또는 심 170: 매립 절연막
145, 160, 175: 절연막 150: 에어 갭
165: 보이드 또는 심 170: 매립 절연막
Claims (10)
- 기판 상에 제1 방향으로 연장하는 선택 트랜지스터들;
상기 인접한 선택 트랜지스터들 사이에서, 상기 제1 방향으로 연장하며 서로 평행한 다수의 셀 트랜지스터들;
상기 셀 트랜지스터들 일 단에 배치되는 콘택 패드들;
상기 선택 트랜지스터들, 셀 트랜지스터들 및 콘택 패드들을 덮는 절연막; 및
상기 콘택 패드들 사이를 덮는 절연막 내 보이드(void) 또는 심(seam)을 매립하는 매립 절연막을 포함하는 반도체 소자. - 제1항에 있어서,
상기 매립 절연막은 ALD(atomic layer deposition) 질화물 또는 ALD 산화물을 포함하는 반도체 소자. - 제1항에 있어서,
각각의 셀 트랜지스터의 폭과, 상기 셀 트랜지스터들 사이 이격거리가 (실질적으로) 동일하며,
상기 절연막에 상기 셀 트랜지스터들 사이를 절연하는 에어 갭(air gap)이 제공되는 반도체 소자. - 제1항에 있어서,
상기 콘택 패드들 각각은 상기 셀 트랜지스터들의 일 단들과 각각 일체형이고,
각각의 콘택 패드는 상기 제1 방향과 수직인 제2 방향으로 연장되는 반도체 소자. - 제1항에 있어서,
상기 셀 트랜지스터들 각각과, 상기 셀 트랜지스터들 및 선택 트랜지스터는 제1 폭으로 이격되고,
상기 콘택 패드들은 상기 제1 폭보다 넓은 제2 폭으로 이격된 반도체 소자. - 제1항에 있어서,
인접한 콘택 패드들은 상기 제1 방향과 수직인 제2 방향으로 연장하는 기준면에 의해 거울 대칭성을 갖는 반도체 소자. - 제1항에 있어서,
상기 셀 트랜지스터들은 상기 제1 방향으로 연장하는 기준선에 의해 거울 대칭성을 갖는 반도체 소자. - 제7항에 있어서,
상기 셀 트랜지스터들은 서로 상이한 연장 길이를 가지며, 상기 기준선에 인접할수록 상기 연장 길이가 길어지는 반도체 소자. - 제8항에 있어서,
인접한 셀 트랜지스터들 사이의 연장 길이 차이에 해당하는 부위에 상기 콘택 패드들이 배치되는 반도체 소자. - 제8항에 있어서,
상기 셀 트랜지스터들의 타 단은 상기 기준선으로부터 멀어지는 방향으로 틸트되어 연장되는 반도체 소자.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113644072A (zh) * | 2020-05-11 | 2021-11-12 | 南亚科技股份有限公司 | 半导体元件结构及其制备方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130072670A (ko) * | 2011-12-22 | 2013-07-02 | 에스케이하이닉스 주식회사 | 반도체 소자의 제조 방법 |
| JP2015176869A (ja) * | 2014-03-12 | 2015-10-05 | 株式会社東芝 | 半導体装置の製造方法 |
| KR102270752B1 (ko) * | 2014-08-11 | 2021-07-01 | 삼성전자주식회사 | 반도체 소자의 미세 패턴 형성 방법 |
| US9337208B2 (en) * | 2014-09-24 | 2016-05-10 | Macronix International Co., Ltd. | Semiconductor memory array with air gaps between adjacent gate structures and method of manufacturing the same |
| KR102449195B1 (ko) * | 2015-12-18 | 2022-09-29 | 삼성전자주식회사 | 반도체 소자 및 그 반도체 소자의 제조 방법 |
| KR102658192B1 (ko) * | 2016-07-27 | 2024-04-18 | 삼성전자주식회사 | 반도체 장치 및 반도체 장치의 제조 방법 |
| US11309186B2 (en) * | 2020-04-24 | 2022-04-19 | Nanya Technology Corporation | Semiconductor device with air gap in pattern-dense region and method for forming the same |
| US11380758B2 (en) * | 2020-07-23 | 2022-07-05 | Nanya Technology Corporation | Semiconductor device with air gap and boron nitride cap and method for forming the same |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020073449A (ko) * | 2001-03-16 | 2002-09-26 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
| US20070187743A1 (en) * | 2006-01-24 | 2007-08-16 | Shoichi Miyazaki | Semiconductor device and method of manufacturing the same |
| KR20080026509A (ko) * | 2006-09-20 | 2008-03-25 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
| JP2009152361A (ja) * | 2007-12-20 | 2009-07-09 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2009302116A (ja) * | 2008-06-10 | 2009-12-24 | Toshiba Corp | 半導体装置およびその製造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7045849B2 (en) | 2003-05-21 | 2006-05-16 | Sandisk Corporation | Use of voids between elements in semiconductor structures for isolation |
| KR100687399B1 (ko) | 2005-10-05 | 2007-02-26 | 주식회사 하이닉스반도체 | 낸드 플래쉬 메모리 소자의 제조방법 |
| KR100794085B1 (ko) | 2006-06-28 | 2008-01-10 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| KR100833434B1 (ko) | 2006-06-30 | 2008-05-29 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
| KR100875055B1 (ko) | 2006-07-14 | 2008-12-19 | 주식회사 하이닉스반도체 | 낸드 플래시 메모리 소자의 제조방법 |
| KR100809328B1 (ko) | 2006-07-19 | 2008-03-05 | 삼성전자주식회사 | 비휘발성 메모리 집적 회로 장치의 제조 방법 및 이를통해서 제조된 비휘발성 메모리 집적 회로 장치 |
| KR20080061172A (ko) | 2006-12-28 | 2008-07-02 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 제조 방법 |
| JP2009212218A (ja) | 2008-03-03 | 2009-09-17 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JP2010040753A (ja) | 2008-08-05 | 2010-02-18 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
| JP2010087160A (ja) | 2008-09-30 | 2010-04-15 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置 |
| JP5635301B2 (ja) | 2010-05-12 | 2014-12-03 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置及びその製造方法 |
-
2012
- 2012-03-30 KR KR1020120033086A patent/KR101901779B1/ko active IP Right Grant
-
2013
- 2013-03-28 US US13/852,578 patent/US8946804B2/en active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020073449A (ko) * | 2001-03-16 | 2002-09-26 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
| US20070187743A1 (en) * | 2006-01-24 | 2007-08-16 | Shoichi Miyazaki | Semiconductor device and method of manufacturing the same |
| KR20080026509A (ko) * | 2006-09-20 | 2008-03-25 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
| JP2009152361A (ja) * | 2007-12-20 | 2009-07-09 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2009302116A (ja) * | 2008-06-10 | 2009-12-24 | Toshiba Corp | 半導体装置およびその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113644072A (zh) * | 2020-05-11 | 2021-11-12 | 南亚科技股份有限公司 | 半导体元件结构及其制备方法 |
| CN113644072B (zh) * | 2020-05-11 | 2024-03-29 | 南亚科技股份有限公司 | 半导体元件结构及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US8946804B2 (en) | 2015-02-03 |
| US20130256761A1 (en) | 2013-10-03 |
| KR101901779B1 (ko) | 2018-09-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |