KR20040042932A - 소오스/드레인 영역에 확산 방지막을 구비하는 반도체소자 및 그 형성 방법 - Google Patents

소오스/드레인 영역에 확산 방지막을 구비하는 반도체소자 및 그 형성 방법 Download PDF

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Abstract

소오스/드레인 영역에 확산방지막을 구비하는 반도체 소자 및 그 형성 방법을 제공한다. 상기 반도체 소자는 반도체 기판, 상기 반도체 기판 상에 실리콘 게르마늄막, 상기 실리콘 게르마늄막 상에 상부와 측벽이 캐핑막 패턴으로 덮인 게이트 패턴, 상기 게이트 패턴과 상기 실리콘 게르마늄막 사이에 개재된 채널막 패턴, 상기 게이트 패턴에 인접하며 상기 실리콘 게르마늄막에 형성된 리세스된 영역, 상기 리세스된 영역의 상부에 형성된 도전막 패턴, 및 상기 리세스된 영역의 적어도 측벽을 덮는 확산 방지막을 구비한다. 상기 방법에 따르면, 반도체 기판 상에 실리콘 게르마늄막과 채널막을 차례로 형성한 후 상기 채널막 상에 캐핑막 패턴으로 덮인 게이트 패턴을 형성한다. 상기 캐핑막 패턴을 이용하여 상기 채널막과 상기 실리콘 게르마늄막을 패터닝하여 상기 캐핑막 패턴과 상기 게이트 패턴 하부에 채널막 패턴을 형성하는 동시에 상기 채널막 패턴에 인접하며 상기 실리콘 게르마늄막에 리세스된 영역을 형성한다. 상기 리세스된 영역의 적어도 측벽을 덮는 확산방지막을 형성한다.

Description

소오스/드레인 영역에 확산 방지막을 구비하는 반도체 소자 및 그 형성 방법{Semiconductor device having diffusion barrier layer at source/drain regions and method of forming the same}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 좀 더 상세하게는 소오스/드레인 영역에 확산 방지막을 구비하는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 좁은 채널 효과(short channel effect)에 따른 펀치 쓰루(punch through), DIBL(drain induced barrier lowering), 및 누설전류(leakage current)등을 해결하는 것이 중요해지고 있다. 좁은 채널 효과에 따른 여러 문제점들을 해결하기 위한 종래의 해결방안으로 SOI(Silicon on insulator) 기판을 사용하나, 이는 제조 단가가 높고 플로팅 바디 효과(floating body effect)의 문제가 있다. 이를 해결하기 위해 다른 종래기술에 따르면 소오스/드레인 영역 밑에 매몰 산화막을 부분적으로 삽입하나, 이는 소오스/드레인 영역의 불순물이 수평방향으로 확산하는 것을 막지 못함으로써 좁은 채널 효과에 따른 문제점을 해결하기에 부족하다. 따라서, 채널 영역을 제외하고 소오스/드레인 영역들의 측면 또는 측면과 바닥을 덮는 확산방지막이 필요하다.
따라서, 상기 문제를 해결하기 위하여, 본 발명의 기술적 과제는 좁은 채널 효과를 방지하는 확산방지막이 소오스/드레인 영역에 형성되는 반도체 소자 및 그 형성방법을 제공하는데 있다.
도 1은 본 발명의 바람직한 실시예 1 에 따른 반도체 소자의 단면도를 나타낸다.
도 2a 내지 도 2d는 도 1의 반도체 소자를 형성하는 방법을 순차적으로 나타내는 공정단면도들이다.
도 3은 본 발명의 바람직한 실시예 2 에 따른 반도체 소자의 단면도를 나타낸다.
도 4는 본 발명의 바람직한 실시예 3 에 따른 반도체 소자의 단면도를 나타낸다.
도 5는 본 발명의 바람직한 실시예 4 에 따른 반도체 소자의 단면도를 나타낸다.
도 6은 본 발명의 바람직한 실시예 5 에 따른 반도체 소자의 단면도를 나타낸다.
도 7 내지 9는 도 6의 반도체 소자의 변형예들을 나타내는 단면도들이다.
도 10은 본 발명의 바람직한 실시예 6에 따른 반도체 소자의 단면도를 나타낸다.
도 11a 내지 도 11c는 도 10의 반도체 소자를 형성하는 방법을 순차적으로 나타내는 공정단면도들이다.
도 12 내지 도 14는 도 10의 반도체 소자의 변형예들을 나타내는 단면도들이다.
도 15는 본 발명의 바람직한 실시예 7에 따른 반도체 소자의 단면도를 나타낸다.
도 16a 내지 도 16c는 도 15의 반도체 소자를 형성하는 방법을 순차적으로 나타내는 공정단면도들이다.
도 17 내지 도 19는 도 15의 반도체 소자의 변형예들을 나타내는 단면도들이다.
도 20은 본 발명의 바람직한 실시예 8에 따른 반도체 소자의 단면도를 나타낸다.
도 21a 및 도 21b는 도 20의 반도체 소자를 형성하는 방법을 순차적으로 나타내는 공정단면도들이다.
도 22 내지 도 24는 도 20의 반도체 소자의 변형예들을 나타내는 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자는 반도체 기판; 상기 반도체 기판 상에 실리콘 게르마늄막, 상기 실리콘 게르마늄막 상에 상부와 측벽이 캐핑막 패턴으로 덮인 게이트 패턴, 상기 게이트 패턴과 상기 실리콘 게르마늄막 사이에 개재된 채널막 패턴, 상기 게이트 패턴에 인접하며 상기 실리콘 게르마늄막에 형성된 리세스된 영역, 상기 리세스된 영역의 상부에 형성된 도전막 패턴, 및 상기 리세스된 영역의 적어도 측벽을 덮는 확산 방지막을 구비한다.
상기 반도체 소자에 있어서, 상기 채널막 패턴은 확장된(strained) 격자 구조를 갖는 실리콘막으로 이루어질 수 있다. 상기 게이트 패턴은 차례로 적층된 게이트 산화막, 폴리실리콘막 및 금속 실리사이드로 이루어질 수 있다. 상기 확산 방지막은 상기 리세스된 영역의 바닥도 덮을 수 있다. 상기 도전막 패턴은 불순물이 도핑된 실리콘, 실리콘 게르마늄, 금속 및 금속 실리사이드로 이루어지는 그룹에서 선택되는 하나의 물질로 이루어질 수 있다. 상기 확산 방지막은 실리콘 산화막 계열의 물질 또는 실리콘게르마늄 산화막(SiGeXOY) 또는 그 조합으로 이루어질 수 있다.
상기 반도체 소자는 상기 채널막 패턴의 측벽에 붙은 에피택시얼막(epitaxial layer)을 더 구비할 수 있다. 상기 에피택시얼막은 상기 채널막 패턴과의 접촉면적 보다 큰, 상기 도전막 패턴과의 접촉면적을 갖을 수 있다. 상기 에피택시얼막은 상기 리세스된 영역의 바닥을 덮을 수 있다. 상기 에피택시얼막은 상기 게이트 패턴의 측벽과 상부를 덮는 캐핑막 패턴 사이를 채우며 상기 리세스된 영역의 바닥을 덮을 수 있다.
상기 반도체 소자를 형성하는 방법은 다음과 같다. 먼저, 반도체 기판 상에실리콘 게르마늄막을 성장시킨다. 상기 실리콘 게르마늄막 상에 채널막을 형성한다. 상기 채널막 상에 게이트 패턴을 형성한다. 상기 게이트 패턴의 측벽과 상부를 덮는 캐핑막 패턴을 형성한다. 상기 캐핑막 패턴을 이용하여 상기 채널막과 상기 실리콘 게르마늄막을 패터닝하여 상기 캐핑막 패턴 및 상기 게이트 패턴 하부에 채널막 패턴을 형성하고 동시에 상기 채널막 패턴에 인접하며 상기 실리콘 게르마늄막에 리세스된 영역을 형성한다. 그리고, 상기 리세스된 영역의 적어도 측벽을 덮는 확산방지막을 형성한다.
상기 방법에 있어서, 상기 채널막은 확장된(strained) 격자 구조를 갖는 실리콘막으로 형성할 수 있다. 상기 확산 방지막은 상기 반도체 기판을 산화시키어 상기 채널막 패턴의 양 측벽에 채널 산화막을 형성하는 동시에 상기 리세스된 영역의 측벽과 바닥에 실리콘 게르마늄 산화막을 형성하고, 상기 채널 산화막을 제거하여 상기 채널막 패턴의 측벽을 노출하는 동시에 상기 실리콘 게르마늄 산화막의 바깥 부분도 일부 제거하여 형성될 수 있다.
상기 방법에 있어서, 상기 확산방지막 상에 도전막 패턴을 형성할 수 있다.
상기 방법에 있어서, 상기 채널막 패턴의 측벽에 에피택시얼막을 성장시킬 수 있다. 상기 성장된 에피택시얼막은 상기 채널막 패턴과 접하나 상기 리세스된 영역의 바닥과 접하지 않거나, 상기 리세스된 영역의 바닥을 덮거나, 또는 상기 게이트 패턴의 측벽과 상부를 덮는 캐핑막 패턴 사이를 채우며 상기 리세스된 영역의 바닥을 덮도록 형성될 수 있다.
상기 방법에 있어서, 상기 리세스된 영역의 바닥을 덮는 상기 확산 방지막을제거하여 상기 리세스된 영역의 측벽만을 덮도록 상기 확산 방지막을 남길 수 있다. 상기 리세스된 영역을 형성할 때, 습식식각을 이용하여 상기 채널막 패턴의 하부가 일부 노출시킬 수 있다.
상기 방법에 있어서, 상기 확산방지막은 절연막 패턴과 실리콘 게르마늄 산화막으로 이루어지되, 상기 확산방지막은, 상기 리세스된 영역 상에 층간절연막을 형성하고, 상기 층간절연막을 이방성 식각하여 상기 리세스된 영역의 바닥을 덮되 상기 채널막 패턴 보다 높이가 낮아 상기 리세스된 영역의 측벽을 노출시키는 절연막 패턴을 형성하고, 그리고 상기 노출된 리세스된 영역의 측벽을 산화하여 실리콘 게르마늄 산화막을 형성하여 형성될 수 있다.
상기 방법에 있어서, 상기 확산 방지막은, 상기 리세스된 영역을 형성하는 단계에서 습식식각을 이용하여 상기 채널막 패턴의 하부가 일부 노출되도록 형성하고, 상기 리세스된 영역 상에 절연막을 형성하고, 상기 절연막을 리세스시키어 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
<실시예 1>
도 1은 본 발명의 바람직한 실시예 1에 따른 반도체 소자의 단면도를 나타낸다.
도 1을 참조하면, 반도체 기판(1) 상에 실리콘 게르마늄막(3a)이 위치한다. 상기 실리콘 게르마늄막(3a) 상에는 상부와 측벽이 캐핑막 패턴(13)으로 덮인 게이트 패턴이 위치하며, 상기 게이트 패턴과 상기 실리콘 게르마늄막(3a) 사이에는 채널막 패턴(5b)이 개재되어 있다. 상기 채널막 패턴(5b)은 바람직하게 확장된(strained) 단결정 실리콘으로 이루어진다. 상기 게이트 패턴은 차례로 적층된 게이트 산화막(7), 폴리실리콘막(9) 및 금속실리사이드막(11)으로 이루어진다. 상기 게이트 패턴의 양측의 상기 실리콘 게르마늄막(3a)이 소정깊이 리세스된 영역이 존재한다. 상기 리세스된 영역의 측벽과 바닥을 덮는 확산방지막(17a)이 있으며, 상기 확산 방지막(17a)을 덮는 도전막 패턴(24)이 있다. 상기 도전막 패턴(24)은 소오스/드레인 역할을 하는 동시에 콘택 역할을 한다.
상기 반도체 소자에 따르면, 채널로 사용되는 채널막 패턴(5b)이 확장된(strained) 단결정 실리콘의 구조를 갖으므로 소자의 속도를 향상시킬 수 있다. 상기 채널막 패턴(5b)을 제외하고 소오스/드레인 영역들이 확산방지막(17a)에 의해 둘러싸여져 좁은 채널 효과에 따른 누설전류등 여러 문제점들이 발생하는 것을 방지할 수 있다.
도 2a 내지 도 2d는 도 1의 반도체 소자를 형성하는 방법을 순차적으로 나타내는 공정단면도들이다.
도 2a를 참조하면, 실리콘단결정으로 이루어지는 상기 반도체 기판(1) 상에 상기 실리콘 게르마늄막(3)을 성장시킨다. 그 후 상기 실리콘 게르마늄막(3) 상에 단결정 실리콘을 성장시킨다. 이때, 단결정 실리콘에 비해 실리콘 게르마늄의 격자가 크기때문에, 실리콘 게르마늄 상에 형성되는 단결정 실리콘은 격자가 커져 확장된(strained) 구조를 갖게 된다. 이를 채널막(5)으로 사용한다. 상기 채널막(5) 상에 게이트 산화막(7), 폴리실리콘막(9) 및 금속실리사이드막(11)을 차례로 적층한 후 패터닝하여 게이트 패턴을 형성한다. 실리콘 질화막으로 상기 게이트 패턴의 상부와 측벽을 덮는 캐핑막 패턴(13)을 형성한다.
도 2b를 참조하면, 상기 캐핑막 패턴(13)을 마스크로 사용하여 상기 채널막(5)과 상기 실리콘 게르마늄막(3)을 일부 패터닝하여 채널막 패턴(5a)을 형성하는 동시에 리세스된 영역(4)을 갖는 실리콘 게르마늄막(3a)을 형성한다.
도 2c를 참조하면, 상기 반도체 기판을 열산화하여 상기 실리콘 게르마늄막(3a)의 상기 리세스된 영역(4)을 따라 실리콘 게르마늄 산화막(17)을 형성하는 동시에 상기 채널막 패턴(5a)의 양측에 실리콘 산화막(18a)을 형성한다. 이때, 상기 실리콘 게르마늄막(3a)의 산화속도가 실리콘으로 이루어지는 상기 채널막 패턴(5a)의 산화속도보다 빠르다. 따라서, 상기 실리콘 게르마늄 산화막(17)이 상기 실리콘 산화막(18a) 보다 두껍게 형성된다.
도 2d를 참조하면, 묽은 불산 용액을 이용한 습식 식각으로 상기 실리콘 산화막(18a)을 제거하여 폭이 좁아진 채널막 패턴(5b)의 측벽을 노출시킨다. 상기 묽은 불산 용액에 대한 상기 실리콘 게르마늄 산화막(17)의 식각 속도는 상기 실리콘 산화막(18a)의 것과 같으므로, 상기 실리콘 산화막(18a)를 제거할 때, 상기 실리콘 게르마늄 산화막(17)의 바깥 부분도 일부 제거되어 얇아진 실리콘 게르마늄 산화막(17a)이 형성된다. 상기 얇아진 실리콘 게르마늄 산화막(17a)이 확산방지막 역할을 한다. 도 1을 참고하면, 상기 얇아진 실리콘 게르마늄 산화막(17a) 상에 도전막을 적층하고 평탄화하여 소오스/드레인 및 콘택 역할을 동시에 하는 도전막 패턴(24)을 형성한다.
상기 방법에 따르면, 실리콘 게르마늄과 실리콘의 산화속도의 차이 및 습식식각속도를 이용하여 상기 반도체 소자의 구조의 형성이 용이하며, 소오스/드레인 및 콘택 역할을 동시에 하는 도전막 패턴을 형성하기에 공정이 단순하다.
<실시예 2>
도 3은 본 발명의 바람직한 실시예 2에 따른 반도체 소자의 단면도를 나타낸다.
도 3을 참조하면, 채널막 패턴(5b)의 양측에 제 1 에피택시얼막(20)이 접한다. 이때, 상기 제 1 에피택시얼막(20)은 상기 채널막 패턴(5b)과의 접촉면적 보다 큰, 상기 도전막 패턴(24)과의 접촉면적을 갖으며, 이로써 상기 도전막 패턴(24)과의 접촉 저항을 줄일 수 있다. 도 3의 반도체 소자는 도 2d의 상태에서 상기 채널막 패턴(5b)의 양측에 제 1 에피택시얼막(20)을 도 3에서처럼 성장시키고, 도전막 패턴(24)을 형성하여 완성한다. 상기 제 1 에피택시얼막(20)은 불순물을 도핑하면서 성장시킬 수 있다.
<실시예 3>
도 4는 본 발명의 바람직한 실시예 3 에 따른 반도체 소자의 단면도를 나타낸다.
도 4를 참조하면, 채널막 패턴(5b)의 양측에 접하는 제 2 에피택시얼막(22)이 얇아진 실리콘 게르마늄 산화막(17a)을 덮어 소오스/드레인 영역을 이루며, 상기 제 2 에피택시얼막(22)을 도전막 패턴(24)이 덮는다. 도 4의 반도체 소자는 도 2d의 상태에서 채널막 패턴(5b)의 양측에 제 2 에피택시얼막(22)을 도 4와 같이 성장시키고, 도전막 패턴(24)을 형성하여 완성한다. 상기 제 2 에피택시얼막(22)도 도 3의 제 1 에피택시얼막(20)처럼 불순물을 도핑하면서 성장시킬 수 있다.
<실시예 4>
도 5는 본 발명의 바람직한 실시예 4에 따른 반도체 소자의 단면도를 나타낸다.
도 5를 참조하면, 제 3 에피택시얼막(23)이 얇아진 실리콘 게르마늄 산화막(17a)을 덮으며 상기 채널막 패턴(5b) 및 상기 캐핑막 패턴(13)의 측벽을 덮는다. 도 5의 반도체 소자는 도 1 내지 도 4의 불순물 패턴(24)을 구비하지 않는다. 도 5의 반도체 소자는 도 2d의 상태에서 채널막 패턴(5b)의 양측으로부터 에피택시얼막을 성장시켜 게이트 패턴들 사이를 채운후 평탄화하여 형성할 수 있다. 상기 제 3 에피택시얼막(23)도 도 4의 제 2 에피택시얼막(20)처럼 도핑된 불순물을 함유할 수 있다.
<실시예 5>
도 6은 본 발명의 바람직한 실시예 5 에 따른 반도체 소자의 단면도를 나타낸다.
도 6을 참조하면, 확산 방지막(17b)이 리세스된 영역(4)의 측벽만을 덮고, 상기 리세스된 영역(4)의 바닥과 상기 도전막 패턴(24)과 서로 접한다. 도 6의 반도체 소자를 형성하는 방법은 다음과 같다. 도 2d의 상태에서 상기 캐핑막 패턴(13)을 식각마스크로 이용하여 이방성 식각을 진행하여 상기 리세스된 영역(4)의 바닥을 덮는 실리콘 게르마늄 산화막(17a)을 제거하고, 상기 리세스된 영역(4)의 측벽만을 덮는 확산 방지막(17b)을 남긴다. 그 후 도전막 패턴(24)을 형성한다.
실시예 5의 변형예로써, 실시예 2 내지 4와 같이, 채널막 패턴(5b)의 양측에 접하는 에피택시얼막의 성장 정도에 따라 도 7 내지 도 9의 반도체 소자를 형성할 수 있다.
<실시예 6>
도 10은 본 발명의 바람직한 실시예 6에 따른 반도체 소자의 단면도를 나타낸다.
도 10을 참조하면, 도 10의 반도체 소자는 도 1과 유사하나 리세스된 영역(4')들 간의 거리가 좁고 상기 리세스된 영역(4')의 측벽과 바닥을 덮는 확산방지막(17a)의 간격이 좁아 결국 채널 길이를 짧게 할 수 있다. 채널 길이를 짧게 함으로써 문턱전압을 낮출 수 있다.
도 11a 내지 도 11c는 도 10의 반도체 소자를 형성하는 방법을 순차적으로나타내는 공정단면도들이다.
도 11a를 참조하면, 도 2b의 상태에서 암모니아수(NH3OH), 과산화수소(H2O2) 및 탈이온수를 혼합한 용액 또는 질산 용액등을 이용하는 습식식각을 진행하여 실리콘 게르마늄막의 바깥쪽 일부를 제거하여 채널막 패턴(5a) 하부를 일부 노출시키는 확장된 리세스된 영역(4')을 상기 실리콘 게르마늄막(3a)에 형성한다.
도 11b를 참조하면, 상기 확장된 리세스된 영역(4')을 구비하는 상기 반도체 기판(1)을 열산화하여 상기 채널막 패턴(5a)의 노출된 표면에 실리콘 산화막(18b)을 형성하는 동시에 상기 확장된 리세스된 영역(4')에 실리콘 게르마늄 산화막(17)을 형성한다.
도 11c를 참조하면, 상기 실리콘 산화막(18b)을 묽은 불산 용액을 이용하여 제거한다. 이때 상기 실리콘 게르마늄 산화막(17)의 바깥쪽 일부도 제거되어 얇아진 실리콘 게르마늄 산화막(17a)이 된다. 이는 확산 방지막의 역할을 한다. 상기 얇아진 실리콘 게르마늄 산화막(17a)을 덮는 도전막 패턴(24)을 형성하여 도 10의 반도체 소자를 완성한다.
본 실시예의 변형예로써, 실시예 2 내지 4와 같이, 채널막 패턴(5c)의 양측에 접하는 에피택시얼막을 성장시켜, 성장시키는 정도에 따라 도 12 내지 도 14의 반도체 소자를 형성할 수 있다.
<실시예 7>
도 15는 본 발명의 바람직한 실시예 7에 따른 반도체 소자의 단면도를 나타낸다.
도 15를 참조하면, 본 실시예의 반도체 소자는 리세스된 영역(4)의 측벽을 덮는 실리콘 게르마늄 산화막(17b)과 상기 리세스된 영역(4)의 바닥을 덮는 절연막 패턴(4a)로 구성된 확산 방지막을 구비하는 것을 특징으로 한다.
도 16a 내지 도 16c는 도 15의 반도체 소자를 형성하는 방법을 순차적으로 나타내는 공정단면도들이다.
도 16a를 참조하면, 도 2b의 상태에서 층간절연막(14)을 적층한다. 상기 층간절연막(14)은 산화막 계열의 물질로 형성할 수 있다. 상기 층간절연막을 평탄화하여 캐핑막 패턴(13)의 상부를 노출시킨다.
도 16b를 참조하면, 상기 캐핑막 패턴(13)을 식각마스크로 사용하여 상기 층간절연막(14)을 에치백(etch back) 또는 건식 식각하여 채널막 패턴(5a)의 양측벽및 리세스된 영역(4)의 측벽의 상부를 노출시키는 동시에 상기 리세스된 영역(4)의 바닥을 덮는 절연막 패턴(14a)을 남긴다.
도 16c를 참조하면, 상기 절연막 패턴(14a)을 구비하는 반도체 기판(1)에 대해 열산화 공정을 진행하여 상기 노출된 리세스된 영역(4)의 측벽에 실리콘 게르마늄 산화막(17b)을 형성한다. 이때 상기 노출된 채널막 패턴(5a)의 양측벽에 실리콘 산화막이 형성될 수 있다. 이는 묽은 불산을 이용하는 습식식각으로 제거해준다. 상기 절연막 패턴(14a)을 덮는 도전막 패턴(24)을 형성하여 도 15의 반도체 소자를 완성한다.
본 실시예의 변형예로써, 실시예 2 내지 4와 같이, 채널막 패턴(5a)의 양측에 접하는 에피택시얼막을 성장시켜, 성장시키는 정도에 따라 도 17 내지 도 19의 반도체 소자를 형성할 수 있다.
<실시예 8>
도 20은 본 발명의 바람직한 실시예 8에 따른 반도체 소자의 단면도를 나타낸다.
도 20을 참조하면, 본 실시예에 따른 반도체 소자는 절연막 패턴(14b)만으로 이루어진 확산방지막을 구비하는 것을 특징으로 한다.
도 21a 및 도 21b는 도 20의 반도체 소자를 형성하는 방법을 순차적으로 나타내는 공정단면도들이다.
도 21a를 참조하면, 도 11a의 상태에서 리세스된 영역(4')을 덮는 층간절연막(14)을 형성한다. 상기 캐핑막 패턴(13)을 평탄화 저지막으로 이용하여 상기 층간절연막(14)에 대해 평탄화 공정을 진행하여 상기 캐핑막 패턴(13)을 노출시킨다.
도 21b를 참조하면, 상기 캐핑막 패턴(13)을 식각마스크로 이용하여, 상기 층간절연막(14)을 에치백 또는 건식식각하여 상기 리세스된 영역(4')의 측벽과 바닥을 덮는 절연막 패턴(14b)을 형성한다. 후속으로 상기 절연막 패턴(14b)을 덮는 도전막 패턴(24)을 형성하여 도 20의 반도체 소자를 완성한다.
본 실시예의 변형예로써, 실시예 2 내지 4와 같이, 채널막 패턴(5a)의 양측에 접하는 에피택시얼막을 성장시켜, 성장시키는 정도에 따라 도 22 내지 도 24의 반도체 소자를 형성할 수 있다.
따라서, 본 발명에 따른 반도체 소자에 따르면, 채널로 사용되는 채널막 패턴(5b)이 확장된(strained) 단결정 실리콘의 구조를 갖으므로 소자의 속도를 향상시킬 수 있다. 상기 채널막 패턴(5b)을 제외하고 소오스/드레인 영역들이 확산방지막(17a)에 의해 둘러싸여져 좁은 채널 효과에 따른 누설전류등 여러 문제점들이 발생하는 것을 방지할 수 있다. 또한 상기 반도체 소자의 형성 방법에 따르면, 실리콘 게르마늄과 실리콘의 산화속도의 차이 및 습식식각속도를 이용하여 상기 반도체 소자의 구조의 형성이 용이하며, 소오스/드레인 및 콘택 역할을 동시에 하는 도전막 패턴을 형성하기에 공정이 단순하다.

Claims (21)

  1. 반도체 기판;
    상기 반도체 기판 상에 실리콘 게르마늄막;
    상기 실리콘 게르마늄막 상에 상부와 측벽이 캐핑막 패턴으로 덮인 게이트 패턴;
    상기 게이트 패턴과 상기 실리콘 게르마늄막 사이에 개재된 채널막 패턴;
    상기 게이트 패턴에 인접하며 상기 실리콘 게르마늄막에 형성된 리세스된 영역;
    상기 리세스된 영역의 상부에 형성된 도전막 패턴; 및
    상기 리세스된 영역의 적어도 측벽을 덮는 확산 방지막을 구비하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 채널막 패턴은 확장된(strained) 격자 구조를 갖는 실리콘막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 게이트 패턴은 차례로 적층된 게이트 산화막, 폴리실리콘막 및 금속 실리사이드로 이루어지는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 확산 방지막은 상기 리세스된 영역의 바닥도 덮는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 도전막 패턴은 불순물이 도핑된 실리콘, 실리콘 게르마늄, 금속 및 금속 실리사이드로 이루어지는 그룹에서 선택되는 하나의 물질로 이루어지는 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 채널막 패턴의 측벽에 붙은 에피택시얼막(epitaxial layer)을 더 구비하는 것을 특징으로 하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 에피택시얼막은 상기 채널막 패턴과의 접촉면적 보다 큰, 상기 도전막 패턴과의 접촉면적을 갖는 것을 특징으로 하는 반도체 소자.
  8. 제 6 항에 있어서,
    상기 에피택시얼막은 상기 리세스된 영역의 바닥을 덮는 것을 특징으로 하는반도체 소자.
  9. 제 6 항에 있어서,
    상기 에피택시얼막은 상기 게이트 패턴의 측벽과 상부를 덮는 캐핑막 패턴 사이를 채우며 상기 리세스된 영역의 바닥을 덮는 것을 특징으로 하는 반도체 소자.
  10. 제 1 항에 있어서,
    상기 확산 방지막은 실리콘 산화막 계열의 물질 또는 실리콘게르마늄 산화막(SiGeXOY) 또는 그 조합으로 이루어지는 것을 특징으로 하는 반도체 소자.
  11. 반도체 기판 상에 실리콘 게르마늄막을 성장시키는 단계;
    상기 실리콘 게르마늄막 상에 채널막을 형성하는 단계;
    상기 채널막 상에 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴의 측벽과 상부를 덮는 캐핑막 패턴을 형성하는 단계;
    상기 캐핑막 패턴을 이용하여 상기 채널막과 상기 실리콘 게르마늄막을 패터닝하여 상기 캐핑막 패턴 및 상기 게이트 패턴 하부에 채널막 패턴을 형성하고 동시에 상기 채널막 패턴에 인접하며 상기 실리콘 게르마늄막에 리세스된 영역을 형성하는 단계; 및
    상기 리세스된 영역의 적어도 측벽을 덮는 확산방지막을 형성하는 단계를 구비하는 반도체 소자의 형성 방법.
  12. 제 11 항에 있어서,
    상기 채널막은 확장된(strained) 격자 구조를 갖는 실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 제 11 항에 있어서,
    상기 확산 방지막을 형성하는 단계는,
    상기 반도체 기판을 산화시키어 상기 채널막 패턴의 양 측벽에 채널 산화막을 형성하는 동시에 상기 리세스된 영역의 측벽과 바닥에 실리콘 게르마늄 산화막을 형성하는 단계; 및
    상기 채널 산화막을 제거하여 상기 채널막 패턴의 측벽을 노출하는 동시에 상기 실리콘 게르마늄 산화막의 바깥 부분도 일부 제거하는 단계를 구비하는 반도체 소자의 형성 방법.
  14. 제 11 항에 있어서,
    상기 확산방지막 상에 도전막 패턴을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 제 14 항에 있어서,
    상기 도전막 패턴은 불순물이 도핑된 실리콘, 실리콘 게르마늄, 금속 및 금속 실리사이드로 이루어지는 그룹에서 선택되는 하나의 물질로 형성하는 것을 특징으로 하는 반도체 소자.
  16. 제 11 항에 있어서,
    상기 채널막 패턴의 측벽에 에피택시얼막을 성장시키는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  17. 제 16 항에 있어서,
    상기 에피택시얼막은,
    상기 채널막 패턴과 접하되 상기 리세스된 영역의 바닥과 접하지 않거나,
    상기 리세스된 영역의 바닥을 덮거나, 또는
    상기 게이트 패턴의 측벽과 상부를 덮는 캐핑막 패턴 사이를 채우며 상기 리세스된 영역의 바닥을 덮도록 성장되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  18. 제 11 항에 있어서,
    상기 리세스된 영역의 바닥을 덮는 상기 확산 방지막을 제거하여 상기 리세스된 영역의 측벽만을 덮도록 상기 확산 방지막을 남기는 단계를 더 구비하는 반도체소자의 형성 방법.
  19. 제 11 항에 있어서,
    상기 리세스된 영역을 형성하는 단계에서 습식식각을 이용하여 상기 채널막 패턴의 하부가 일부 노출되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  20. 제 11 항에 있어서,
    상기 확산방지막은 절연막 패턴과 실리콘 게르마늄 산화막으로 이루어지되,
    상기 확산방지막을 형성하는 단계는,
    상기 리세스된 영역 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 이방성 식각하여 상기 리세스된 영역의 바닥을 덮되 상기 채널막 패턴 보다 높이가 낮아 상기 리세스된 영역의 측벽을 노출시키는 절연막 패턴을 형성하는 단계; 및
    상기 노출된 리세스된 영역의 측벽을 산화하여 실리콘 게르마늄 산화막을 형성하는 단계를 구비하는 반도체 소자의 형성 방법.
  21. 제 11 항에 있어서,
    상기 확산 방지막은 절연막 패턴으로 이루어지되,
    상기 확산 방지막을 형성하는 단계는,
    상기 리세스된 영역을 형성하는 단계에서 습식식각을 이용하여 상기 채널막패턴의 하부가 일부 노출되도록 형성하고,
    상기 리세스된 영역 상에 층간절연막을 형성하고, 그리고
    상기 층간절연막을 이방성 식각하여 상기 리세스된 영역의 측벽과 바닥을 덮는 절연막 패턴을 남김으로써 이루어지는 것을 특징으로 하는 반도체 소자의 형성 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102479801A (zh) * 2010-11-22 2012-05-30 中国科学院微电子研究所 一种半导体器件及其形成方法
KR20160014195A (ko) * 2014-07-28 2016-02-11 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0818049A (ja) * 1994-07-04 1996-01-19 Sanyo Electric Co Ltd 半導体装置の製造方法
JP4047492B2 (ja) * 1998-06-25 2008-02-13 株式会社東芝 Ｍｉｓ型半導体装置およびその製造方法
KR100307635B1 (ko) * 1999-09-27 2001-11-02 윤종용 ＳｉＧｅ 채널의 모스 트랜지스터 및 그 제조 방법
US6365445B1 (en) * 2001-05-01 2002-04-02 Advanced Micro Devices, Inc. Field effect transistor formed in SOI technology with semiconductor material having multiple thicknesses

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102479801A (zh) * 2010-11-22 2012-05-30 中国科学院微电子研究所 一种半导体器件及其形成方法
WO2012068797A1 (zh) * 2010-11-22 2012-05-31 中国科学院微电子研究所 一种半导体器件及其形成方法
US20120261674A1 (en) * 2010-11-22 2012-10-18 Zhijiong Luo Semiconductor device and method for forming the same
US8552504B2 (en) 2010-11-22 2013-10-08 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device and method for forming the same
KR20160014195A (ko) * 2014-07-28 2016-02-11 삼성전자주식회사 반도체 장치 및 이의 제조 방법

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