KR20030059450A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 셀영역 및 주변영역에 대한 블랭킷 이온주입공정시 이온주입각도를 적절하게 조절함으로써, 셀영역 및 주변영역 소자들에 대한 최적의 특성을 확보하면서 동시에 공정을 단순화할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명은 셀영역 및 주변영역이 정의되고, 셀영역 및 주변영역에 게이트가 각각 형성된 반도체 기판을 준비하는 단계; 게이트 측부를 덮도록 기판 표면 상에 절연막을 형성하는 단계; 및 소정 각도의 블랭킷 경사이온주입 공정으로 기판 전면에 저농도 N형 불순물이온을 주입하여, 셀영역 및 상기 주변영역에 저농도 N형 불순물영역을 형성하는 단계를 포함하고, 경사이온주입 공정은 셀영역의 게이트 저부에지와, 이웃하는 게이트의 최상부 에지의 절연막 표면이 이루는 제 1 각도(θ1) 보다 큰 각도로 제 1 이온주입을 실시한 후, 다시 주변영역의 게이트 저부에지와, 이웃하는 게이트의 최상부 에지의 절연막 표면이 이루는 제 2 각도(θ2) 보다 작은 각도로 제 2 이온주입을 실시하는 것을 특징으로 하는 반도체 소자의 제조방법에 의해 달성될 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 블랭킷 경사이온주입 공정을 이용한 반도체 소자의 제조방법에 관한 것이다.
최근, 반도체 소자의 제조시 공정을 단순화하고 생산성을 향상시키기 위하여, 예컨대 디램(Dynamic Random Access Memory; DRAM) 제조시 저농도의 N형 불순물이온으로 이루어지는 셀영역의 소오스/드레인 영역과, 주변영역의 N-채널 MOS(N-channel Metal Oxide Silicon; NMO) 트랜지스터의 LDD(Lightly Doped Drain) 영역 및 PMOS 트랜지스터의 포켓(pocket)을 블랭킷 이온주입공정으로 동시에 형성하여 마스크 공정 수를 감소시키고 있다. 이때, 불순물이온의 양을 4번 정도로 나누어서 경사접합(graded junction)을 이루도록 한다.
그러나, 반도체 소자의 고집적화에 따른 디자인룰 감소에 의해, 0.18㎛ 급 이하의 소자 제조시 상술한 바와 같은 블랭킷 이온주입공정을 수행하게 되면, 셀영역과 주변영역의 소자들이 블랭킷 이온주입공정에 맞물려져서 셀영역의 소자설계가 자유롭지 못할 뿐만 아니라, 셀영역 및 주변영역의 소자들에 대한 최적의 특성을 얻을 수 없다. 즉, 셀영역에서는 게이트 크기 감소에 따른 소오스와 드레인 사이의 펀치쓰루마진(punchthrough margin) 부족으로 인하여, 상기 블랭킷 이온주입공정으로 게이트와의 오버랩(overlap)이 상대적으로 큰 NMOS 트랜지스터의 LDD 영역 및 PMOS 트랜지스터의 포켓과 게이트와의 오버랩이 작은 소오스/드레인을 동시에 형성하게 되면, 셀영역의 채널영역에서 펀치쓰루현상이 발생하게 된다. 그리고, 주변영역의 NMOS 트랜지스터의 LDD 영역 및 PMOS 트랜지스터의 포켓은 소자의 성능을 위하여 경사(tilt) 이온주입을 수행해야 하나, 상기 블랭킷으로 경사이온주입을수행하게 되면, 주변영역에 비해 상대적으로 패턴밀도가 높은 셀영역에서는 어스펙트비(aspect ration)에 의한 샤도우 효과(shadow effcet)에 의해 기판까지 불순물이온이 도달하지 못하여, 결국 셀영역의 소자에 대한 최적의 특성을 얻을 수 없게 된다. 또한, 셀영역의 소자특성을 개선하기 위하여 셀영역의 소오스/드레인을 조정하게 되면, 주변영역의 소자특성도 변화하여, 결국 주변영역의 소자에 대한 최적의 특성을 얻을 수 없게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 셀영역 및 주변영역에 대한 블랭킷 이온주입공정시 이온주입각도를 적절하게 조절함으로써, 셀영역 및 주변영역 소자들에 대한 최적의 특성을 확보하면서 동시에 공정을 단순화할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 3b는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도로서,
도 1a, 도 2a, 도 3a는 셀영역을 나타내는 도면이고, 도 1b, 도 2b, 도 3b는 주변영역을나타내는 도면.
※도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 11 : 소자분리막
12 : 게이트 절연막 13 : 폴리실리콘막
14 : 금속막 15 : 캡핑층
16 : 절연막 17A, 18B : 불순물영역
18, 21 : 마스크 패턴 19 : 스페이서
20, 22 : 소오스/드레인
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 셀영역 및 주변영역이 정의되고, 셀영역 및 주변영역에 게이트가 각각 형성된 반도체 기판을 준비하는 단계; 게이트 측부를 덮도록 기판 표면 상에 절연막을 형성하는 단계; 및 소정 각도의 블랭킷 경사이온주입 공정으로 기판 전면에 저농도 N형 불순물이온을 주입하여, 셀영역 및 상기 주변영역에 저농도 N형 불순물영역을 형성하는 단계를 포함하고, 경사이온주입 공정은 셀영역의 게이트 저부에지와, 이웃하는 게이트의 최상부 에지의 절연막 표면이 이루는 제 1 각도(θ1) 보다 큰 각도로 제 1 이온주입을 실시한 후, 다시 주변영역의 게이트 저부에지와, 이웃하는 게이트의 최상부 에지의 절연막 표면이 이루는 제 2 각도(θ2) 보다 작은 각도로 제 2 이온주입을 실시하는 것을 특징으로 하는 반도체 소자의 제조방법에 의해 달성될 수 있다.
바람직하게, 경사이온주입 공정은 제 1 이온주입을 2회 실시한 후, 제 2 이온주입을 2회 실시하는 쿼드모드로 실시하며, 제 1 각도(θ1)는 절연막 두께에 따라 조정될 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1a 내지 도 3b는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도로서, 도 1a, 도 2a, 도 3a는 셀영역을 나타내고, 도 1b, 도 2b, 도 3b는 주변영역을 나타낸다.
도 1a 및 도 1b를 참조하면, 반도체 기판(10) 상에 소자분리막(11) 및 게이트 절연막(12)을 형성한다. 그 다음, 게이트 절연막(12) 상에 폴리실리콘막(13), 금속막(14), 및 절연막의 캡핑층(15)을 순차적으로 형성하고, 캡핑층(15), 금속막(14) 및 폴리실리콘막(13)을 식각하여, 폴리실리콘막(13) 및 금속막(14)으로 이루어지고 상부에 캡핑층(15)이 구비된 게이트(100A, 100B)를 셀영역 및 주변영역에 각각 형성한다. 도시된 바와 같이, 셀영역에서는 게이트(100A)가 고밀도로 배치되고, 주변영역에서는 게이트(100B)가 저밀도로 배치된다. 또한, 게이트 형성시 하부의 게이트 절연막(12)도 식각된다.
그 다음, 게이트(100A, 100B) 측부를 덮도록 기판(10) 표면 상에 소정 두께로 절연막(16)을 형성하고, 소정 각도의 블랭킷 경사이온주입 공정으로 기판 전면에 저농도 N형 불순물이온, 예컨대 P(phosphorous) 이온을 주입한다. 바람직하게, 경사이온주입 공정은 셀영역의 게이트 저부에지와 이웃하는 게이트의 최상부 에지의 절연막(16) 표면이 이루는 제 1 각도(θ1) 보다 큰 각도로 2회 이온주입을 실시한 후, 주변영역의 게이트 저부에지와 이웃하는 게이트의 최상부 에지의 절연막(16) 표면이 이루는 제 2 각도(θ2) 보다 작은 각도로 다시 2회 이온주입을 실시하는 쿼드모드(quad mode)로 실시한다. 이때, 제 1 각도(θ1)는 절연막(16) 두께에 따라 조정될 수 있다.
이에 따라, 셀영역에는 높은 어스펙트비에 의한 샤도우 효과에 의해 불순물이온이 2회만 주입되어, 게이트(100A) 방향으로 절연막(16) 두께만큼 게이트(100A)와 이격되어 게이트(100A) 양측의 기판(10)에, 총도즈량의 1/2 도즈량으로 저농도 N형 불순물영역(17A)이 형성된다. 그리고, 주변영역에는 4회 모두 불순물이온이 주입되어, 게이트(100B) 양측의 기판(10)에 게이트(100B)와 소정부분 오버랩하는 저농도 N형 불순물영역(17B)이 형성된다. 여기서, 셀영역의 불순물영역(17A)은 NMOS 트랜지스터의 소오스/드레인으로 작용하고, 주변영역의 불순물영역(17B)은 NMOS 트랜지스터의 경우에는 LDD 영역으로, PMOS 트랜지스터의 경우에는 포켓으로작용한다.
도 2a 및 도 2b를 참조하면, 포토리소그라피로 셀영역을 마스킹하고 주변영역만을 오픈시키는 제 1 마스크 패턴(18)을 형성한 후, 오픈된 주변영역에 절연막의 스페이서(19) 및 소오스/드레인(20)을 형성하여, 주변영역의 트랜지스터를 완성한다.
도 3a 및 도 3b를 참조하면, 공지된 방법으로 제 1 마스크 패턴(18)을 제거하고, 포토리소그라피로 주변영역을 마스킹하고 셀영역만을 오픈시키는 제 2 마스크 패턴(21)을 형성한다. 그 다음, 셀영역의 절연막(16)을 HF 계열의 습식식각으로 제거하고, 불순물영역(17A)의 농도가 적절하게 조절되도록 이온주입공정을 실시하여, 소오스/드레인(22)을 형성함으로써, 셀영역의 트랜지스터를 완성한다.
상기 실시예에 의하면, 블랭킷 경사이온주입 공정시 적절하게 각도를 조절하여, 주변영역에는 주변영역의 트랜지스터의 특성에 맞는 저농도 N형 불순물영역을 형성하고, 셀영역에는 게이트 방향으로만 총 도즈량의 1/2만이 주입되도록 불순물영역을 형성한 후, 후속 셀영역 오픈시 셀영역 트랜지스터의 특성에 맞도록 불순물농도를 적절하게 조절한다. 이에 따라, 0.18㎛ 급 이하의 고집적 반도체 소자 제조 시에도, 별도의 추가 마스크를 사용하는 것 없이 비교적 단순한 공정으로 셀영역 및 주변영역 소자들에 대한 최적의 특성을 확보할 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 셀영역 및 주변영역에 대한 블랭킷 이온주입공정시 이온주입 각도를 적절하게 조절함으로써, 셀영역 및 주변영역 소자들에 대한 최적의 특성을 확보하면서 동시에 공정을 단순화할 수 있는 효과를 얻을 수 있다.
Claims (6)
- 셀영역 및 주변영역이 정의되고, 상기 셀영역 및 주변영역에 게이트가 각각 형성된 반도체 기판을 준비하는 단계;상기 게이트 측부를 덮도록 상기 기판 표면 상에 절연막을 형성하는 단계; 및소정 각도의 블랭킷 경사이온주입 공정으로 상기 기판 전면에 저농도 N형 불순물이온을 주입하여, 상기 셀영역 및 상기 주변영역에 저농도 N형 불순물영역을 형성하는 단계를 포함하고,상기 경사이온주입 공정은 상기 셀영역의 게이트 저부에지와, 이웃하는 게이트의 최상부 에지의 상기 절연막 표면이 이루는 제 1 각도(θ1) 보다 큰 각도로 제 1 이온주입을 실시한 후, 다시 상기 주변영역의 게이트 저부에지와, 이웃하는 게이트의 최상부 에지의 상기 절연막 표면이 이루는 제 2 각도(θ2) 보다 작은 각도로 제 2 이온주입을 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 경사이온주입 공정은 상기 제 1 이온주입을 2회 실시한 후, 상기 제 2 이온주입을 2회 실시하는 쿼드모드로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제 1 각도(θ1)는 상기 절연막 두께에 따라 조정되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 셀영역의 불순물영역은 상기 게이트 방향으로 상기 절연막 두께만큼 게이트와 이격되어 상기 게이트 양측의 기판에 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 셀영역의 불순물영역은 상기 불순물이온의 총 도즈량의 1/2만 주입된 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 주변영역의 불순물영역은 상기 게이트와 소정부분 오버랩하면서 상기 게이트 양측의 기판에 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
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