CN107994016B - 浅沟槽隔离结构及其制作方法 - Google Patents
浅沟槽隔离结构及其制作方法 Download PDFInfo
- Publication number
- CN107994016B CN107994016B CN201711189708.6A CN201711189708A CN107994016B CN 107994016 B CN107994016 B CN 107994016B CN 201711189708 A CN201711189708 A CN 201711189708A CN 107994016 B CN107994016 B CN 107994016B
- Authority
- CN
- China
- Prior art keywords
- layer
- isolation structure
- groove
- fleet plough
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000002955 isolation Methods 0.000 title claims abstract description 76
- 238000002360 preparation method Methods 0.000 title abstract description 5
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 239000004065 semiconductor Substances 0.000 claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 claims description 24
- 239000000463 material Substances 0.000 claims description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 12
- 239000000377 silicon dioxide Substances 0.000 claims description 10
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 8
- 230000000694 effects Effects 0.000 claims description 7
- 230000008859 change Effects 0.000 claims description 6
- 230000000116 mitigating effect Effects 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 238000000231 atomic layer deposition Methods 0.000 claims description 5
- 230000008569 process Effects 0.000 claims description 5
- 238000001465 metallisation Methods 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 238000000280 densification Methods 0.000 claims description 2
- 240000007594 Oryza sativa Species 0.000 claims 1
- 235000007164 Oryza sativa Nutrition 0.000 claims 1
- 238000000151 deposition Methods 0.000 claims 1
- 230000008021 deposition Effects 0.000 claims 1
- 238000005137 deposition process Methods 0.000 claims 1
- 235000009566 rice Nutrition 0.000 claims 1
- 230000032683 aging Effects 0.000 abstract description 6
- 230000005611 electricity Effects 0.000 abstract description 6
- 238000004220 aggregation Methods 0.000 abstract description 5
- 230000002776 aggregation Effects 0.000 abstract description 5
- 238000004581 coalescence Methods 0.000 abstract description 5
- 239000011800 void material Substances 0.000 abstract description 5
- 230000002159 abnormal effect Effects 0.000 abstract description 4
- 238000002347 injection Methods 0.000 description 8
- 239000007924 injection Substances 0.000 description 8
- 239000011248 coating agent Substances 0.000 description 5
- 238000000576 coating method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000004408 titanium dioxide Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
本发明提供一种浅沟槽隔离结构及其制作方法，包括：半导体衬底、沟槽、氧化层、内衬层以及介质层，沟槽用以隔离第一PMOS晶体管与第二PMOS晶体管，氧化层形成于沟槽的侧壁及底部，内衬层形成于沟槽的氧化层的表面，且沟槽底部的内衬层被完全去除或部分去除，以形成具有隔离间隙的非连续内衬层，介质层填充于沟槽中。本发明将浅沟槽隔离结构底部的内衬层去除，以形成具有隔离间隙的非连续内衬层，使得浅沟槽隔离结构底部不会有足够量的载流子聚集，避免晶体管衬底中的空穴聚集而导致的漏电。本发明可以减小PMOS晶体管之间的漏电流，并减小PMOS晶体管老化后维持电流的异常增加。
Description
技术领域
本发明属于半导体器件设计及制造领域，特别是涉及一种浅沟槽隔离结构及其制作方法。
背景技术
目前，半导体集成电路通常包含有源区和位于有源区之间的隔离区，这些隔离区在制造有源器件之前形成。伴随着半导体工艺进入深亚微米时代，半导体器件的有源区隔离层已大多采用浅沟槽隔离工艺(Shallow Trench Isolation，STI)来制作。
现有技术中制造STI结构的工艺步骤一般包括：
1)在半导体衬底101上依次形成硬掩模和光刻胶；
2)以高选择比刻蚀将图罩图形转移到硬掩模图形，再转印至半导体衬底101上，在半导体衬底101上形成沟槽；
3).在沟槽的侧壁及底部形成SiO2氧化物层102；
4)于氧化物层102上形成SiN内衬层103；
5)在沟槽中填充介电材料104，以形成浅沟槽隔离结构，如图1所示。
然而，如图1所示，PMOS晶体管通常包括如图1所示的P型源/漏区105，栅氧层106及栅极107，相邻的两个PMOS晶体管由浅沟槽隔离结构隔离，高度集成的半导体MOS晶体管的热载流子(e-)通常具有高能量，他们很容易跳到栅氧层106以及藉由穿过SiO2氧化物层102进入浅沟槽隔离结构。穿透到浅沟槽隔离结构中的载流子很容易陷于SiN内衬层103和SiO2氧化物层102之间的界面，从而导致相邻的PMOS晶体管之间产生漏电流108(leakage)，老化后会异常增加维持电流。
基于以上所述，提供一种耐老化且降低漏电流产生的浅沟槽隔离结构及其制作方法实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种浅沟槽隔离结构及其制作方法，用于解决现有技术中浅沟槽隔离结构容易发生老化漏电的问题。
为实现上述目的及其他相关目的，本发明提供一种浅沟槽隔离结构的制作方法，所述制作方法包括：1)提供一半导体衬底，于所述半导体衬底中形成沟槽；2)于所述沟槽的侧壁及底部形成氧化层；3)于所述沟槽的氧化层的表面形成内衬层；4)刻蚀位于所述沟槽底部的内衬层，以形成具有隔离间隙的非连续内衬层；以及5)于所述沟槽中沉积介质层，并进行平坦化处理以形成浅沟槽隔离结构。
优选地，所述制作方法还包括：6)制作第一晶体管及第二晶体管于所述浅沟槽隔离结构的两侧，藉由所述浅沟槽隔离结构隔离所述第一晶体管及所述第二晶体管。
进一步地，所述第一晶体管及所述第二晶体管包括PMOS晶体管。
优选地，步骤4)所述的隔离间隙为所述沟槽的底部宽度的百分之60以上。
优选地，所述介质层的介电常数小于所述非连续内衬层的介电常数的二分之一。
优选地，步骤3)中，采用原子层沉积(ALD)工艺形成所述内衬层，所述内衬层的电阻率在2×1011欧姆米(Ωm)～1×1025欧姆米(Ωm)之间。
优选地，所述内衬层的材料包含SiN及SiON所组成群组中的一种。
优选地，形成于所述沟槽中的所述内衬层的厚度小于形成于所述沟槽中的所述氧化层的厚度。
优选地，步骤3)中，形成于所述沟槽中的所述内衬层的厚度范围在3纳米(nm)～10纳米(nm)之间，形成于所述沟槽中的所述氧化层的厚度范围在5纳米(nm)～20纳米(nm)之间。
优选地，所述沟槽的深度范围在400纳米(nm)～600纳米(nm)之间，所述沟槽的侧壁中间线与平行于所述半导体衬底上表面的底部水平线所形成的实体夹角介于5度(°)～85度(°)。
优选地，步骤5)中，采用化学气相沉积法沉积所述介质层，并进行致密化处理以增强所述介质层的机械强度，所述介质层的介电常数不大于3，以增加所述浅沟槽隔离结构的抗漏电性能在所述沟槽的底部并减轻电耦合。
优选地，步骤5)中，所述介质层的材质包含与所述氧化层相同材质的二氧化硅，以降低所述介质层与所述氧化层之间的界面效应。
本发明还提供一种浅沟槽隔离结构，包括：半导体衬底，具有沟槽；非连续内衬层，形成于所述沟槽的底部及侧壁，所述非连续内衬层具有隔离间隙在所述沟槽的底部；以及介质层，填充于所述沟槽中，所述非连续内衬层的所述隔离间隙图案亦由所述介质层填充。
优选地，所述浅沟槽隔离结构还包括：第一晶体管与第二晶体管，所述第一晶体管与所述第二晶体管的栅极设置于所述半导体衬底上，所述沟槽位于所述第一晶体管与所述第二晶体管之间，以隔离所述第一晶体管与所述第二晶体管。
进一步地，所述第一晶体管及所述第二晶体管包括PMOS晶体管。
优选地，所述隔离间隙为所述沟槽的底部宽度的百分之60以上。
优选地，所述介质层的介电常数小于所述非连续内衬层的介电常数的二分之一。
优选地，所述介质层的介电常数不大于3，以增加所述浅沟槽隔离结构的抗漏电性能在所述沟槽的底部并减轻电耦合。
优选地，所述非连续内衬层的电阻率在2×1011欧姆米(Ωm)～1×1025欧姆米(Ωm)之间，所述非连续内衬层的材料包含SiN及SiON所组成群组中的一种。
优选地，所述沟槽的深度范围在400纳米(nm)～600纳米(nm)之间，所述沟槽的侧壁中间线与平行于所述半导体衬底上表面的底部水平线所形成的实体夹角介于5度(°)～85度(°)。
优选地，所述浅沟槽隔离结构还包括氧化层，形成于所述沟槽的侧壁及底部，并且所述氧化层的第一部分位于所述半导体衬底和所述非连续内衬层之间，所述氧化层的第二部分位于所述半导体衬底和所述介质层之间。
进一步地，所述非连续内衬层在所述沟槽侧壁的厚度小于所述氧化层的所述第二部分的厚度，所述非连续内衬层的厚度范围在3纳米(nm)～10纳米(nm)之间，所述氧化层的所述第二部分的厚度范围在5纳米(nm)～20纳米(nm)之间。
进一步地，所述介质层的材质包含与所述氧化层材料相同材质的二氧化硅，以降低所述介质层与所述氧化层之间的界面效应。
如上所述，本发明的浅沟槽隔离结构及其制作方法，具有以下有益效果：
本发明将浅沟槽隔离结构底部的内衬层全部去除或部分去除，以形成非连续内衬层，使得浅沟槽隔离结构底部不会有足够量的载流子聚集，从而避免晶体管衬底中的空穴聚集在浅沟槽隔离结构底部而导致的漏电。
本发明能够减小相邻的PMOS晶体管之间产生的漏电流。
本发明可以减小PMOS晶体管老化后维持电流的异常增加，保持周边区域中的PMOS晶体管的器件特性。
本发明结构及工艺简单，在半导体设计制造领域具有广泛的应用前景。
附图说明
图1显示为现有技术中的一种浅沟槽隔离结构的漏电原理结构示意图。
图2～图8显示为本发明的浅沟槽隔离结构的制作方法各步骤所呈现的结构示意图。
图9显示为本发明的浅沟槽隔离结构可有效避免晶体管衬底中的空穴聚集在浅沟槽隔离结构底部而导致的漏电的原理结构示意图。
元件标号说明
101 半导体衬底
102 SiO2氧化物层
103 SiN内衬层
104 介电材料
105 P型源/漏区
106 栅氧层
107 栅极
108 漏电流
201 半导体衬底
202 硬掩模层
203 光刻胶
204 沟槽
205 氧化层
206 内衬层
207 隔离间隙
208 介质层
209 氧化层的第一部分
210 氧化层的第二部分
211 栅氧层
212 栅极
213 P型注入区
30 第一PMOS晶体管
40 第二PMOS晶体管
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2～图9。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图2～图8所示，本实施例提供一种浅沟槽隔离结构的制作方法，所述制作方法包括：
如图2～图3所示，首先进行步骤1)，提供一半导体衬底201，于所述半导体衬底201中形成沟槽204。
具体地，包括：
步骤1-1)，提供一半导体衬底201，于所述半导体衬底201表面形成一硬掩模层202，所述半导体衬底可以选用为硅衬底，所述硬掩模层202可以选用为如二氧化硅、氮化硅或二氧化硅与氮化硅的叠层等。
步骤1-2)，于所述硬掩模层202表面形成光刻胶203，并以高选择比刻蚀将图罩图形转移到硬掩模层202上。
步骤1-3)，采用干法刻蚀工艺于所述半导体衬底201中形成沟槽204。
步骤1-4)，去除所述光刻胶203，保留所述硬掩模层202。
作为示例，所述沟槽204的深度范围在400纳米(nm)～600纳米(nm)之间，所述沟槽204的侧壁中间线与平行于所述半导体衬底上表面的底部水平线所形成的实体夹角介于5度(°)～85度(°)。例如，所述沟槽204的深度可以为550nm，所述沟槽204的侧壁中间线与平行于所述半导体衬底上表面的底部水平线所形成的实体夹角可以为80°。
如图4所示，然后进行步骤2)，于所述沟槽204的侧壁及底部形成氧化层205。
作为示例，采用热氧化工艺于所述沟槽204的侧壁及底部形成氧化层205，所述氧化层205的厚度范围在5纳米(nm)～20纳米(nm)之间。例如，所述氧化层205的厚度可以为15nm。
如图5所示，接着进行步骤3)，于所述沟槽204的氧化层205的表面形成内衬层206。
作为示例，采用原子层沉积(ALD)工艺于所述沟槽204的氧化层205的表面形成内衬层206，所述内衬层206的电阻率在2×1011欧姆米(Ωm)～1×1025欧姆米(Ωm)之间，所述内衬层206的材料包含SiN及SiON所组成群组中的一种。在本实施例中，所述内衬层206可以为SiN层。
作为示例，形成于所述沟槽204中的内衬层206的厚度小于形成于所述沟槽204中的所述氧化层205的厚度，形成于所述沟槽204中的内衬层206的厚度范围在3纳米(nm)～10纳米(nm)之间，例如，所述内衬层206的厚度可以为5nm。
如图6所示，然后进行步骤4)，基于步骤1)中保留的所述硬掩模层202，或重新制作预设图形的硬掩模层，采用干法刻蚀去除所述沟槽204底部的内衬层206，以形成具有隔离间隙207的非连续内衬层214，所述隔离间隙207显露所述沟槽204底部的氧化层205。
作为示例，所述隔离间隙207为所述沟槽的底部宽度的百分之60以上，以提高其绝缘性能。
本发明将浅沟槽隔离结构底部的SiN内衬层206全部去除或部分去除，即可以去除浅沟槽隔离结构底部的氧化层205与SiN内衬层206之间的界面，使得浅沟槽隔离结构底部不会有足够量的载流子聚集，从而避免晶体管衬底中的空穴聚集在浅沟槽隔离结构底部而导致的漏电。
如图4及图7所示，接着进行步骤5)，于所述沟槽204中沉积介质层208，并进行平坦化处理以形成浅沟槽隔离结构。
作为示例，所述介质层208的介电常数小于所述非连续内衬层214的介电常数的二分之一
作为示例，采用化学气相沉积法于所述沟槽204中沉积介质层208，并进行致密化处理以增强所述介质层208的机械强度，所述介质层208的介电常数选用为不大于3，以保证所述浅沟槽隔离结构的抗漏电性能并减轻电耦合。
在本实施例中，所述介质层208的材质选用为与所述氧化层205相同材质的二氧化硅，以降低位于所述隔离间隙207处的所述介质层208与所述氧化层205之间的界面效应。
如图8所示，最后进行步骤6)，制作第一PMOS晶体管30及第二PMOS晶体管40于所述浅沟槽隔离结构的两侧，藉由所述浅沟槽隔离结构隔离所述第一PMOS晶体管30及所述第二PMOS晶体管40。
具体地，所述第一PMOS晶体管30包含栅氧层211、栅极212以及P型注入区213，所述P型注入区213包含源区及漏区，所述P型注入区之间为所述第一PMOS晶体管30的沟道区；所述第二PMOS晶体管40包含栅氧层211、栅极212以及P型注入区213，所述P型注入区213包含源区及漏区，所述P型注入区之间为所述第二PMOS晶体管40的沟道区。
如上所述，本发明能够减小相邻的第一PMOS晶体管30与第二PMOS晶体管40的P型注入区之间产生的漏电流，并可以减小PMOS晶体管老化后维持电流的异常增加，保持周边区域201中的PMOS晶体管的器件特性。
需要说明的是，所述第一PMOS晶体管30和第二PMOS晶体管依据需求也可以选择采用NMOS晶体管，或PMOS晶体管与NMOS晶体管的组合。
如图4及图8所示，本实施例还提供一种浅沟槽隔离结构，包括：半导体衬底201、沟槽204、氧化层205、非连续内衬层214、以及介质层208。
所述半导体衬底201包含有第一PMOS晶体管30及第二PMOS晶体管40，所述第一PMOS晶体管30与所述第二PMOS晶体管40的栅极设置于所述半导体衬底201上，所述沟槽204形成于所述半导体衬底201中，且位于所述第一PMOS晶体30管与所述第二PMOS晶体管40之间，以隔离所述第一PMOS晶体管30与所述第二PMOS晶体管40。
作为示例，所述沟槽204的深度范围在400纳米(nm)～600纳米(nm)之间，所述沟槽204的侧壁中间线与平行于所述半导体衬底上表面的底部水平线所形成的实体夹角介于5度(°)～85度(°)。例如，所述沟槽204的深度可以为550nm，所述沟槽204的侧壁中间线与平行于所述半导体衬底上表面的底部水平线所形成的实体夹角可以为80°。
所述氧化层205形成于所述沟槽204的侧壁及底部，并且所述氧化层205的第一部分209位于所述半导体衬底201和所述槽内非连续内衬层214之间，所述氧化层205的第二部分210位于所述半导体衬底201和所述介质层208之间。所述槽内非连续内衬层214在所述沟槽204侧壁的厚度小于所述氧化层205的所述第二部分210的厚度，所述槽内非连续内衬层214的厚度范围在3纳米(nm)～10纳米(nm)之间，所述氧化层205的所述第二部分210的厚度范围在5纳米(nm)～20纳米(nm)之间。
所述非连续内衬层214，形成于所述沟槽204的底部及侧壁，所述非连续内衬层214具有隔离间隙207在所述沟槽204的底部。
所述非连续内衬层214的电阻率在2×1011欧姆米(Ωm)～1×1025欧姆米(Ωm)之间，所述非连续内衬层214的材料包含SiN及SiON所组成群组中的一种。在本实施例中，所述非连续内衬层214可以选用为SiN层。
作为示例，所述隔离间隙207为所述沟槽的底部宽度的百分之60以上，以提高其绝缘性能。
所述介质层208填充于所述沟槽204中。所述介质层208的介电常数选用为不大于3，增加所述浅沟槽隔离结构的抗漏电性能在所述沟槽204的底部并减轻电耦合。
作为示例，所述介质层208的介电常数小于所述非连续内衬层214的介电常数的二分之爱。
作为示例，所述介质层208选用为与所述氧化层205材料相同的二氧化硅，以降低所述介质层208与所述氧化层205之间的界面效应。
如图9所示，与所述沟槽204对应的浅沟槽隔离结构用于隔离第一PMOS晶体管30与第二PMOS晶体管40，所述浅沟槽隔离结构底部的SiN内衬层206被去除，以形成具有隔离间隙207的非连续内衬层214，可以去除浅沟槽隔离结构底部的氧化层205与非连续内衬层214之间的界面，使得浅沟槽隔离结构底部不会有足够量的载流子聚集，从而避免了晶体管衬底中的空穴聚集在浅沟槽隔离结构底部而导致的漏电。
需要说明的是，所述第一PMOS晶体管30和第二PMOS晶体管依据需求也可以选择采用NMOS晶体管，或PMOS晶体管与NMOS晶体管的组合。
如上所述，本发明的浅沟槽隔离结构及其制作方法，具有以下有益效果：
本发明将浅沟槽隔离结构底部的SiN内衬层完全去除或部分去除，以形成非连续内衬层，使得浅沟槽隔离结构底部不会有足够量的载流子聚集，从而避免晶体管衬底中的空穴聚集在浅沟槽隔离结构底部而导致的漏电。
本发明能够减小相邻的PMOS晶体管之间产生的漏电流。
本发明可以减小PMOS晶体管老化后维持电流的异常增加，保持周边区域中的PMOS晶体管的器件特性。
本发明结构及工艺简单，在半导体设计制造领域具有广泛的应用前景。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (18)
1.一种浅沟槽隔离结构的制作方法，其特征在于，所述制作方法包括：
1)提供一半导体衬底，于所述半导体衬底中形成沟槽；
2)于所述沟槽的侧壁及底部形成氧化层；
3)于所述沟槽的所述氧化层的表面形成内衬层；
4)刻蚀位于所述沟槽底部的所述内衬层，以形成具有隔离间隙的非连续内衬层；以及
5)于所述沟槽中沉积介质层，并进行平坦化处理以形成浅沟槽隔离结构；
6)制作第一晶体管及第二晶体管于所述浅沟槽隔离结构的两侧，藉由所述浅沟槽隔离结构隔离所述第一晶体管及所述第二晶体管；
其中，所述浅沟槽隔离结构底部的所述内衬层完全去除，且所述浅沟槽侧壁的所述非连续内衬层的底端与所述沟槽底部的所述氧化层之间具有间隔，所述非连续内衬层的底端低于所述第一晶体管及第二晶体管的源区或漏区的底部。
2.根据权利要求1所述的浅沟槽隔离结构的制作方法，其特征在于：所述第一晶体管及所述第二晶体管包括PMOS晶体管。
3.根据权利要求1所述的浅沟槽隔离结构的制作方法，其特征在于：所述介质层的介电常数小于所述非连续内衬层的介电常数的二分之一。
4.根据权利要求1所述的浅沟槽隔离结构的制作方法，其特征在于：步骤3)中，采用原子层沉积(ALD)工艺形成所述内衬层，所述内衬层的电阻率在2×1011欧姆米(Ωm)～1×1025欧姆米(Ωm)之间。
5.根据权利要求4所述的浅沟槽隔离结构的制作方法，其特征在于：所述内衬层的材料包含SiN及SiON所组成群组中的一种。
6.根据权利要求1所述的浅沟槽隔离结构的制作方法，其特征在于：形成于所述沟槽中的所述内衬层的厚度小于形成于所述沟槽中的所述氧化层的厚度。
7.根据权利要求1所述的浅沟槽隔离结构的制作方法，其特征在于：步骤3)中，形成于所述沟槽中的所述内衬层的厚度范围在3纳米(nm)～10纳米(nm)之间，形成于所述沟槽中的所述氧化层的厚度范围在5纳米(nm)～20纳米(nm)之间。
8.根据权利要求1所述的浅沟槽隔离结构的制作方法，其特征在于：所述沟槽的深度范围在400纳米(nm)～600纳米(nm)之间，所述沟槽的侧壁中间线与平行于所述半导体衬底上表面的底部水平线所形成的实体夹角介于5度(°)～85度(°)。
9.根据权利要求1所述的浅沟槽隔离结构的制作方法，其特征在于：步骤5)中，采用化学气相沉积法沉积所述介质层，并进行致密化处理以增强所述介质层的机械强度，所述介质层的介电常数不大于3，以增加所述浅沟槽隔离结构的抗漏电性能在所述沟槽的底部并减轻电耦合。
10.根据权利要求1至9中任一项所述的浅沟槽隔离结构的制作方法，其特征在于：步骤5)中，所述介质层的材质包含与所述氧化层相同材质的二氧化硅，以降低所述介质层与所述氧化层之间的界面效应。
11.一种浅沟槽隔离结构，其特征在于，包括：
半导体衬底，具有沟槽；
非连续内衬层，形成于所述沟槽的底部及侧壁，所述非连续内衬层具有隔离间隙在所述沟槽的底部；
介质层，填充于所述沟槽中，所述非连续内衬层的所述隔离间隙图案亦由所述介质层填充；
氧化层，形成于所述沟槽的侧壁及底部，并且所述氧化层的第一部分位于所述半导体衬底和所述非连续内衬层之间，所述氧化层的第二部分位于所述半导体衬底和所述介质层之间；
第一晶体管与第二晶体管，所述沟槽位于所述第一晶体管与所述第二晶体管之间，以隔离所述第一晶体管与所述第二晶体管；
其中，所述浅沟槽隔离结构底部的所述内衬层完全去除，且所述浅沟槽侧壁的所述非连续内衬层的底端与所述沟槽底部的所述氧化层之间具有间隔，所述非连续内衬层的底端低于所述第一晶体管及第二晶体管的源区或漏区的底部。
12.根据权利要求11所述的浅沟槽隔离结构，其特征在于：所述第一晶体管及所述第二晶体管包括PMOS晶体管。
13.根据权利要求11所述的浅沟槽隔离结构，其特征在于：所述介质层的介电常数小于所述非连续内衬层的介电常数的二分之一。
14.根据权利要求11所述的浅沟槽隔离结构，其特征在于：所述介质层的介电常数不大于3，以增加所述浅沟槽隔离结构的抗漏电性能在所述沟槽的底部并减轻电耦合。
15.根据权利要求11所述的浅沟槽隔离结构，其特征在于：所述非连续内衬层的电阻率在2×1011欧姆米(Ωm)～1×1025欧姆米(Ωm)之间，所述非连续内衬层的材料包含SiN及SiON所组成群组中的一种。
16.根据权利要求11所述的浅沟槽隔离结构，其特征在于：所述沟槽的深度范围在400纳米(nm)～600纳米(nm)之间，所述沟槽的侧壁中间线与平行于所述半导体衬底上表面的底部水平线所形成的实体夹角介于5度(°)～85度(°)。
17.根据权利要求11所述的浅沟槽隔离结构，其特征在于：所述非连续内衬层在所述沟槽侧壁的厚度小于所述氧化层的所述第二部分的厚度，所述非连续内衬层的厚度范围在3纳米(nm)～10纳米(nm)之间，所述氧化层的所述第二部分的厚度范围在5纳米(nm)～20纳米(nm)之间。
18.根据权利要求11所述的浅沟槽隔离结构，其特征在于：所述介质层的材质包含与所述氧化层材料相同材质的二氧化硅，以降低所述介质层与所述氧化层之间的界面效应。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711189708.6A CN107994016B (zh) | 2017-11-24 | 2017-11-24 | 浅沟槽隔离结构及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711189708.6A CN107994016B (zh) | 2017-11-24 | 2017-11-24 | 浅沟槽隔离结构及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107994016A CN107994016A (zh) | 2018-05-04 |
| CN107994016B true CN107994016B (zh) | 2019-08-27 |
Family
ID=62032713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711189708.6A Active CN107994016B (zh) | 2017-11-24 | 2017-11-24 | 浅沟槽隔离结构及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107994016B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6339004B1 (en) * | 1999-03-25 | 2002-01-15 | Anam Semiconductor Inc. | Method of forming shallow trench isolation for preventing torn oxide |
| CN101656226A (zh) * | 2009-07-22 | 2010-02-24 | 上海宏力半导体制造有限公司 | 一种形成浅沟槽隔离结构的方法 |
| CN101740459A (zh) * | 2008-11-14 | 2010-06-16 | 中芯国际集成电路制造(北京)有限公司 | 浅沟槽隔离结构及其制造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100677766B1 (ko) * | 2003-11-28 | 2007-02-05 | 주식회사 하이닉스반도체 | 트렌치형 소자분리막을 갖는 반도체 소자 및 그의 제조 방법 |
| KR101140065B1 (ko) * | 2010-01-18 | 2012-04-30 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그의 제조 방법 |
-
2017
- 2017-11-24 CN CN201711189708.6A patent/CN107994016B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6339004B1 (en) * | 1999-03-25 | 2002-01-15 | Anam Semiconductor Inc. | Method of forming shallow trench isolation for preventing torn oxide |
| CN101740459A (zh) * | 2008-11-14 | 2010-06-16 | 中芯国际集成电路制造(北京)有限公司 | 浅沟槽隔离结构及其制造方法 |
| CN101656226A (zh) * | 2009-07-22 | 2010-02-24 | 上海宏力半导体制造有限公司 | 一种形成浅沟槽隔离结构的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107994016A (zh) | 2018-05-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI631602B (zh) | 半導體結構和裝置和使用選擇性磊晶製程以形成其的方法 | |
| US7655534B2 (en) | Method of forming fin transistor | |
| US8927386B2 (en) | Method for manufacturing deep-trench super PN junctions | |
| CN105845725A (zh) | 一种半导体器件及其制造方法和电子装置 | |
| CN104835774A (zh) | 一种半导体器件的制备方法 | |
| US9589804B2 (en) | Method of forming finFET gate oxide | |
| CN103943621B (zh) | 浅沟槽隔离结构及其形成方法 | |
| CN107871706A (zh) | 浅沟槽隔离结构及其制作方法 | |
| CN207781568U (zh) | 浅沟槽隔离结构 | |
| CN109686702B (zh) | 半导体结构及其形成方法 | |
| CN103928386B (zh) | 一种浅沟槽隔离结构的制造方法 | |
| CN103227143B (zh) | 浅沟槽隔离工艺 | |
| CN103915322A (zh) | 半导体器件的制备方法 | |
| CN107994016B (zh) | 浅沟槽隔离结构及其制作方法 | |
| CN104134628A (zh) | 一种浅沟槽隔离结构的制造方法 | |
| CN104752334B (zh) | 接触插塞的形成方法 | |
| CN102983097A (zh) | 制作金属栅极的金属塞方法 | |
| CN113394087B (zh) | 后栅工艺中伪栅平坦化方法 | |
| CN105097516A (zh) | 一种FinFET器件及其制造方法、电子装置 | |
| CN104576392A (zh) | 一种鳍式场效应管的制备方法 | |
| CN107452680A (zh) | 半导体装置及其制造方法 | |
| US20190198611A1 (en) | Buried Trench Isolation in Integrated Circuits | |
| CN105304488B (zh) | 一种鳍式场效应晶体管的形成方法 | |
| CN108109917A (zh) | 场效应晶体管的隔离结构及其制作方法 | |
| CN105336676B (zh) | 接触插塞的形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20181012 Address after: 230601 room 630, Hai Heng mansion 6, Cui Wei Road, Hefei economic and Technological Development Zone, Anhui Applicant after: Changxin Storage Technology Co., Ltd. Address before: 230000 room 526, Hai Heng mansion 6, Cui Wei Road, Hefei economic and Technological Development Zone, Anhui Applicant before: Ever power integrated circuit Co Ltd |
|
| GR01 | Patent grant | ||
| GR01 | Patent grant |