KR20010011450A - 자기정합적인 샐로우 트렌치 소자분리방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 버즈 비크 발생으로 인해 패드 산화막의 두께가 증가하는 것을 방지할 수 있는 트렌치 아이솔레이션 형성 방법에 관한 것이다. 반도체 기판 상에 게이트 산화막, 제1 게이트 전극 형성 물질층 및 실리콘 나이트라이드막을 차례대로 적층한다. 적층된 물질층들을 식각함으로써 액티브 패턴을 형성한다. 액티브 패턴을 마스크로한 이방성 식각을 행하여 반도체 기판에 트렌치를 형성한다. 트렌치 측벽을 포함하는 기판 전면에 화학 기상 증착 방식으로 산화막을 형성한다. 트렌치를 완전히 채울 정도로 절연 물질을 도포한다. 실리콘 나이트라이드막을 화학 기계적 폴리슁에 대한 스토퍼를 사용하여 절연 물질을 평탄화한다. 실리콘 나이트라이드막을 제거한다. 기판 전면에 제2 게이트 전극 형성 물질층을 증착한다. 제2 게이트 전극 형성 물질층 및 제1 게이트 전극 형성 물질층 식각함으로써 게이트 전극을 형성한다.

Description

자기정합적인 샐로우 트렌치 소자 분리 방법{Self align shallow trench isolation method}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 버즈 비크 발생으로 인해 패드 산화막의 두께가 증가하는 것을 방지할 수 있는 트렌치 아이솔레이션 형성 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 미세화 기술 중의 하나인 소자 분리(isolation)에 대한 연구 개발이 활발하게 진행되고 있다. 소자 분리 영역의 형성은 모든 반도체 제조 공정의 초기 단계로써 활성(active) 영역의 크기 및 후속 단계의 공정 마아진(margin)을 좌우하게 된다.
소자 분리 공정에는, 크게, LOCOS(LOCal Oxidation of Silicon) 소자 분리법과 트렌치 소자 분리법이 있다. 반도체 소자의 집적도가 증가되면서 버즈 비크(bird's beak)등에 의해 활성 영역의 크기 축소에 한계가 있는 LOCOS 소자 분리법 보다 소자 분리 특성이 우수한 트렌치 소자 분리법이 많이 채택되고 있다. 트렌치 소자 분리법은 LOCOS 소자 분리법에 비해 소자 분리 특성은 우수하나, 트렌치 식각 시 발생하는 손상(damage), 트렌치 필링(filling), 트렌치의 가장자리가 파여지는(edge grooving) 현상 등 여러 문제점들을 가지고 있다.
이러한 문제점들 중에서 특히 트렌치의 가장자리가 파여지는 현상은 트랜지스터의 이중 험프(double hump)를 유발시키고, 게이트 산화막의 특성을 열화시키는 요인으로 작용하고 있다. 따라서, 이러한 문제를 해결하기 위하여 자기정합적인 샐로우 트렌치 소자 분리법(SASTI; Self Align Shallow Trench Isolation)이라는 기술이 연구되고 있다.
도 1 및 도 2의 (a) 내지 (d)는 종래의 자기정합적인 샐로우 트렌치 소자 분리법을 설명하기 위해 도시한 단면도들로서, 도 1은 임의의 축을 자른 단면도를, 도 2는 상기 도 1의 임의의 축에 수직하는 축을 자른 단면도를 도시한다.
먼저, 도 1 및 도 2의 (a)를 참조하면, 반도체 기판(10) 상에 패드 산화막(12)을 형성하고 그 상부에 제1 게이트 전극 형성 물질층(14)을 형성한 후, 실리콘 나이트라이드막(16)을 차례대로 형성한다. 이어서, 상기 실리콘 나이트라이드막(16)을 패터닝하여 마스크 패턴을 형성한 후 이를 마스크로 하여 상기 제1 게이트 전극 형성 물질층(14) 및 패드 산화막(12)을 식각함으로써 상기 실리콘 나이트라이드막(16), 제1 게이트 전극 형성 물질층(14) 및 패드 산화막(12)으로 된 액티브 패턴을 형성한다.
계속해서, 상기 액티브 패턴을 식각마스크로 한 이방성식각으로 상기 반도체 기판(10)을 소정깊이로 식각함으로써 트렌치(18)를 형성한다.
도 1 및 도 2의 (b)를 참조하면, 트렌치(18)가 형성되어 있는 반도체 기판을 열산화분위기에 노출시킴으로써 상기 트렌치(18)의 바닥 및 측벽, 그리고 노출되어 있는 제1 게이트 전극 형성 물질(14)의 측벽에 성장 산화막(20)을 성장시킨다.
도 1 및 도 2의 (c)를 참조하면, 반도체 기판(10) 상에 절연물질을 도포하여 상기 트렌치(18)를 완전히 채운 후, 상기 제1 게이트 전극 형성 물질층(14)의 표면이 노출될 때 까지 화학 기계적 폴리슁(CMP; Chemical Mechanical Polishing)으로 절연물질을 식각함으로써 상기 트렌치(18)를 완전히 채우고 그 표면이 평탄화된 트렌치 소자 분리막(22)을 형성한다.
도 1 및 도 2의 (d)를 참조하면, 상기 제1 게이트 전극 형성 물질층(14) 상에 남아있을 지도 모를 실리콘 나이트라이드막을 제거한 후, 반도체 기판(10) 전면 상에 제2 게이트 전극 형성 물질층(이후의 공정에 의해 도면부호 24가 됨)을 증착한다. 이후, 게이트 전극 형성을 위한 마스크 패턴(미도시)을 상기 제2 게이트 전극 형성 물질층 상에 형성한 후, 이를 마스크로 한 이방성식각으로 상기 제2 게이트 전극 형성 물질층 및 제1 게이트 전극 형성 물질층을 차례대로 식각함으로써 상기 제1 게이트 전극 형성 물질층(14a)과 제2 게이트 전극 형성 물질층(24)이 적층된 형태의 게이트 전극을 형성한다.
일반적인 샐로우 트렌치 소자 분리법은 트렌치에 절연물질을 채우고 화학 기계적 폴리슁을 행하여 트렌치형 소자 분리막을 형성한 후 활성 영역 상에 적층되어 있는 액티브 패턴을 제거하는 단계와, 게이트 산화막을 형성한 후 게이트 전극 형성 물질을 증착하고, 이후 패터닝으로 게이트 전극을 형성하는 단계로 진행한다.
자기정합적인 샐로우 트렌치 소자 분리법과 일반적인 샐로우 트렌치 소자 분리법의 차이점은, 자기정합적인 샐로우 트렌치 소자 분리법은 액티브 패턴을 구성하는 패드 산화막(12)과 제1 게이트 전극 형성 물질층(14)을 게이트 산화막과 게이트 전극을 구성하는 물질로 그대로 사용함으로써 일반적인 샐로우 트렌치 소자 분리법과는 달리 액티브 패턴을 제거하는 습식 식각을 진행하지 않아도 된다는 것이다. 일반적인 샐로우 트렌치 소자 분리법의 경우, 상기 액티브 패턴을 제거하기 위해 습식 식각 공정을 진행하게 되는데, 이러한 습식 식각에 의해 트렌치 가장자리에 홈이 발생하게 되는 것이다.
따라서, 자기정합적인 샐로우 트렌치 소자 분리법은 트렌치 가장자리에 홈이 발생하는 문제를 획기적으로 개선할 수 있다. 그러나, 트렌치(18) 측벽에 성장 산화막(20)을 형성할 때 반도체 기판(10)과 제1 게이트 전극 형성 물질층(14) 사이에 버즈 비크(bird's beak)가 발생하여 상기 패드 산화막(12a)의 두께를 증가시킨다는 문제가 있다. 상기 패드 산화막(12a)은 게이트 산화막으로 사용될 것으로 두께가 두꺼워지면 트랜지스터의 특성이 나빠지게 된다.
본 발명의 목적은 버즈 비크 발생으로 인해 패드 산화막의 두께가 증가하는 것을 방지할 수 있는 자기정합적인 샐로우 트렌치 소자 분리법을 제공하는데 있다.
도 1 및 도 2의 (a) 내지 (d)는 종래의 자기정합적인 샐로우 트렌치 소자 분리법을 설명하기 위해 도시한 단면도들로서, 도 1은 임의의 축을 자른 단면도를, 도 2는 상기 도 1의 임의의 축에 수직하는 축을 자른 단면도를 도시한다.
도 3 및 도 4의 (a) 내지 (d)는 본 발명의 자기정합적인 샐로우 트렌치 소자 분리법을 설명하기 위해 도시한 단면도들로서, 도 3은 임의의 축을 자른 단면도를, 도 4는 상기 도 3의 임의의 축에 수직하는 축을 자른 단면도를 도시한다.
상기 목적을 달성하기 위한, 본 발명에 의한 자기정합적인 샐로우 트렌치 소자 분리법은, 반도체 기판 상에 게이트 산화막, 제1 게이트 전극 형성 물질층 및 실리콘 나이트라이드막을 차례대로 적층하는 단계와, 적층된 상기 물질층들을 식각함으로써 액티브 패턴을 형성하는 단계와, 상기 액티브 패턴을 마스크로한 이방성 식각을 행하여 상기 반도체 기판에 트렌치를 형성하는 단계와, 트렌치 측벽을 포함하는 기판 전면에 화학 기상 증착 방식으로 산화막을 형성하는 단계와, 트렌치를 완전히 채울 정도로 절연 물질을 도포하는 단계와, 상기 실리콘 나이트라이드막을 화학 기계적 폴리슁에 대한 스토퍼를 사용하여 절연 물질을 평탄화하는 단계와, 상기 실리콘 나이트라이드막을 제거하는 단계와, 기판 전면에 제2 게이트 전극 형성 물질층을 증착하는 단계와, 상기 제2 게이트 전극 형성 물질층 및 제1 게이트 전극 형성 물질층 식각함으로써 게이트 전극을 형성하는 단계를 구비하는 것을 특징으로 한다.
상기 산화막은 20Å ∼ 500Å 정도의 두께로 형성하고, 상기 산화막 상에 실리콘 나이트라이드막으로 된 라이너를 도포하는 단계를 더 구비한다.
따라서, 본 발명에 의하면, 트렌치 측벽에 화학 기상 증착 방식으로 산화막을 형성함으로써 버즈 비크 발생으로 인해 패드 산화막의 두께가 증가하는 것을 방지할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 3 및 도 4의 (a) 내지 (d)는 본 발명의 자기정합적인 샐로우 트렌치 소자 분리법을 설명하기 위해 도시한 단면도들로서, 도 3은 임의의 축을 자른 단면도를, 도 4는 상기 도 3의 임의의 축에 수직하는 축을 자른 단면도를 도시한다.
먼저, 도 3 및 도 4의 (a)를 참조하면, 반도체 기판(30) 표면에 게이트 산화막(32)을 형성하고, 그 상부에, 예컨대 다결정실리콘과 같은 도전물질을 증착하여 제1 게이트 전극 형성 물질층(34)을 형성한다. 이어서, 상기 제1 게이트 전극 형성 물질층(34) 상에 화학 기계적 폴리슁(CMP)용 스토퍼(stopper)로서의 실리콘 나이트라이드막(36)을 형성한다. 계속해서, 상기 실리콘 나이트라이드막(36), 제1 게이트 전극 형성 물질층(34) 및 게이트 산화막(32)을 사진 식각공정으로 패터닝하여 액티브 패턴을 형성하고, 상기 액티브 패턴을 구성하는 실리콘 나이트라이드막(36)을 식각 마스크로 한 이방성 식각을 행하여 소정 깊이의 트렌치(38)를 형성한다.
이때, 상기 트렌치(38)를 형성하는 이방성 식각에 대한 식각마스크로 포토레지스트 패턴을 사용할 수도 있고, 도시되지는 않았지만 상기 실리콘 나이트라이드막(36) 상에 산화막을 도포하여 패터닝한 산화막 패턴을 사용할 수도 있다.
도 3 및 도 4의 (b)를 참조하면, 트렌치(38)이 형성되어 있는 반도체 기판 전면에 화학 기상 증착(Chemical Vapor Deposition) 방식으로 산화막을 얇게 도포하여 CVD 산화막(40)을 형성한다. 이때, 상기 CVD 산화막(40)의 두께는 도 1의 (b)에서와 같이 열 산화막으로 성장시킬때의 두께와 비슷한 두께로 도포하면 된다. 바람직한 CVD 산화막(40)의 두께는 20Å ∼ 500Å 정도이다.
본 발명에 의한 CVD 산화막(40)은 열산화 방식으로 형성한 것이 아니라 CVD 방식으로 도포한 산화막이기 때문에 반도체 기판(30)과 제1 게이트 전극 형성 물질층(34) 사이의 게이트 산화막(32)을 완전히 통과하는 버즈 비크는 발생하지 않으며, 따라서, 종래와 같이 버즈 비크에 의해 게이트 산화막(32)의 두께가 증가하는 현상은 발생하지 않는다.
도 3 및 도 4의 (c)를 참조하면, CVD 산화막(40)을 포함하는 반도체 기판(30) 전면 상에 상기 트렌치(38)을 완전히 채우도록 절연물질을 도포한 후 화학 기계적 폴리슁을 행하여 트렌치형 소자 분리막(42)을 형성한다. 이어서, CMP용 스토퍼로서의 실리콘 나이트라이드막을 제거한다.
도 3 및 도 4의 (d)를 참조하면, 트렌치형 소자 분리막(42)이 형성되어 있는 반도체 기판(30) 상에 제2 게이트 전극 형성 물질층(이후 도면부호 "44"가 됨)을 형성한 후, 게이트 전극 형성을 위한 마스크 패턴(미도시)을 상기 제2 게이트 전극 형성 물질층 상에 형성한다. 이어서, 상기 마스크 패턴을 마스크로 한 이방성식각으로 제2 게이트 전극 형성 물질층 및 제1 게이트 전극 형성 물질층을 차례대로 식각함으로써 제1 게이트 전극 형성 물질층(34a)과 제2 게이트 전극 형성 물질층(44)이 적층된 형태의 게이트 전극을 형성한다.
트렌치 소자 분리 방법으로 소자 분리막을 형성할 때, 열적 스트레스(thermal stress)로 인해 소자 분리막에 구멍(pit)이 발생하는 경우가 있다. 이러한 구멍 발생을 억제하기 위해 트렌치의 측벽에 산화막을 형성한 후 실리콘 나이트라이드막으로 된 라이너(liner)를 도포하는 공정을 추가하는데, 본 발명에서도 상기 CVD 산화막(40)을 형성한 후 실리콘 나이트라이드막으로 된 라이너를 도포하는 공정을 추가할 수 있다.
종래의 자기정합적 샐로우 트렌치 소자 분리 방법에 의하면, 열산화방식으로 트렌치 측벽에 110Å 정도 두께의 산화막을 형성할 때, 0.5㎛ 셀 피치(cell pitch)를 갖는 구조에서 게이트 산화막 (즉, 도 1의 패드 산화막(12))의 두께는 90Å에서 110Å으로 두꺼워 진다. 즉, 처음 게이트 산화막을 성장시켰을때의 두께는 90Å인데, 열산화 공정 시 버즈 비크에 의해 110Å으로 증가한 것이다.
그러나, 본 발명에 의하면, 트렌치 측벽에 형성되는 산화막을 CVD 방식으로 형성함으로써 상기와 같이 버즈 비크 발생에 의해 게이트 산화막의 두께가 증가하는 현상은 발생하지 않는다.
본 발명에 의한 자기정합적 샐로우 트렌치 소자 분리 방법에 의하면, 트렌치를 형성한 후 CVD 방식으로 그 측벽에 산화막을 형성하므로 열산화방법으로 측벽 산화막을 형성할 때 발생하는 게이트 산화막의 두께 증가 현상을 방지할 수 있다.

Claims (3)

  1. 반도체 기판 상에 게이트 산화막, 제1 게이트 전극 형성 물질층 및 실리콘 나이트라이드막을 차례대로 적층하는 단계;
    적층된 상기 물질층들을 식각함으로써 액티브 패턴을 형성하는 단계;
    상기 액티브 패턴을 마스크로한 이방성 식각을 행하여 상기 반도체 기판에 트렌치를 형성하는 단계;
    트렌치 측벽을 포함하는 기판 전면에 화학 기상 증착 방식으로 산화막을 형성하는 단계;
    트렌치를 완전히 채울 정도로 절연 물질을 도포하는 단계;
    상기 실리콘 나이트라이드막을 화학 기계적 폴리슁에 대한 스토퍼를 사용하여 절연 물질을 평탄화하는 단계;
    상기 실리콘 나이트라이드막을 제거하는 단계;
    기판 전면에 제2 게이트 전극 형성 물질층을 증착하는 단계; 및
    상기 제2 게이트 전극 형성 물질층 및 제1 게이트 전극 형성 물질층 식각함으로써 게이트 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 자기정합적 샐로우 트렌치 소자 분리 방법.
  2. 제1항에 있어서,
    상기 산화막은 20Å ∼ 500Å 정도의 두께로 형성하는 것을 특징으로 하는 자기정합적 샐로우 트렌치 소자 분리 방법.
  3. 제1항에 있어서,
    상기 산화막 상에 실리콘 나이트라이드막으로 된 라이너를 도포하는 단계를 더 구비하는 것을 특징으로 하는 자기정합적 샐로우 트렌치 소자 분리 방법.
KR1019990030834A 1999-07-28 1999-07-28 자기정합적인 샐로우 트렌치 소자분리방법 KR20010011450A (ko)

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* Cited by examiner, † Cited by third party
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KR100421049B1 (ko) * 2001-09-28 2004-03-04 삼성전자주식회사 반도체 메모리 장치의 제조방법

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