WO2003038893A2 - Halbleiterstruktur und verfahren zum herstellen derselben - Google Patents

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WO2003038893A2
WO2003038893A2 PCT/EP2002/011853 EP0211853W WO03038893A2 WO 2003038893 A2 WO2003038893 A2 WO 2003038893A2 EP 0211853 W EP0211853 W EP 0211853W WO 03038893 A2 WO03038893 A2 WO 03038893A2
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Achim Gratz
Jakob Kriz
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    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology

Definitions

  • the present invention relates to the field of semiconductor structures, and more particularly to integrated active semiconductor devices.
  • the BiCMOS structure shown comprises a bipolar transistor and a CMOS transistor.
  • a substrate 100 has a bipolar region (right part "Bi" of the structure) for a vertical bipolar transistor and a MOS region (left part "CMOS" of the structure) for a MOS transistor.
  • CMOS complementary metal-oxide-semiconductor
  • the bipolar region comprises a collector region 102, one
  • Base region 104 over the collector region and an emitter region 106.
  • An emitter connection 108 typically made of polysilicon, is applied to the emitter region 106.
  • a typically circular base connection 110 typically made of polysilicon, is formed around the emitter connection 108.
  • the emitter terminal 108 and the base terminal are electrically insulated from one another by an insulation region 112.
  • Isolation areas 114 are also shown on the lateral surfaces of the base connection 110, which remain during the manufacture of the isolation areas 120.
  • the base connection is made with the base 104 via a connection shown in FIG. matically shown base connection 104a connected, which occurs during the subsequent diffusion.
  • the bipolar region has a collector connection 114.
  • the material diffuses from the collector connection 114, a buried n-layer 116 (buried layer) and from the collector 104 into the region 118 (Si substrate), so as to produce the connection between the collector and the collector connection.
  • Isolation regions 120, 122 are also arranged on the substrate as shallow buried layers, which are formed, for example, by an STI method (shallow trench isolation) and electrically isolate predetermined regions in the substrate 100.
  • STI method shallow trench isolation
  • the region 120 separates the collector terminal 114 from the active region of the bipolar transistor, and the region 122 separates the bipolar region from the CMOS region.
  • a gate oxide layer 132 is formed over the channel 130, on which a gate connection 134 and a gate connection region 136 are formed.
  • a spacer 138 is formed laterally on the gate connection 134 and on the gate connection region 136.
  • CT height the height from a contact to a metallization level 140.
  • a first height h1 that extends from a substrate edge
  • a second height h2 that extends from a surface of the gate connection region 136
  • a third height h3 that extends from a surface of the base connection 110
  • a fourth height h4 which extends from an upper region of the emitter terminal 108.
  • the height difference hl-h4 is approximately 500-600 nm
  • the aspect ratio for the longest contact, i.e. the substrate connection (126, hl) less than 1: 3.
  • a diameter of the emitter contact (not shown in the figure) becomes very small (about 160 nm). Due to the emitter height, the thickness of the BPSG layer cannot be reduced, so that there is an unfavorable aspect ratio for the substrate contact, which has a value of approximately 1: 6.5.
  • the object of the present invention is to create a concept which enables an improved arrangement of semiconductor components and connections for the same.
  • the invention provides a method for producing a semiconductor structure with the following steps:
  • the present invention is based on the finding that excessive protrusion over a main surface of a substrate from connection regions and / or active regions for semiconductor structures can be avoided by forming a recess in the substrate, the semiconductor structure in a region of a bottom the recess is arranged.
  • An advantage of the present invention is that the manufacture of a semiconductor structure according to the invention can be integrated in a BiCMOS process.
  • a vertical bipolar transistor is produced in a BiCMOS process, the same being arranged in a recess in the substrate.
  • a wide trench is opened in a bipolar region of a substrate in an STI etching, which is carried out to isolate partial regions of the substrate.
  • the wide open trench is filled using the STI
  • Figure 1 is a cross-sectional view of a MOS transistor and a bipolar transistor, which were produced by a known BiCMOS method.
  • the exemplary embodiment represents a BiCMOS process in which the concept of lowering according to the invention is integrated into the BiCMOS process.
  • Trench Isolation shallow trench isolation
  • STI etching is performed on a raw structure.
  • the raw structure has a substrate 210 with a main surface 210a, which is preferably formed from silicon.
  • a first conductive trough 212 which is provided as a collector connection region, is in the substrate 210 in a bipolar region, and in In a MOS region, a second conductive trough 214, which is provided to form the conductive channel and the source and drain connections, is arranged.
  • the conductive troughs 212 and 214 are formed using known doping techniques, such as an ion implantation technique.
  • a first shallow trench 216 which is provided to isolate the MOS region, is opened on the main surface 210a of the substrate 210 and, furthermore, a wide trench 218 is opened according to the invention, in which the inventive trench is subsequently opened Recess for receiving the bipolar transistor is formed.
  • the wide trench 218 abuts the trough 212, which is provided for leading out the collector connection.
  • an STI filling process is carried out.
  • the trench 216 and the wide trench 218 are filled with an electrically insulating material, such as, for example, TEOS (tetraethyl orthosilicate), which can be done by known application techniques.
  • TEOS tetraethyl orthosilicate
  • a recess 220 is created in the wide trench 218 in the bipolar region.
  • the recess 220 defines the area in which the active areas of the bipolar transistor to be formed are to be generated.
  • the recess 220 is formed in accordance with known etching methods, the depth of the recess 220 extending in the direction of the substrate up to the collector trough 212. Furthermore, the recess 220 is formed in the filled wide trench 218 in such a way that lateral electrical insulation is achieved by means of insulation regions 222 and 224.
  • thin oxide layers 226a, 226b, 226c are formed on the exposed surfaces of the recess 220, the collector well 212 and the well 214 in the MOS region, the layers in the MOS- The oxide layer 226a formed on the tub 214 is provided as the gate oxide.
  • a first layer 228 made of polysilicon is then applied over the entire surface of the substrate and in the recess 220 in accordance with known deposition methods.
  • the first polysilicon layer 228 and the oxide layers 226b and 226c are removed and a second polysilicon layer 230 is deposited over the entire area in the MOS region and the bipolar region.
  • the process steps for forming the MOS transistor are then carried out as shown in FIG. 2F.
  • the gate electrode and the gate connection are first structured by an etching process.
  • the second polysilicon layer 230 and the first polysilicon layer 228 are removed in the MOS region and the gate oxide layer 226a is structured, so that a gate structure composed of the structured gate oxide layer 226a and the remaining first structured polysilicon layer 228a and second structured polysilicon layer 230a is formed.
  • the source / drain regions 232a and 232b are then formed.
  • Areas 234a and 234b Lightly doped drain in the gate tub, for example by ion- d implantation.
  • the LDD regions 234a and 234b formed after the doping extend in the gate trough as flat regions partially below the gate oxide layer and beyond it.
  • spacers 236a and 236b are formed in the MOS region on the exposed region of the gate oxide layer 226a and spacers 238a and 238b are formed on the lateral surfaces of the second polysilicon layer by deposition and subsequent etching.
  • the spacers 236a and 236b are arranged laterally on the gate structure formed.
  • the doping of the collector connection is carried out simultaneously with the doping of the HDD regions 240a and 240b, as a result of which a highly conductive collector connection layer 242 results in the collector trough 212.
  • the area of the recess in the bipolar area remains essentially unaffected by the above doping steps by the application of a photoresist protective layer.
  • the vertical bipolar transistor is formed in the region of the recess 220.
  • an emitter insulation layer 242 is applied over the entire surface.
  • the insulation layer 242 is then etched to form an emitter window.
  • the doping is carried out to form a collector region 244 and a base region 246.
  • emitter spacers 248 are introduced on the lateral surfaces of the emitter window and the doping of the emitter region
  • the emitter window is then filled by an emitter connection layer 252 made of polysilicon, being structured to extend partially on the top surface of the emitter insulation layer 242.
  • an emitter connection layer 252 made of polysilicon, being structured to extend partially on the top surface of the emitter insulation layer 242.
  • the applied polysilicon and the materials used in the application of the spacers i. H . a TEOS material and a nitride material, etched back.
  • the height of the emitter connection 252 is substantially equal to the height of the gate connection area, that is, the provision of the recess 220 according to the invention and the associated displacement of the vertical bipolar transistor have achieved that the height of the emitter connection 252 is substantially equal.
  • H typically protrudes about 150 nm to 250 nm beyond the edge of the substrate. Consequently, the bipolar transistor formed fits easily into a known integration scheme of a basic process, such as, for example, a 0.13 ⁇ m CMOS logic process, in which a BPSG layer applied for planarization has a layer thickness of less than 600 nm, with no significant changes in the Process sections CT etching / filling must be carried out in comparison to the basic process.
  • the embodiment described has an advantageous effect that the trench insulation required for the electrical insulation can be used to achieve a lowered level in the bipolar region.
  • This functional double use of the known STI method step represents a further advantage of the exemplary embodiment described.
  • the possibility of simple integration saves a development effort, i. H . Time and costs that are necessary for the development or purchase of new processes. Integration in future logic technologies is also much easier, which in turn means that they are ready for the market quickly. H . has a favorable effect on the so-called time-to-market parameter.
  • the design of bipolar circuits is essentially kept simple by the inventive concept. because the design rules of the basic process remain unchanged.
  • the present invention was only described by means of an exemplary embodiment of a BiCMOS process in which the lowering according to the invention was carried out with a vertical bipolar transistor, the present invention can also be used in other process methods and for producing other semiconductor components with reduced projection.
  • a plurality of semiconductor components can be lowered into recesses by the arrangement according to the invention, the recesses not necessarily having the same depth.
  • the lowering according to the invention can be used, for example, in a pure bipolar process to produce a deep-lying bipolar transistor or in a pure MOS process to produce a deep-lying MOS transistor.

Abstract

Die vorliegende Erfindung schafft eine Halbleiterstruktur und ein Verfahren zum Herstellen derselben, wobei auf einem Substrat (210) mit einer ersten Hauptoberfläche eine Ausnehmung (220) in der ersten Hauptoberfläche des Substrats (210) erzeugt wird. Ferner wird ein aktiver Bereich (244, 246, 250) der Halbleiterstruktur in einem Bereich eines Bodens der Ausnehmung (220) erzeugt und Anschlußbereiche (252) zumindest eines Teils von Anschlüssen in Richtung der ersten Oberfläche des Substrats (210) herausgeführt.

Description

Beschreibung
Halbleiterstruktur und Verfahren zum Herstellen derselben
Die vorliegende Erfindung bezieht sich auf das Gebiet von Halbleiterstrukturen und spezieller auf integrierte aktive Halbleiterbauelemente .
Typischerweise ergeben sich bei Verfahren zum Herstellen in- tegrierter Bauelemente, wie beispielsweise einem BiCMOS-
Prozess, für die verschiedenen Bauelemente unterschiedliche Höhen für Anschlüsse, Isolationen usw.
Fig. 1 zeigt eine beispielhafte Struktur aus einem bekannten 0,25μm BiCMOS-Prozess (0,25 μm = minimale Strukturgröße). Die gezeigte BiCMOS Struktur umfaßt einen Bipolar-Transistor und eine CMOS-Transistor. Ein Substrat 100 hat einen Bipolarbereich (rechter Teil "Bi" der Struktur) für einen vertikalen Bipolar-Transistor und einen MOS-Bereich (linker Teil "CMOS" der Struktur) für einen MOS-Transistor. In Fig. 1 ist die Struktur in einem noch nicht ausdiffundiertem Zustand gezeigt. In einem nachfolgenden Temperschritt werden die Schichten ausdiffundiert.
Der Bipolarbereich umfaßt einen Kollektorbereich 102, einen
Basisbereich 104 über dem Kollektorbereich und einen Emitterbereich 106. Auf dem Emitterbereich 106 ist ein Emitteranschluß 108, typischerweise aus Polysilizium, aufgebracht. Um den Emitteranschluß 108 ist ein typischerweise kreisförmi- ger Basisanschluß 110, typischerweise aus Polysilizium, gebildet. Der Emitteranschluß 108 und der Basisanschluß sind durch einen Isolationsbereich 112 elektrisch voneinander isoliert. Auf den seitlichen Oberflächen des Basisanschlusses 110 sind ebenfalls Isolationsbereiche 114 gezeigt, die bei der Herstellung der Isolationsbereiche 120 zurückbleiben. Der Basisanschluß ist mit der Basis 104 über eine in Fig. 1 sehe- matisch gezeigte Basisverbindung 104a verbunden, die sich bei dem nachfolgenden Ausdiffundieren einstellt.
Ferner weist der Bipolarbereich einen Kollektoranschluß 114 auf. In dem erwähnten Temperschritt diffundiert das Material aus dem Kollektoranschluß 114, einer vergrabenen n-Schicht 116 (buried layer) und aus dem Kollektor 104 in das Gebiet 118 (Si-Substrat) , um so die Verbindung zwischen Kollektor und Kollektoranschluß zu erzeugen.
Auf dem Substrat sind ferner Isolationsbereiche 120, 122 als flach vergrabene Schichten angeordnet, die beispielsweise durch ein STI-Verfahren (STI = Shallow Trench Isolation = Flach-Graben-Isolation) gebildet werden und vorbestimmte Be- reiche in dem Substrat 100 elektrisch isolieren. Bei der in
Fig. 1 gezeigten Struktur wird durch den Bereich 120 der Kollektoranschluß 114 von dem aktiven Bereich des Bipolar- Transistors getrennt, und durch den Bereich 122 wird der Bipolarbereich von dem CMOS-Bereich getrennt.
In dem MOS-Bereich ist in einer leitfähigen p-Wanne 124 zwischen einem Source-Anschluß 126 und einem Drain-Anschluß 128, die jeweils einen HDD-Bereich (HDD = highly doped Drain = hoch dotierte Drain) und einen LDD-Bereich (LDD = lightly do- ped Drain = leicht dotierte Drain) umfassen, ein leitender Kanal 130 gebildet. Über dem Kanal 130 ist eine Gateoxidschicht 132 gebildet, auf der ein Gate-Anschluß 134 und ein Gate-Anschlußbereich 136 gebildet sind. An dem Gate-Anschluß 134 und an dem Gate-Anschlußbereich 136 sind seitlich jeweils ein Abstandhalter 138 gebildet.
Die Fig. 1 zeigt einen Abschnitt eines Wafers, auf dem eine Mehrzahl von Bauelementen gebildet sind. Nachfolgend werden die bei solchen Strukturen auftretenden Probleme näher erläu- tert. Wie in Fig. 1 zu erkennen ist, existieren vier verschiedene CT-Höhen in dem gebildeten Profil (CT-Höhe = die Höhe von einem Kontakt zu einer Metallisierungsebene 140) . Eine erste Höhe hl, die sich von einer Substratkante erstreckt, eine zweite Höhe h2, die sich von einer Oberfläche des Gate- Anschlußbereichs 136 erstreckt, eine dritte Höhe h3, die sich von einer Oberfläche des Basisanschlusses 110 erstreckt, und eine vierte Höhe h4, die sich von einem oberen Bereich des Emitteranschlusses 108 erstreckt.
Bei dem bekannten 0,25μm BiCMOS-Prozess beträgt die Höhendifferenz hl-h4 etwa 500-600 nm, wobei eine Dicke einer BPSG- Schicht (BPSG = Bor Phosphorous Silicat Glas), die nachträglich zum Einebenen der Struktur aufgebracht wird, nach einem chemisch-mechanischen Polieren im Vergleich zu einer bekannten Halbleiterstruktur (0,25μm CMOS-Logikstruktur) bei 750 nm ± 100 nm liegt. Bei dieser bekannten Halbleiterstruktur ist das Aspektverhältnis für den längsten Kontakt, d.h. der Substratanschluß (126, hl), kleiner als 1:3.
Bei einem weiteren bekannten Verfahren (0,13μm BiCMOS- Verfahren) werden die Strukturgrößen noch kleiner (minimale Strukturgröße = 0,13μm), jedoch kann der Emitteranschluß 108 nicht erniedrigt werden. Ein Durchmesser des Emitterkontaktes (ist in der Figur nicht dargestellt) wird sehr klein (etwa 160 nm) . Aufgrund der Emitterhöhe kann die Dicke der BPSG- Schicht nicht verringert werden, so daß sich ein ungünstiges Aspektverhältnis für den Substratkontakt ergibt, was einen Wert von etwa 1:6,5 aufweist.
Insbesondere kann eine solche Halbleiterstruktur mit weit ü- berstehenden Anschlüssen nicht mit Verfahrensschritten, die auf niedrig abstehende Anschlüsse ausgerichtet sind, wie beispielsweise einem Aufbringen der BPSG-Schicht mit einer vor- bestimmten geringen Schichtdicke, weiterverarbeitet werden. Es wäre folglich wünschenswert, ein Konzept zu besitzen, um unter Verwendung bekannter Verfahrensschritte eine niedrige Höhe für Anschlüsse von aktiven Bereichen zu erhalten.
Ferner wäre es wünschenswert, daß ein solches Konzept leicht in bekannte Halbleiterprozesse integrierbar ist, ohne daß bei Kontakten auftretende hohe oder verschiedene Aspektverhältnisse zu Problemen führen. Dies könnte man zwar durch getrennte Prozesse bei der Herstellung der Kontakte erreichen, jedoch wären hier im Fall der in Fig. 1 gezeigten beispielhaften Struktur vier Masken anstelle eine Maske erforderlich, was zu einem erhöhten, nicht zumutbaren Aufwand bei der Herstellung führen würde. Ferner würden weiter Probleme, z.B. Justagetoleranzen, im Zusammenhang mit der Verwendung von mehreren Masken auftreten.
Die Aufgabe der vorliegenden Erfindung besteht darin, ein Konzept zu schaffen, das eine verbesserte Anordnung von Halbleiterbauelementen und Anschlüssen für dieselben ermöglicht.
Diese Aufgabe wird durch ein Verfahren nach Anspruch 1 und eine Halbleiterstruktur nach Anspruch 8 gelöst.
Die Erfindung schafft ein Verfahren zum Herstellen einer Halbleiterstruktur mit folgenden Schritten:
Bereitstellen eines Substrats mit einer ersten Hauptoberfläche;
Erzeugen einer Ausnehmung in der ersten Hauptoberfläche des Substrats;
Erzeugen zumindest eines aktiven Bereichs der Halbleiterstruktur im Bereich eines Bodens der Ausnehmung; und Herausführen der Anschlußbereiche zumindest eines Teils der Anschlüsse in Richtung der ersten Hauptoberfläche des Substrats .
Die vorliegende Erfindung basiert auf der Erkenntnis, daß ein übermäßiger Überstand über eine Hauptoberfläche eines Substrats von Anschlußbereichen und/oder aktiven Bereichen für Halbleiterstrukturen dadurch vermieden werden kann, daß in dem Substrat eine Ausnehmung gebildet wird, wobei die Halb- leiterstruktur in einem Bereich eines Bodens der Ausnehmung angeordnet wird.
Ein Vorteil der vorliegenden Erfindung besteht darin, daß die Herstellung einer erfindungsgemäßen Halbleiterstruktur in ei- nen BiCMOS-Prozess eingebunden werden kann.
Bei einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung wird ein vertikaler Bipolar-Transistor in einem BiCMOS-Prozess hergestellt, wobei derselbe in einer Ausneh- mung in dem Substrat angeordnet wird.
Dazu wird bei einem STI-Ätzen, das zur Isolation von Teilbereichen des Substrats durchgeführt wird, ein breiter Graben in einem Bipolarbereich eines Substrats geöffnet. Der breite geöffnete Graben wird mit einem Füll-Prozess des STI-
Prozesses wieder aufgefüllt, wobei eine Ausnehmung in dem aufgefüllten breiten Graben vor dem Beginn eines Bipolar- Moduls in dem BiCMOS-Prozess wieder geöffnet wird. Daraufhin werden in dem Bipolarbereich die aktiven Bereiche in einem Bereich des Bodens der Ausnehmung gemäß bekannter Verfahren gebildet und die Anschlüsse für dieselben herausgeführt. Aufgrund der Bildung der aktiven Bereiche in der tiefergelegten Ausnehmung weist die gebildete Struktur einen reduzierten Ü- berstand auf gegenüber einer gleichartigen Struktur, die nach einem bekannten Verfahren gebildet wird. Das Verfahren der Integration in einen BiCMOS-Prozess weist den Vorteil auf, daß Prozessschritte, die zur Isolation von Bereichen des Substrats in dem BiCMOS-Prozess durchgeführt werden, zum Erzeugen des erfindungsgemäßen Grabens verwendet werden können. Dadurch werden zusätzliche Prozessschritte, die zur Isolation des Grabenbereichs notwendig wären, eingespart.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
Fig. 1 eine Querschnittansicht eines MOS-Transistors und eines Bipolar-Transistor, die durch ein bekanntes BiCMOS- Verfahren hergestellt wurden;
Fig. 2A - 2G Querschnittdarstellungen, die ein Ausführungsbeispiels einer Herstellung einer erfindungsgemäßen Halbleiterstruktur zeigen.
Im folgenden wird anhand der Fig. 2A - 2G ein Ausführungsbeispiel der vorliegenden Erfindung erläutert. Das Ausführungsbeispiel stellt einen BiCMOS-Prozess dar, bei dem das erfindungsgemäße Konzept eines Tieferlegens in den BiCMOS-Prozess integriert ist.
Bei dem BiCMOS-Prozess wird eine STI-Isolation (STI = Shallow
Trench Isolation = Flach-Graben-Isolation) verwendet, um eine elektrische Isolation von Bereichen in einem Substrat zu er- reichen, wie es nachfolgend erklärt wird.
Unter Bezugnahme auf Fig. 2A wird in einem ersten Schritt bei einer Rohstruktur ein STI-Ätzen durchgeführt. Die Rohstruktur weist ein Substrat 210 mit einer Hauptoberfläche 210a auf, das vorzugsweise aus Silizium gebildet ist. In dem Substrat 210 ist in einem Bipolarbereich eine erste leitfähige Wanne 212, die als Kollektoranschlußbereich vorgesehen ist, und in einem MOS-Bereich eine zweite leitfähige Wanne 214, die zur Bildung des leitenden Kanals und der Source- und Drain- Anschlüsse vorgesehen ist, angeordnet. Das Ausbilden der leitfähigen Wannen 212 und 214 erfolgt unter Verwendung be- kannter Dotiertechniken, wie beispielsweise einer Ionenimplantationstechnik.
Bei dem STI-Ätzen wird unter Verwendung bekannter Ätztechniken auf der Hauptoberfläche 210a des Substrats 210 ein erster flacher Graben 216, der zur Isolation des MOS-Bereichs vorgesehen ist, und ferner erfindungsgemäß ein breiter Graben 218 geöffnet, in dem in einem späteren Schritt die erfindungsgemäße Ausnehmung zum Aufnehmen des Bipolar-Transistors gebildet wird. Der breite Graben 218 stößt dabei an die Wanne 212 an, die zum Herausführen des Kollektoranschlusses vorgesehen ist .
In einem darauffolgenden Schritt, der unter Bezugnahme auf Fig. 2B erklärt wird, wird ein STI-Auffüllvorgang durchge- führt. Dabei wird der Graben 216 und der breite Graben 218 mit einem elektrisch isolierenden Material, wie beispielsweise TEOS (Tetra-Ethyl-Ortho-Silikat) , aufgefüllt, was durch bekannte Aufbringungstechniken erfolgen kann. Die leitfähige Wanne 214 ist somit durch den breiten aufgefüllten Graben 218 von einem Bipolarbereich elektrisch isoliert.
Gemäß Fig. Fig. 2C wird in dem Bipolarbereich in dem breiten Graben 218 eine Ausnehmung 220 erzeugt. Die Ausnehmung 220 definiert dabei den Bereich, in dem die aktiven Bereiche des zu bildenden Bipolar-Transistors erzeugt werden sollen. Die
Bildung der Ausnehmung 220 erfolgt gemäß bekannter Ätzverfahren, wobei sich die Tiefe der Ausnehmung 220 in Richtung des Substrats bis auf die Kollektorwanne 212 erstreckt. Ferner ist die Ausnehmung 220 in dem aufgefüllten breiten Graben 218 derart gebildet, daß durch Isolationsbereiche 222 und 224 eine seitliche elektrische Isolation erreicht wird. In einem nächsten Schritt, der unter Bezugnahme auf Fig. 2D erklärt wird, werden auf den freiliegenden Oberflächen der Ausnehmung 220, der Kollektorwanne 212 und der Wanne 214 im MOS-Bereich dünne Oxidschichten 226a, 226b, 226c gebildet, wobei die in dem MOS-Bereich auf der Wanne 214 gebildete 0- xidschicht 226a als Gateoxid vorgesehen ist. Daraufhin wird gemäß bekannter Abscheidungsverfahren eine erste Schicht 228 aus Polysilizium ganzflächig auf dem Substrat und in der Ausnehmung 220 aufgebracht.
Gemäß Fig. 2E wird in einem nächsten Schritt in einem Bereich des Bipolarbereichs die erste Polysiliziumschicht 228 und die Oxidschichten 226b und 226c entfernt und eine zweite Polysiliziumschicht 230 ganzflächig in dem MOS-Bereich und dem Bi- polarbereich abgeschieden.
Daraufhin werden gemäß Fig. 2F die Prozessschritte zum Bilden des MOS-Transistors durchgeführt. Dabei wird zuerst durch einen Ätzvorgang eine Strukturierung der Gateelektrode und des Gateanschlusses durchgeführt. Dazu werden außer in einem Bereich, der für die Gateelektrode vorgesehen ist, in dem MOS- Bereich die zweite Polysiliziumschicht 230 und die erste Polysiliziumschicht 228 entfernt und die Gateoxidschicht 226a strukturiert, so daß eine Gate-Struktur aus der strukturier- ten Gateoxidschicht 226a und der verbleibenden ersten strukturierten Polysiliziumschicht 228a und zweiten strukturierten Polysiliziumschicht 230a gebildet ist.
Ferner wird in dem Bipolarbereich in Bereichen außerhalb der Ausnehmung 220 sowie eines direkt an dieselbe angrenzenden
Bereichs ebenfalls die erste 228 und zweite 230 Polysiliziumschicht entfernt.
Daraufhin werden die Source-/Drain-Bereiche 232a und 232b ge- bildet. Dazu werden in einem ersten Dotierschritt LDD-
Bereiche 234a und 234b (LDD = Lightly doped drain = Leicht dotierte Drain) in der Gate-Wanne beispielsweise durch Ione- nimplantation dotiert. Die nach der Dotierung gebildeten LDD- Bereiche 234a und 234b erstrecken sich in der Gate-Wanne als flache Bereiche teilweise unterhalb der Gateoxidschicht und über dieselbe hinaus. Darauffolgend werden in dem MOS-Bereich auf dem freiliegenden Bereich der Gateoxidschicht 226a Abstandhalter 236a und 236b und in dem Bipolarbereich an seitlichen Oberflächen der zweiten Polysiliziumschicht Abstandhalter 238a und 238b durch ein Abscheiden und darauffolgendes Ätzen gebildet. Die Abstandhalter 236a und 236b sind seitlich an der gebildeten Gate-Struktur angeordnet.
Dadurch bewirken dieselben bei dem folgenden Dotierschritt, daß in dem MOS-Bereich die vorgesehenen HDD-Bereiche 240a und 240b (HDD = highly doped drain = hoch dotierte Drain) eine hohe Dotierung erhalten, während die LDD-Bereiche 234a und
234b im wesentlichen die zuvor implantierte Dotierung mit geringerer Dotierkonzentration beibehalten. Gleichzeitig mit der Dotierung der HDD-Bereiche 240a und 240b wird dabei die Dotierung des Kollektoranschlusses durchgeführt, wodurch sich eine hochleitfähige Kollektoranschlussschicht 242 in der Kollektorwanne 212 ergibt. Der Bereich der Ausnehmung in dem Bipolarbereich bleibt dabei durch das Aufbringen einer Photolackschutzschicht im wesentlichen unbeeinflusst von den obigen Dotierschritten. ι
Nach dem Erzeugen der aktiven Bereiche des MOS-Transistors wird in dem Bereich der Ausnehmung 220 der vertikale Bipolar- Transistor gebildet. Dabei wird zunächst eine Emitterisolationsschicht 242 ganzflächig aufgebracht. Die Isolationsschicht 242 wird daraufhin zum Bilden eines Emitterfensters geätzt. Nach dem Bilden des Emitterfensters werden die Dotierungen zur Bildung eines Kollektorbereichs 244 und eines Basisbereichs 246 durchgeführt. Daraufhin werden Emitter- Abstandhalter 248 an den seitlichen Oberflächen des Emitter- fensters eingebracht und die Dotierung des Emitterbereichs
250 durchgeführt. Anschließend wird das Emitterfenster durch eine Emitteranschlussschicht 252 aus Polysilizium aufgefüllt, wobei dieselbe so strukturiert ist , daß sie sich teilweise auf der oberen Oberfläche der Emitterisolationsschicht 242 erstreckt . In einem nachfolgenden Schritt wird das aufgebrachte Polysilizium und die bei der Aufbringung der Abstand- halter verwendeten Materialien, d . h . ein TEOS-Material und ein Nitrid-Material, zurückgeätzt .
Wie es aus Fig . 2F zu erkennen ist , wurde durch das erfindungsgemäße Vorsehen der Ausnehmung 220 und das damit verbun- dene Verlagern des vertikalen Bipolar-Transistors erreicht, daß die Höhe des Emitteranschlusses 252 im wesentlichen gleich der Höhe des Gate-Anschlußbereichs ist, d. h . typischerweise etwa 150 nm bis 250 nm über die Kante des Substrats hinaus ragt . Folglich paßt der gebildete Bipolar- Transistor ohne weiteres in ein bekanntes Integrationsschema eines Basisprozesses , wie beispielsweise eines 0 , 13μm CMOS- Logik-Prozesses , bei dem eine zur Planarisierung aufgebrachte BPSG-Schicht eine Schichtdicke von kleiner 600nm aufweist , wobei keine wesentlichen Änderungen in den Prozessabschnitten CT-Ätzen/-Füllen im Vergleich zu dem Grundprozess durchgeführt werden müssen .
Insbesondere wirkt sich bei dem beschriebenen Ausführungsbeispiel vorteilhaft aus , daß die für die elektrische Isolation nötige Grabenisolation zur Erreichung eines abgesenkten Niveaus im Bipolarbereich genutzt werden kann . Diese funktio- nelle doppelte Nutzung des bekannten STI-Verfahrenschritts stellt ein weiterer Vorteil des beschriebenen Ausführungsbeispiels dar . Die Möglichkeit einer einfachen Integration spart dabei einen Entwicklungsaufwand, d . h . Zeit und Kosten, die für eine Entwicklung oder einen Zukauf neuer Prozesse notwendig sind . Ebenso ist eine Integration in zukünftige Logik- Technologien wesentlich erleichtert, was sich wiederum auf eine schnelle Marktreife, d. h . auf den sogenannten Zeit-zu- Markt-Parameter (Time-to-Market-Parameter) , günstig auswirkt . Darüberhinaus wird das Entwerfen von Bipolarschaltungen durch das erfindungsgemäße Konzept im wesentlichen einfach gehal- ten, da die Entwurfsregeln des Basisprozesses unverändert bleiben.
Obwohl die vorliegende Erfindung lediglich durch ein Ausfüh- rungsbeispiel eines BiCMOS-Prozesses beschrieben wurde, bei dem das erfindungsgemäße Absenken bei einem Vertikal- Bipolartransistor durchgeführt wurde, kann die vorliegende Erfindung auch bei anderen Prozessverfahren und zur Herstellung anderer Halbleiterbauelemente mit reduziertem Überstand verwendet werden.
Beispielsweise können bei alternativen Ausführungsbeispiele mehrere Halbleiterbauelemente durch das erfindungsgemäße Anordnen in Ausnehmungen tiefergelegt werden, wobei die Ausneh- mungen nicht notwendigerweise die gleiche Tiefe aufweisen müssen.
Ferner kann das erfindungsgemäße Absenken beispielsweise bei einem reinen Bipolar-Prozess zur Herstellung eines tieferlie- genden Bipolar-Transistors oder bei einem reinen MOS-Prozess zur Herstellung eines tieferliegenden MOS-Transistors verwendet werden.
Obwohl oben beschrieben wurde, das die Isolation nach der Er- zeugung der leitfähigen Wannen eingebracht wurde, kann dies alternativ auch vor dem Erzeugen der Wannen erfolgen.
Bezugszeichenliste
100 Substrat
102 Kollektorbereich 104 Basisbereich
106 Emitterbereich
108 Emitteranschluss
110 Basisanschluss
112 Isolationsbereich 114 Kollektoranschluss
116 vergrabene Schicht
118 Si-Substrat
120 Isolationsbereich
122 Isolationsbereich 124 Wanne
126 Source-Anschluss
128 Drain-Anschluss
130 leitender Kanal
132 Gate-Oxid-Schicht 134 Gate-Anschluss
136 Gate-Anschlussbereich
138 Abstandhalter
140 Metallisierungsebene
210 Substrat 210a Hauptoberfläche
212 Wanne
214 Wanne
216 Graben
218 breiter Graben 220 Ausnehmung
222 Isolationsbereich
224 Isolationsbereich
226a Oxidschicht
226b Oxidschicht 226c Oxidschicht
228 erste Polysiliziumschicht
228a erste strukturierte Polysiliziumschicht 230 zweite Polysiliziumschicht
230a zweite strukturierte Polysiliziumschicht
232a Source-/Drain-Bereich
232b Source-/Drain-Bereich 234a LDD-Bereich
234b LDD-Bereich
236a Abstandhalter
236b Abstandhalter
238a Abstandhalter 238b Abstandhalter
240a HDD-Bereich
240b HDD-Bereich
242 Kollektoranschlussschicht
244 Kollektorbereich 246 Basisbereich
248 Emitter-Abstandhalter
250 Emitterbereich
252 Emitteranschlussschicht

Claims

Patentansprüche
1. Verfahren zum Herstellen einer Halbleiterstruktur, mit folgenden Schritten:
(a) Bereitstellen eines Substrats (210) mit einer ersten Hauptoberfläche (210a) ;
(b) Erzeugen einer Ausnehmung (220) in der ersten Hauptober- fläche (210a) des Substrats (210);
(c) Erzeugen zumindest eines aktiven Bereichs (244, 246, 250) der Halbleiterstruktur in einem Bereich eines Bodens der Ausnehmung (220) ; und
(d) Herausführen von Anschlußbereichen (252) zumindest eines Teils von Anschlüssen für die aktiven Bereiche (244, 246, 250) in Richtung der ersten Hauptoberfläche (210a) des Substrats (210) .
2. Verfahren nach Anspruch 1, bei dem Schritt (c) ein Erzeugen der aktiven Bereiche (244, 246, 250) eines Bipolar- Transistors umfaßt.
3. Verfahren nach Anspruch 1, bei dem Schritt (c) ein Erzeugen der aktiven Bereiche eines MOS-Transistors umfaßt.
4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem Schritt (c) ferner einen Schritt eines Erzeugens von zumin- dest einem zweiten aktiven Bereich (232a, 232b, 226a) und/oder zumindest einem zweiten Anschlußbereich (230a) aufweist, wobei der zumindest eine zweite aktive Bereich und der zumindest eine zweite Anschlußbereich auf der Hauptoberfläche (210a) in einem Bereich außerhalb der Ausnehmung (220) auf dem Substrat (210) angeordnet ist.
5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem Schritt (b) ferner ein Erzeugen eines an die Ausnehmung (220) angrenzenden Isolationsbereichs (222, 224) zur elektrischen Isolierung der Ausnehmung (220) aufweist.
6. Verfahren nach Anspruch 5, bei dem der Schritt (b) folgende Schritte aufweist:
Erzeugen eines Grabens (218) in dem Substrat (210);
Auffüllen des Grabens (218) mit einem isolierenden Material; und
Erzeugen der Ausnehmung (220) in einem Bereich des aufgefüll- ten Grabens (218) .
7. Verfahren nach Anspruch 6, bei dem der Schritt eines Erzeugens eines Grabens (218) parallel zu dem Erzeugen von zumindest einem Graben (216) zur elektrischen Isolierung von Teilbereichen des Substrats (210) erfolgt und ferner der
Schritt des Auffüllens des Grabens (218) mit einem isolierenden Material gleichzeitig mit dem Auffüllen des zumindest einen Grabens (216) zur elektrischen Isolierung von Teilbereichen des Substrats (210) erfolgt.
8. Halbleiterstruktur mit folgenden Merkmalen:
einem Substrat (210) ;
einer Ausnehmung (220) , die in einer ersten Hauptoberfläche (210a) des Substrats (210) gebildet ist;
zumindest einem aktiven Bereich (244, 246, 250), der in einem Bereich eines Bodens der Ausnehmung (220) gebildet ist;
einem oder mehreren Anschlußbereichen (252) zum Anschließen der aktiven Bereiche (244, 246, 250), wobei zumindest ein Teil der Anschlußbereiche (252) in Richtung der ersten Hauptoberfläche (210a) des Substrats (210) herausgeführt sind.
9. Halbleiterstruktur nach Anspruch 8, bei der zusätzlich zu dem zumindest einen aktiven Bereich (244, 246, 250) zumindest ein zweiter aktiver Bereich (232a, 232b, 226a) und/oder zumindest ein zweiter Anschlußbereich (230a) auf der Hauptoberfläche des Substrats (210) in einem Bereich außerhalb der Ausnehmung (220) gebildet ist.
10. Halbleiterstruktur nach Anspruch 8 oder 9, bei der der zumindest eine aktive Bereich die aktiven Bereiche (244, 246, 250) eines Bipolar-Transistors umfaßt.
11. Halbleiterstruktur nach Anspruch 8 oder 9, bei der der zumindest eine aktive Bereich die aktiven Bereiche eines MOS- Transistors umfaßt.
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